JP5000941B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5000941B2 JP5000941B2 JP2006204535A JP2006204535A JP5000941B2 JP 5000941 B2 JP5000941 B2 JP 5000941B2 JP 2006204535 A JP2006204535 A JP 2006204535A JP 2006204535 A JP2006204535 A JP 2006204535A JP 5000941 B2 JP5000941 B2 JP 5000941B2
- Authority
- JP
- Japan
- Prior art keywords
- current density
- plating
- semiconductor device
- recesses
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 72
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 238000007747 plating Methods 0.000 claims description 216
- 238000000034 method Methods 0.000 claims description 150
- 239000000758 substrate Substances 0.000 claims description 31
- 239000004020 conductor Substances 0.000 claims description 24
- 230000002093 peripheral effect Effects 0.000 claims description 11
- 238000012545 processing Methods 0.000 description 25
- 238000012937 correction Methods 0.000 description 22
- 239000011229 interlayer Substances 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 238000004364 calculation method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 5
- 238000013500 data storage Methods 0.000 description 5
- 238000009713 electroplating Methods 0.000 description 5
- 238000007726 management method Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D21/00—Processes for servicing or operating cells for electrolytic coating
- C25D21/12—Process control or regulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Electrochemistry (AREA)
- Materials Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Electroplating Methods And Accessories (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
基板上に形成された絶縁膜に設けられた複数の凹部をめっき処理により導電性材料で埋め込むめっき工程を含み、
前記めっき工程は、前記複数の凹部のうち所定幅以下の微細な凹部が前記導電性材料で埋め込まれる際に、所定の第1の基準電流密度を前記基板全面における各前記複数の凹部の側壁の面積を含む第1の表面積S1と各前記複数の凹部の側壁の面積を含まない第2の表面積S2との表面積比Sr=S1/S2に基づき補正した第1の電流密度を用いてめっき処理を行う工程を含む半導体装置の製造方法が提供される。めっき工程は、前記凹部内にシード膜を形成する工程を含むことができ、第1の電流密度を用いてめっき処理を行う工程は、シード膜を形成する工程の後に行うことができる。
基板上に形成された絶縁膜に設けられた複数の凹部を含む半導体装置の前記凹部をめっき処理により導電性材料で埋め込むめっき処理を行うめっき処理装置であって、
めっき対象の前記半導体装置に印加する第1の基準電流密度を記憶するデータ記憶部と、
前記めっき対象の前記半導体装置の前記基板全面における各前記複数の凹部の側壁の面積を含む第1の表面積S1と各前記複数の凹部の側壁の面積を含まない第2の表面積S2との表面積比Sr=S1/S2を取得し、当該表面積比Srに基づき、前記第1の基準電流密度を補正して第1の電流密度を算出する演算部と、
前記演算部で算出された前記第1の電流密度を用いて前記めっき対象の前記半導体装置へめっき処理を行うめっき処理部と、
を含むめっき処理装置が提供される。
図1は、本実施の形態における半導体装置100の製造手順を示す工程断面図である。本実施の形態において、層間絶縁膜106に配線を形成する工程を説明する。本実施の形態において、ダマシン法により銅配線を形成する手順を説明する。
本実施の形態において、所定の基準電流密度およびめっき処理時間が予め設定されている。なお、本実施の形態において、基準電流密度として、第1の基準電流密度と第1の基準電流密度よりも大きい第2の基準電流密度が設定されている。めっき処理は、2ステップで行われる。配線パターンにおける微細な凹部を埋め込むまでは、第1の基準電流密度に基づくめっき処理が行われ、その後は、第2の基準電流密度に基づくめっき処理が行われる。所定の基準電流密度とは、後述する表面積比Sr=1のときに半導体装置100に印加される実効電流密度のことである。
なお、実際には配線パターン密度はレチクルにより決まっている。このため図2に示した手順およびめっき処理の適切な時間をあるレチクルにつきめっき装置に一旦設定すれば、同じレチクルを使用して形成された凹部のめっき処理はこの設定に基づいて行うことができる。
本実施の形態において、第1のめっき処理における第1の電流密度の補正方法が、第1の実施の形態で説明したのと異なる。
本実施の形態において、めっき処理の途中で、表面積の変化に応じて、補正値を設定し直す点で、第1の実施の形態および第2の実施の形態で説明したのと異なる。めっき処理をすすめると、徐々に凹部が埋められていくので、表面積比Srの値が小さくなっていく。本実施の形態においては、予めパターン密度の異なるウェハごとに、めっき処理の進行状況と、その時点での表面積比Srの値との関係を予め求めておく。この関係に基づき、電流密度を変化させる。
ここでは、凹部Aおよび凹部Bを例として説明する。めっき処理前の凹部Aおよび凹部Bを破線で示す。めっき処理前、凹部Aは、図3に示したのと同様、周辺長が(a+b+c+d)となる。また、めっき処理前、凹部Bは、周辺長が(e+f+g+h)となる。このとき、凹部Aおよび凹部Bともに、深さはmである。
(1)第1のめっき処理を複数回行った後、第1の実施の形態および第2の実施の形態と同様に、表面積比Srを考慮することなく、第2のめっき処理を行う。
(2)第1のめっき処理を複数回行った後、第2のめっき処理を行う際にも、表面積比Srを考慮して第2の電流密度を設定する。
(3)第1のめっき処理を1回行った後、第2のめっき処理を行う際にも、表面積比Srを考慮して第2の電流密度を設定する。
本実施の形態の場合においても第1の実施の形態と同様に、めっき処理の適切な時間をあるレチクルにつきめっき装置に一旦設定すれば、同じレチクルを使用して形成された凹部のめっき処理はこの設定に基づいて行えばよい。
本実施の形態において、第1〜第3の実施の形態で説明しためっき処理を行うめっき処理装置200の構成を説明する。
図6は、本実施の形態におけるめっき処理装置200の構成を示すブロック図である。
めっき処理装置200は、めっき処理制御部202と、めっき処理部208とを含む。めっき処理制御部202は、演算部204およびデータ記憶部206を含む。製品情報管理装置210は、製品ごとに決まっている処理条件および処理結果を一元管理する。
第1のめっき処理:第1の基準電流密度を表面積比Srで補正し、第1の電流密度を4.2mA/cm2×2.7=11.34mA/cm2とした。60秒成膜処理を行った。
第2のめっき処理:第2の電流密度を28mA/cm2とした。40秒成膜処理を行った。
第1のめっき処理:第1の基準電流密度への補正を行うことなく、第1の基準電流密度をそのまま第1の電流密度として、4.2mA/cm2とした。60秒成膜処理を行った。
第2のめっき処理:第2の電流密度を28mA/cm2とした。40秒成膜処理を行った。
102 半導体基板
104 層間絶縁膜
106 層間絶縁膜
108 第1の配線溝
110 第2の配線溝
112 第3の配線溝
114 第4の配線溝
116 第5の配線溝
118 第6の配線溝
120 第7の配線溝
130 第1のめっき膜
132 第2のめっき膜
200 めっき処理装置
202 めっき処理制御部
204 演算部
206 データ記憶部
208 めっき処理部
210 製品情報管理装置
Claims (13)
- 基板全面の平面積をS2とし、前記基板上に形成された絶縁膜が有する複数の凹部の周囲長の和に前記凹部の深さを乗じた値と前記S2との和をS1として、表面積比Sr=S1/S2が第1の所定範囲内か否かを判断する判断工程と、
前記判断工程の後、前記複数の凹部をめっき処理により導電性材料で埋め込むめっき工程と、を含み、
前記めっき工程は、前記複数の凹部のうち所定幅以下の微細な凹部が前記導電性材料で埋め込まれる際に、前記Srが前記第1の所定範囲外の場合には、所定の第1の基準電流密度を用いてめっき処理を行い、前記Srが前記第1の所定範囲内の場合には、前記第1の基準電流密度を前記Srに基づき補正した第1の電流密度を用いてめっき処理を行う工程を含む半導体装置の製造方法。 - 基板全面の平面積をS2とし、前記基板上に形成された絶縁膜が有する複数の凹部の周囲長の和に前記凹部の深さを乗じた値と前記S2との和をS1として、表面積比Sr=S1/S2が第1の所定範囲内か否かを判断する判断工程と、
前記Srの値を第2の所定範囲毎にグループ化し、前記グループ毎に、前記Srで除して得られる値が2mA/cm2以上6.5mA/cm2以下となるような第1の電流密度を設定する工程と、
前記判断工程の後、前記複数の凹部をめっき処理により導電性材料で埋め込むめっき工程と、を含み、
前記めっき工程は、前記複数の凹部のうち所定幅以下の微細な凹部が前記導電性材料で埋め込まれる際に、前記Srが前記第1の所定範囲外の場合には、所定の第1の基準電流密度を用いてめっき処理を行い、前記Srが前記第1の所定範囲内の場合には、前記Srが含まれる前記グループに設定された前記第1の電流密度を用いてめっき処理を行う半導体装置の製造方法。 - 請求項1または2に記載の半導体装置の製造方法において、
前記第1の所定範囲は、1.4以上である半導体装置の製造方法。 - 基板上に形成された絶縁膜に設けられた複数の凹部をめっき処理により導電性材料で埋め込むめっき工程を含み、
前記めっき工程は、前記複数の凹部のうち所定幅以下の微細な凹部が前記導電性材料で埋め込まれる際に、前記基板全面の平面積をS2とし、前記複数の凹部の周囲長の和に前記凹部の深さを乗じた値と前記S2との和をS1とすると、所定の第1の基準電流密度を表面積比Sr=S1/S2に基づき補正した第1の電流密度を用いてめっき処理を行う工程を含み、
前記第1の電流密度を用いてめっき処理を行う工程は、当該めっき処理の途中の段階における前記複数の凹部各々の周囲長に前記複数の凹部各々の深さを乗じた値の和と、前記S2との和をS5とすると、前記第1の基準電流密度を表面積比S5/S2に基づき補正した電流密度を用いてめっき処理を行う工程を含む半導体装置の製造方法。 - 基板上に形成された絶縁膜に設けられた複数の凹部をめっき処理により導電性材料で埋め込むめっき工程と、
前記基板全面の平面積をS2とし、前記複数の凹部の周囲長の和に前記凹部の深さを乗じた値と前記S2との和をS1とすると、表面積比Sr=S1/S2の値を第2の所定範囲毎にグループ化し、前記グループ毎に、前記Srで除して得られる値が2mA/cm2以上6.5mA/cm2以下となるような第1の電流密度を設定する工程と、を含み、
前記めっき工程は、前記Srが含まれる前記グループに設定された前記第1の電流密度を用いてめっき処理を行う工程を含み、
前記第1の電流密度を用いてめっき処理を行う工程は、当該めっき処理の途中の段階における前記複数の凹部各々の周囲長に前記複数の凹部各々の深さを乗じた値の和と、前記S2との和をS5とすると、表面積比S5/S2の値が含まれる前記グループに設定された前記第1の電流密度を用いてめっき処理を行う工程を含む半導体装置の製造方法。 - 請求項1または4に記載の半導体装置の製造方法において、
前記第1の電流密度は、前記第1の基準電流密度と、前記Srとの積である半導体装置の製造方法。 - 請求項1から6のいずれか1項に記載の半導体装置の製造方法において、
前記第1の電流密度は、当該第1の電流密度を前記Srで除して得られる実効電流密度が第3の所定範囲内となるように設定される半導体装置の製造方法。 - 請求項7に記載の半導体装置の製造方法において、
前記第3の所定範囲が、2mA/cm2以上6.5mA/cm2以下である半導体装置の製造方法。 - 請求項1、2、4または5に記載の半導体装置の製造方法において、
前記めっき工程は、前記複数の凹部のうち所定幅以下の微細な凹部が前記導電性材料で埋め込まれた後に、前記第1の電流密度とは異なる第2の電流密度を用いてめっき処理を行い、前記複数の凹部を前記導電性材料で埋め込む工程をさらに含む半導体装置の製造方法。 - 請求項9に記載の半導体装置の製造方法において、
前記第1の基準電流密度は、前記第2の電流密度よりも小さいことを特徴とする半導体装置の製造方法。 - 請求項9または10に記載の半導体装置の製造方法において、
前記第2の電流密度を用いてめっき処理を行う直前の段階において残存している複数の凹部各々の周囲長に前記複数の凹部各々の深さを乗じた値の和と、前記S2との和をS3とすると、前記第2の電流密度は、所定の第2の基準電流密度を表面積比S3/S2に基づき補正した値である半導体装置の製造方法。 - 請求項9から11のいずれか1項に記載の半導体装置の製造方法において、
前記所定幅が、0.3μmである半導体装置の製造方法。 - 請求項1から12のいずれか1項に記載の半導体装置の製造方法において、
前記第1の電流密度は、前記表面積比Srが大きいほど大きくなるように設定される半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006204535A JP5000941B2 (ja) | 2006-07-27 | 2006-07-27 | 半導体装置の製造方法 |
TW096127266A TWI377644B (en) | 2006-07-27 | 2007-07-26 | Method of fabricating semiconductor device, and plating apparatus |
CNB2007101367840A CN100550309C (zh) | 2006-07-27 | 2007-07-27 | 制造半导体器件的方法以及电镀装置 |
US11/829,129 US8038864B2 (en) | 2006-07-27 | 2007-07-27 | Method of fabricating semiconductor device, and plating apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006204535A JP5000941B2 (ja) | 2006-07-27 | 2006-07-27 | 半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012091548A Division JP5767154B2 (ja) | 2012-04-13 | 2012-04-13 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008031506A JP2008031506A (ja) | 2008-02-14 |
JP5000941B2 true JP5000941B2 (ja) | 2012-08-15 |
Family
ID=38985053
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006204535A Active JP5000941B2 (ja) | 2006-07-27 | 2006-07-27 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8038864B2 (ja) |
JP (1) | JP5000941B2 (ja) |
CN (1) | CN100550309C (ja) |
TW (1) | TWI377644B (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105696064B (zh) * | 2016-04-01 | 2018-06-22 | 广州兴森快捷电路科技有限公司 | 一种图形电镀参数的获取方法 |
CN106917122A (zh) * | 2017-03-31 | 2017-07-04 | 北京半导体专用设备研究所(中国电子科技集团公司第四十五研究所) | 一种晶圆电镀装置及电镀方法 |
CN113363152A (zh) * | 2020-03-06 | 2021-09-07 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2593690B2 (ja) * | 1988-06-24 | 1997-03-26 | イビデン株式会社 | プリント配線板のめっき面積測定装置 |
WO2000020662A1 (en) * | 1998-10-05 | 2000-04-13 | Semitool, Inc. | Submicron metallization using electrochemical deposition |
JP3694594B2 (ja) * | 1998-09-03 | 2005-09-14 | 株式会社荏原製作所 | 微細孔および/または微細溝を有する基材の孔埋めめっき方法 |
US6319831B1 (en) | 1999-03-18 | 2001-11-20 | Taiwan Semiconductor Manufacturing Company | Gap filling by two-step plating |
US6140241A (en) | 1999-03-18 | 2000-10-31 | Taiwan Semiconductor Manufacturing Company | Multi-step electrochemical copper deposition process with improved filling capability |
US7189318B2 (en) * | 1999-04-13 | 2007-03-13 | Semitool, Inc. | Tuning electrodes used in a reactor for electrochemically processing a microelectronic workpiece |
JP2001123298A (ja) | 1999-10-25 | 2001-05-08 | Sumitomo Metal Ind Ltd | 電解めっき方法と多層配線基板とその作製方法 |
JP2002359210A (ja) * | 2001-05-31 | 2002-12-13 | Sharp Corp | 半導体装置の製造方法 |
JP2004193520A (ja) * | 2002-12-13 | 2004-07-08 | Sumitomo Bakelite Co Ltd | プリント配線板の製造方法 |
JP3949652B2 (ja) | 2003-02-17 | 2007-07-25 | Necエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP2004315889A (ja) * | 2003-04-16 | 2004-11-11 | Ebara Corp | 半導体基板のめっき方法 |
JP2005039142A (ja) | 2003-07-18 | 2005-02-10 | Nec Electronics Corp | 半導体装置の製造方法 |
JP4307300B2 (ja) * | 2004-03-17 | 2009-08-05 | 株式会社荏原製作所 | 微細孔および/または微細溝を有する基材の孔埋めめっき方法 |
JP4335720B2 (ja) * | 2004-03-19 | 2009-09-30 | Necエレクトロニクス株式会社 | データ出力装置および半導体装置の製造方法 |
US7232513B1 (en) * | 2004-06-29 | 2007-06-19 | Novellus Systems, Inc. | Electroplating bath containing wetting agent for defect reduction |
JP2006060011A (ja) | 2004-08-20 | 2006-03-02 | Toshiba Corp | 半導体装置の製造方法 |
JP4307408B2 (ja) * | 2005-05-18 | 2009-08-05 | 株式会社荏原製作所 | 微細孔および/または微細溝を有する基材の孔埋めめっき方法 |
-
2006
- 2006-07-27 JP JP2006204535A patent/JP5000941B2/ja active Active
-
2007
- 2007-07-26 TW TW096127266A patent/TWI377644B/zh active
- 2007-07-27 CN CNB2007101367840A patent/CN100550309C/zh active Active
- 2007-07-27 US US11/829,129 patent/US8038864B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
CN101114590A (zh) | 2008-01-30 |
US20080023335A1 (en) | 2008-01-31 |
TW200810021A (en) | 2008-02-16 |
US8038864B2 (en) | 2011-10-18 |
CN100550309C (zh) | 2009-10-14 |
JP2008031506A (ja) | 2008-02-14 |
TWI377644B (en) | 2012-11-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100660916B1 (ko) | 트렌치들의 패턴 밀도 및 깊이를 매개 변수로 이용하는도전층 평탄화 단계를 포함하는 반도체 소자의 제조 방법 | |
US20090283413A1 (en) | Electrolytic plating method and semiconductor device manufacturing method | |
JP5000941B2 (ja) | 半導体装置の製造方法 | |
JP2006294922A (ja) | 半導体装置の製造方法 | |
JP4989541B2 (ja) | めっき方法、半導体装置の製造方法およびめっき処理システム | |
US7329952B2 (en) | Method of fabricating a semiconductor device | |
TWI335621B (en) | Method of electroplating copper over a patterned dielectric layer to enhance process uniformity of a subsequent cmp process and method of determining an optimum surface roughness of a metal layer for a cmp process | |
JP5767154B2 (ja) | 半導体装置の製造方法 | |
Chawla et al. | Demonstration of a 12 nm-half-pitch copper ultralow-k interconnect process | |
JP2009076785A (ja) | 半導体装置の製造方法 | |
JP2009088149A (ja) | 半導体装置およびその製造方法 | |
US8323989B2 (en) | Test system and method of reducing damage in seed layers in metallization systems of semiconductor devices | |
JP2003133294A (ja) | エッチング装置およびエッチング方法 | |
JP4988380B2 (ja) | 半導体装置の製造方法および半導体製造装置 | |
JP2006165115A (ja) | 半導体装置 | |
US20090142860A1 (en) | System and method for enhanced control of copper trench sheet resistance uniformity | |
US20050236181A1 (en) | Novel ECP method for preventing the formation of voids and contamination in vias | |
JP2009289828A (ja) | 半導体装置の製造方法および半導体装置 | |
JP2004269953A (ja) | メッキ方法、半導体装置の製造方法およびメッキ装置 | |
US20050209727A1 (en) | Data output processor and method of manufacturing a semiconductor device | |
JP2011023449A (ja) | 半導体装置 | |
JP2006515467A (ja) | 後続の化学機械研磨(CMP:ChemicalMechanicalPolishing)プロセスのプロセス均一性が向上するようにパターン誘電層上に銅を電気メッキするための方法 | |
JP5032360B2 (ja) | 半導体装置の製造方法 | |
JP2008047574A (ja) | 半導体装置の製造方法および製造システム | |
JP2008066328A (ja) | 配線膜の形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090612 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091208 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111011 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111208 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120117 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120413 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20120420 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120515 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120517 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5000941 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150525 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |