JP2009076785A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】ビアホールやトレンチの形状がばらついても、ビアホールやトレンチの側壁に所定の膜厚でバリア膜とシード膜を形成する半導体装置の製造方法を提供する。
【解決手段】絶縁膜に形成された凹部の側壁に所定膜厚の導電膜を備える半導体装置の製造方法であって、半導体基板上に形成された絶縁膜に凹部を形成する工程を有する。ここで凹部とは、ビアホールとトレンチの総称である。そして、前記凹部が形成された絶縁膜上に、スパッタリング法により、前記凹部に成膜すべき導電膜の膜厚、前記凹部の深さ及び前記凹部を上面から見たときの当該凹部側壁の投影面積に基づいて算出された、前記凹部が形成された絶縁膜の上面に成膜すべき膜厚で、導電膜を形成する工程を有する。即ち、ビアホールやトレンチの投影面積に基づきこれらの形状のばらつきを勘案して、成膜を行うのである。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、配線形成工程におけるビアホールまたはトレンチへのスパッタリング膜形成方法に関する。
近年、半導体装置における配線の微細化および多層化に伴い、絶縁膜中に配線形状の溝（以下「トレンチ」という）や下層配線との電気的接触をさせるための穴（以下「ビアホール」という）を形成し、導電性膜を溝や穴内部に埋め込み、余分な導電膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨法）により除去することにより配線を形成するダマシン技術が実用化されている。これらトレンチやビアホールに埋め込まれる導電膜として例えば、銅が用いられている。
ここで銅を用いた場合のダマシン配線形成を、図９〜図１３を用いて説明する。
図９〜図１３の場合は、例えば、絶縁膜中に形成されたビアホール内に導電性膜を埋め込む型の配線を形成する過程を示している。ここで、図９（ａ）はビアホール周辺部の拡大平面図を示し、図９（ｂ）は図９（ａ）におけるＸ−Ｘ線上の断面図を示している。なお、図１０〜図１３は断面図のみを示している。
また、既に半導体基板上の所定位置に半導体素子が形成されており、その素子を絶縁膜が覆う工程から説明する。
まず、図９（ｂ）に示すように、下層配線の層間絶縁膜となる第一層間絶縁膜５１を堆積し、下層配線のトレンチパターンをフォトリソグラフィーおよびエッチングにより、この第一層間絶縁膜層５１に形成する。次にＴａＮなどのバリア膜５２およびＣｕまたはＣｕ合金からなる下地配線材料５３を順に堆積して、ＣＭＰにより研磨し、第一層間絶縁膜５１の表面を露出させると、トレンチパターンにバリア膜５２と下地配線材料５３とが埋め込まれた下層配線が形成される。続いて下層配線を覆う窒化膜５４と第二層間絶縁膜５５を堆積する。そして、第二層間絶縁膜５５の所定位置に、ビアホール５６をリソグラフィーおよびエッチングにより形成する。なお、図９（ａ）では穴の形状を円形にしているが、配線と同様のトレンチ形状とすることもできる。
次に図１０に示すように、スパッタリング法を用いて基板表面だけでなくビアホール５６内にバリア膜５７を形成する。このバリア膜５７は、後に形成される配線層（Ｃｕ膜）の銅成分が第二層間絶縁膜５５へと拡散するのを防止するために形成される。なお、バリア膜５７の材料としては、例えばＴａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＳｉＮ膜、ＴｉＮ膜およびＷＮ膜等を採用することができる。
次に、図１１に示すように、スパッタリング法で、シード膜５８を形成する。このシード膜５８は以下に行われるめっき工程において、電気的なカソードとして、液中の金属イオンを還元し金属固体として析出するのに十分な電流を供給するために形成される。また、このシード膜５８は、後述するめっき膜との密着性と接触抵抗を考慮して、配線層と同じＣｕ膜やＣｕ合金膜を用いることができる。
次に、図１２に示すように、シード膜５８を電極として電解めっきを行い、ビアホール５６内を含んで基板全面にめっき膜（Ｃｕ膜）５９を形成する。
次に、図１３に示すように、例えば化学機械研磨（ＣＭＰ）により、ビアホール５６の外の第二層間絶縁膜５５上のめっき膜５９とシード膜５８、バリア膜５７、を除去し、ビアホール５６内に充填したＣｕ膜５９の表面と第二層間絶縁膜５５の表面を同一平面にする。以上の工程を繰り返し実施することにより、Ｃｕ膜５９からなる埋め込み型の配線層が形成される。
ところで、上記バリア膜５７、シード膜５８を形成する方法として用いられるスパッタリング法においては、一般的にターゲットの消耗が進むことで、成膜速度（デポレート）が変化する。そこで従来の技術として、所望の膜厚を得るためにターゲット消耗状態に応じた成膜速度を予測し、この成膜速度から算出した処理時間で処理する制御方法、および装置が下記の特許文献１に提案されている。
特開２０００−６４０３７号公報
しかしながら、６５ｎｍ以降の微細デバイスルールにおけるＣｕ配線工程では、埋め込み性能の維持と、安定した配線信頼性を得るために、ビアホールやトレンチの側壁に所定の膜厚のバリア膜とシード膜をスパッタリング法で形成する必要がある。
ちなみに、バリア膜５７の側壁膜厚が所定の膜厚より薄いと、バリア性の低下により配線層（Ｃｕ膜）５７の銅成分が、バリア膜の薄い部分から第二層間絶縁膜５５へと拡散する問題が生じる。また所定の膜厚より厚いと、抵抗増加による回路動作不良となるほか、ビアホール５６の開口部の間口が狭くなり、その後のめっき処理時に埋め込みが正常に行われずボイドが発生し配線の断線や配線信頼性劣化となる場合もある。
また、シード膜５８の側壁膜厚が所定の膜厚より薄いと、その後のめっき処理時にめっき液により膜厚の薄い部分が消失し、その消失個所で十分な電流が流れないため銅が析出されず、埋め込み不良や微小ボイド発生による配線の断線や配線信頼性劣化となる。また所定の膜厚よりも厚いと、ビアホール５６の開口部の間口が狭くなるため、めっき処理時に埋め込みが正常に行われず、ボイドが発生し配線の断線や配線信頼性劣化となる。
そこで、スパッタターゲットの消耗状態に応じて、成膜速度を予測してこれらバリア膜５７、シード膜５８の膜厚を制御する必要があるが、上記特許文献１の技術では、ターゲットＤＣパワーのみによる制御のスパッタ装置を前提とし、ターゲットの消耗のみを考慮した予測式を用いて膜厚の制御を行っている。
しかし、６５ｎｍ以降のデバイスルールのデバイスでは微細なビアホールのボトムカバレッジおよび側壁カバレッジを得るために、基板ＲＦ電力や、サイドコイルＲＦ電力、およびサイドコイルＤＣ電力を印加し指向性を高めたスパッタリング装置が主流となっている。このため、上記特許文献１の予測式では成膜速度を十分に予測することができず、所定の膜厚を得ることはできない。
また６５ｎｍ以降の微細デバイスでは、ビアホールやトレンチのパターン形成にＡｒＦ露光技術が用いられるが、ＡｒＦ露光用レジスト材のドライエッチング耐性が低いためにドライエッチング後のホールおよびトレンチの側壁の荒れ（ストリエーション）が発生する。このため、ビアホールやトレンチの形状のばらつき制御が困難となってきている。このように形状がばらつき変化すると、基板の上部平坦部に堆積される膜を一定な膜厚になるように制御しても、ビアホールやトレンチに堆積される膜の側壁膜厚はその形状（デーパー角、深さ、荒れ）に依存して変化する。従って、デバイス形状（ビアホール形状やトレンチ形状）に応じた高精度な側壁膜厚の制御が必要になる。
本発明はこのような問題点に鑑み、デバイスが微細化され、ビアホールやトレンチの形状がばらついても、ビアホールやトレンチの側壁に所定の膜厚でバリア膜とシード膜を形成する半導体装置の製造方法を提供することを目的とする。
以上の目的を達成するために、本発明では以下の手段を採用している。
まず、本発明は、絶縁膜に形成された凹部の側壁に所定膜厚の導電膜を備える半導体装置の製造方法であって、半導体基板上に形成された絶縁膜に凹部を形成する工程を有する。ここで凹部とは、ビアホールとトレンチの総称である。
次に、前記凹部が形成された絶縁膜上に、スパッタリング法により、前記凹部に成膜すべき導電膜の膜厚、前記凹部の深さ及び前記凹部を上面から見たときの当該凹部側壁の投影面積に基づいて算出された、前記凹部が形成された絶縁膜の上面に成膜すべき膜厚で、導電膜を形成する工程を有する。即ち、ビアホールやトレンチの投影面積に基づきこれらの形状のばらつきを勘案して、成膜を行うのである。
ここで、前記導電膜を形成する工程は、前記凹部の深さを計測する工程と、前記凹部上端の開口面積及び前記凹部底部の開口面積を計測する工程と、前記凹部側壁の投影面積を、前記凹部上端の開口面積と前記凹部底部の開口面積との差により算出する工程とを有する。また、計測された凹部の深さ、算出された前記投影面積及び前記凹部側壁に成膜すべき導電膜の膜厚で表される膜厚予測式により、前記凹部が形成された絶縁膜の上面に成膜すべき膜厚を算出する工程を有する。さらに、算出された絶縁膜の上面に成膜すべき膜厚で、スパッタリング法により、前記凹部が形成された絶縁膜状に導電膜を形成する工程を有する。
即ち、投影面積と深さとに基づいて、スパッタ成膜をする際の膜厚を適切に予測するのが本発明の特徴であり、これによりビアホールやトレンチの形状にばらつきがあっても、これらの側面を所定の膜厚に成膜することができる。
さらに、本発明は、算出された前記凹部が形成された絶縁膜の上面に成膜すべき膜厚を得るための処理時間を、算出された前記凹部が形成された絶縁膜の上面に成膜すべき膜厚とスパッタリング成膜を実施する装置の装置パラメータにより表される成膜速度予測式とにより算出する。そして、当該算出した処理時間で導電膜を成膜することにより前記導電膜を形成する。即ち、スパッタ成膜に必要な処理時間を予測した上で、このスパッタ成膜を行うのである。
以上のように、本発明によれば、ビアホールやトレンチの形状がばらついても、これらの投影面積と深さとに基づいた予測式を用いてこれらの側壁に所望の膜厚でバリア膜とシード膜を形成することができるので、安定した配線歩留りと信頼性を得ることができる。
以下、本発明の実施形態の一例を図１〜図８を用いて説明する。以下では、ビアホール又はトレンチを「凹部」と総称する場合がある。図１〜図５の場合は、例えば絶縁膜中に形成された凹部内に埋め込み型の配線を形成する場合を示している。また、図１（ａ）は凹部周辺部の拡大平面図を示し、図１（ｂ）は図１（ａ）におけるＸ−Ｘ’線上の断面図を示している。なお、図２〜図５は断面図のみを示している。
また、図６は本発明における凹部側壁の膜厚を目標値どおりにスパッタ成膜する製造フローを示し、図７、図８はそれぞれビアホールとトレンチのそれぞれの場合の上部平坦部に堆積される膜の膜厚と、ビアホール又はトレンチの内部側壁に堆積される膜の平均膜厚の関係を説明するための図である。なお、図７（ａ）はビアホール周辺部の拡大平面図を示し、図７（ｂ）は図７（ａ）におけるＸ−Ｘ線上の断面図を示している。また、図８（ａ）はトレンチ周辺部の拡大平面図を示し、図８（ｂ）は図８（ａ）におけるＸ−Ｘ線上の断面図を示している。
なお、既に半導体基板上の所定位置に半導体素子が形成されており、その素子を絶縁膜が覆う工程から説明する。
まず、図１に示すように、下層配線の層間絶縁膜となる絶縁膜１を堆積し、下層配線のトレンチパターンをフォトリソグラフィーおよびエッチングにより第一層間絶縁膜層１に形成する。次にＴａＮなどのバリア膜２およびＣｕまたはＣｕ合金からなる下地配線材料３を順に堆積して、ＣＭＰにより研磨し、第一層間絶縁膜１の表面を露出させると、トレンチパターンにバリア膜５２と下地配線材料５３とが埋め込まれた下層配線が形成される。続いて下層配線を覆う窒化膜４と第二層間絶縁膜５を堆積する。第二層間絶縁膜５の所定位置に、ビアホール６をリソグラフィーおよびエッチングにより形成する。図１（ａ）では凹部の形状を円形にしているが、配線パターンと同様なトレンチ形状とすることもできる。
次に、図２に示すように、スパッタリング法によりバリア膜７が形成される。ここで、凹部側壁の膜厚を目標値どおりにスパッタ成膜する方法を図６、図７、図８を用いて説明する。凹部形成後のスパッタ膜の形成フローは図６に示すように、まず、ビアホールの深さ（図７のＤ１）またはトレンチの深さ（図８のＤ１）を例えばインライン膜厚測定器により測定する。またＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）などによりビアホールまたはトレンチの形状を半導体基板上面から観察して、これらビアホールまたはトレンチの形状を計測する（図６ステップＳ１１）。ここではビアホール又はトレンチの上端の開口面積Ｓ１と、底部の開口面積Ｓ２とを取得する。
次に、形状測定結果を元に、上面から見たビアホールの側壁部の投影面積（図７のビアホール上端の面積Ｓ１からビアホール底部の面積Ｓ２の減算で算出）または上面から見たトレンチの側壁部の投影面積（図８のトレンチ上端の面積Ｓ１からトレンチ底部の面積Ｓ２の減算にて算出）を算出する（図６ステップＳ１２）。
なお、本実施形態では、特定のデザインルールのパターンを観察することを前提にしているため、その寸法、即ち、Ｓ１またはＳ２の絶対値のばらつきの影響よりも、面積の差（Ｓ１−Ｓ２）の影響が支配的であると考えられる。またその同一デザインルールのパターンにおける寸法の絶対値変動の影響は上記面積の差Ｓ１−Ｓ２に現れると考えられる。また、トレンチの場合、その線長は線幅と同等以上の一定値を使用することを想定している。
ここで、凹部上部の平坦部に膜厚Ｔｔのスパッタ膜を形成した場合に、凹部側壁に形成される膜厚Ｔｓは、一般にＴｔと凹部側壁の投影面積Ｓ１−Ｓ２とＤ１の関数Ｔｓ＝ｆ（Ｔｔ，Ｓ１−Ｓ２，Ｄ１）となり、実験的にその係数を算出することができる。下記の数式１に、この関数の一例を示す。この数式１でa,bは係数であり、この係数を予め実験的に算出しておく。なお、膜厚Ｔｓは深さによって均一でない場合もあるが、その場合は平均値を採用する。そこで数式１の関数の係数を予め実験的に算出しておく。この数式１が膜厚予測式となる。
Ｔｓ＝a×Ｔｔ×（（Ｓ１−Ｓ２）／Ｄ１）+ｂ ・・・（１）
次に、図６ステップＳ１２で算出した側壁面積（投影面積）Ｓ１−Ｓ２と深さＤ１及び目標値の膜厚Ｔｓから、数式１を用いて凹部上部平坦部に形成する必要がある膜厚Ｔｔを算出する（図６ステップＳ１３）。
次に、半導体基板にスパッタ膜を形成する前におけるスパッタ装置の成膜レートＲから、所定の膜厚Ｔｓを得るために、上部平坦部を膜厚Ｔｔに成膜するための処理時間を算出する（図６ステップＳ１４）。一般的に膜の成膜速度Ｒと処理時間ｔとの関係は下記の数式２で表される。
Ｒ＝Ｔｔ／ｔ ・・・（２）
ここでスパッタ装置の成膜速度Ｒは膜厚測定器により測定した実際の測定値を用いてもよいし、直前の成膜処理において形成した膜の膜厚と処理時間から算出してもよい。
あるいは、直前に処理されたウエーハ処理時の設備パラメータから、予め作成した設備パラメータと成膜速度Ｒの関係式を用いて算出してもよい。なお、設備パラメータを用いた成膜速度Ｒのモデル式は下記の数式３のように表すことができる。この数式３が成膜速度予測式となる。
Ｒ＝a1・P1＋a2・P2＋・・・＋an・Pn＋b0 ・・・（３）
ここでa1〜anとb0は係数で、P1〜Pnは各設備パラメータの計測データである。この成膜速度予測式を作成する際に、従来技術でも用いられるターゲットの積算電力やターゲット電圧、ターゲット電流、チャンバー圧力以外に、そのスパッタ装置の装置構成に応じて、コイルのＲＦ電力やコイルＤＣ電圧、および基板バイアスの電力や基板のＤＣバイアス電位を設備パラメータとして組み入れる。これにより、従来の予測式に比べて、きわめて正確に成膜速度を予測することができる。
次に、半導体基板に処理時間ｔでスパッタ処理を行う（図６ステップＳ１５）。結果として図２に示すように、基板表面だけでなくビアホール６内にバリア膜７が形成される。
なお、バリア膜としては、例えばＴａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＳｉＮ膜、ＴｉＮ膜およびＷＮ膜等、またはぞれぞれの積層膜を形成することができる。
次に、図３に示すように、スパッタリング法で、シード膜８を形成する。シード膜８としては、後述するめっき膜との密着性と接触抵抗を考慮して、配線層と同じＣｕ膜やＣｕ合金膜を用いることができる。このシード膜８の形成においても前記バリア膜７の形成時と同様に、凹部形成時の凹部側壁の投影面積と、凹部深さの計測結果より、所定の膜厚の側壁を形成できる。
次にめっきを行い、凹部内を含んで基板全面にめっき膜（Ｃｕ膜）９を形成する。
次に、図４に示すように、例えば化学機械研磨（ＣＭＰ）により、ビアホール６の外の第二層間絶縁膜５上のめっき膜９とシード膜８、バリア膜７、を除去し、ビアホール６内に充填したＣｕ膜９の表面と第二層間絶縁膜５の表面を同一平面にする。このようにして、図５に示すように、ビアホール６内にバリア膜７、シード膜８、及びＣｕ膜９からなる埋め込み型の配線層が形成される。
以上のように、凹部側壁の投影面積と凹部深さの計測結果とを反映した膜厚予測式と成膜速度予測式とを用いることにより、凹部の形状がばらついても、所定の膜厚の側壁を形成できるのである。なお、膜厚予測式と成膜速度予測式とは、一方のみを使用してもよいし、本実施形態のように併用してもよい。
以上のように、本発明によれば、ビアホールやトレンチの形状がばらついても、これらの投影面積と深さとに基づいた膜厚予測式と成膜速度予測式とを用いて、これらの側壁に所定の膜厚でバリア膜とシード膜を形成することができる。従って、微細化配線の半導体装置の製造に利用可能である。
本発明の半導体装置の製造方法の工程図。 本発明の半導体装置の製造方法の工程図。 本発明の半導体装置の製造方法の工程図。 本発明の半導体装置の製造方法の工程図。 本発明の半導体装置の製造方法の工程図。 本発明の半導体装置の製造方法のフロー図。 ビアホールにおける上部平坦部膜厚と側壁平均膜厚の関係説明図。 トレンチにおける上部平坦部膜厚と側壁平均膜厚の関係説明図。 従来のビアホール形成の説明図。 従来のビアホール形成の説明図。 従来のビアホール形成の説明図。 従来のビアホール形成の説明図。 従来のビアホール形成の説明図。
符号の説明
１ 第一層間絶縁膜
２ バリア膜
３ 下地配線材料
４ 窒化膜
５ 第二層間絶縁膜
６ ビアホール
７ バリア膜
８ シード膜
９ めっき膜
５１ 第一層間絶縁膜
５２ バリア膜
５３ 下地配線材料
５４ 窒化膜
５５ 第二層間絶縁膜
５６ ビアホール
５７ バリア膜
５８ シード膜
５９ めっき膜

Claims (3)

  1. 絶縁膜に形成された凹部の側壁に所定膜厚の導電膜を備える半導体装置の製造方法であって、
    半導体基板上に形成された絶縁膜に凹部を形成する工程と、
    前記凹部が形成された絶縁膜上に、スパッタリング法により、前記凹部に成膜すべき導電膜の膜厚、前記凹部の深さ及び前記凹部を上面から見たときの当該凹部側壁の投影面積に基づいて算出された、前記凹部が形成された絶縁膜の上面に成膜すべき膜厚で、導電膜を形成する工程と、
    を有することを特徴とする、半導体装置の製造方法。
  2. 前記導電膜を形成する工程が、
    前記凹部の深さを計測する工程と、
    前記凹部上端の開口面積及び前記凹部底部の開口面積を計測する工程と、
    前記凹部側壁の投影面積を、前記凹部上端の開口面積と前記凹部底部の開口面積との差により算出する工程と、
    計測された凹部の深さ、算出された前記投影面積及び前記凹部側壁に成膜すべき導電膜の膜厚で表される膜厚予測式により、前記凹部が形成された絶縁膜の上面に成膜すべき膜厚を算出する工程と、
    算出された絶縁膜の上面に成膜すべき膜厚で、スパッタリング法により、前記凹部が形成された絶縁膜上に導電膜を形成する工程と、
    を有する、請求項１に記載の半導体装置の製造方法。
  3. 算出された前記凹部が形成された絶縁膜の上面に成膜すべき膜厚を得るための処理時間を、算出された前記凹部が形成された絶縁膜の上面に成膜すべき膜厚とスパッタリング成膜を実施する設備の設備パラメータにより表される成膜速度予測式とにより算出し、当該算出した処理時間で導電膜を成膜することにより前記導電膜が形成される、請求項１又は２に記載の半導体装置の製造方法。
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