CN101114590A - 制造半导体器件的方法以及电镀装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 68
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000007747 plating Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 230000008569 process Effects 0.000 claims abstract description 42
- 239000004020 conductor Substances 0.000 claims abstract description 23
- 238000009713 electroplating Methods 0.000 claims description 142
- 238000003860 storage Methods 0.000 claims description 3
- 238000012937 correction Methods 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 10
- 238000012545 processing Methods 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 244000287680 Garcinia dulcis Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000003112 inhibitor Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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-
- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D21/00—Processes for servicing or operating cells for electrolytic coating
- C25D21/12—Process control or regulation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Electrochemistry (AREA)
- Materials Engineering (AREA)
- Metallurgy (AREA)
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- Electroplating Methods And Accessories (AREA)
- Electrodes Of Semiconductors (AREA)
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Abstract
本发明提供了一种制造半导体器件的方法，其包括利用导电材料填充设置于在衬底上形成的绝缘膜上的多个凹陷的电镀工艺，其中该电镀工艺包括：当以导电材料填充在所有的该多个凹陷中的不大于预定的宽度的精细凹陷时，以第一电流密度来进行电镀，所述第一电流密度是通过基于在衬底的整个表面上的第一表面积S1和衬底的整个表面上的第二表面积S2的表面积之比Sr＝S1/S2，来修正预定的第一基准电流密度而获得的，所述第一表面积包括半导体衬底的整个表面上的该多个凹陷的侧墙的面积，而所述第二表面积不包括该多个凹陷的侧墙的面积。
Description
本申请基于日本专利申请2006-204535，将其内容结合在此以作参考。
技术领域
本发明涉及一种制造半导体器件的方法，其被采用到通过在其中形成有多个凹陷的绝缘膜上电镀导电膜的形成工艺，并涉及一种电镀装置。
背景技术
在使用铜互连的半导体器件中，随着作为设计规则不断缩小的结果的互连图案按比例缩小的过程，存在不断提高在通过铜电镀来填充孔和沟槽方面的性能的需求。
美国专利6319831和美国专利6142041描述了其中以较低电流密度进行第一电镀，并然后以较高电流密度进行第二电镀的工艺过程。
日本特开专利公开2001-123298描述了电解电镀技术。在该文献中，采用由与要电镀的物体相同的材料构成的电极，来确定电流密度与电极电位之间的数学关系，然后以任意的电位或电流在镀浴中使要电镀的物体极化。测量该极化的物体的电流值和电位值，然后基于该数学关系、电流值和电位值计算要电镀的物体的面积。从而将计算的要电镀的物体的面积用于电解电镀。更具体的，通过利用用于电镀的光致抗蚀剂的光刻技术，在衬底上形成互连图案，并通过允许衬底极化来测量电流密度，以确定未被光致抗蚀剂覆盖的电极的面积，也即要电镀的面积。然后基于电流值计算要电镀的衬底的面积。之后基于计算的面积确定电镀的电流值。
日本特开专利公开2005-264271描述了一种制造半导体器件的方法，其包括以下步骤：获取在其中形成有多个凹陷的层中其宽度不大于第一基准宽度的精细凹陷的比例；基于该比例确定利用导电材料填充凹陷所必须的集成电流值；以及基于如此确定的集成电流值通过电镀工艺形成导电层。其描述了该方法能够成功形成具有适当厚度的电镀膜。
日本特开专利公开2006-60011描述了一种制造半导体器件的方法，其包括：第一电镀工艺，其允许具有第一电流密度的电流流过用作电极的在绝缘膜的表面上和开口中形成的种膜(seed film)，以便通过该电镀工艺在开口中淀积导电材料；在第一电镀工艺之后的第二电镀工艺，其允许电流密度比第一电流密度小的电流流过，以便通过该电镀工艺在绝缘膜的表面上淀积导电材料；以及在第二电镀工艺之后的退火工艺，其将产品退火。
日本特开专利公开2005-39142描述了一种制造半导体器件的方法，其包括：第一步骤，其允许电解电镀进行，以便在将集成电流密度保持在预定值的条件下，以导电层来至少填充在半导体衬底上的绝缘膜中形成的互连沟槽和孔之一，该集成电流密度是电流密度(每单位面积的阴极(即，要电镀的晶片))的电流值与电镀时间的积；以及第二步骤，其允许电镀在将电流密度保持在比第一步骤中的电流密度小的条件下进行。其描述了在该专利公开中采用电解电镀方法能够成功地提高在互连沟槽和孔中形成的导电层的填充性能，并且能够改善整个晶片表面上升底(bottom-up)性能的均匀性。
日本特开专利公开2004-270028描述了一种镶嵌(damascene)铜电镀方法，其包括仅允许电流在与电镀期间电镀膜的生长对应的方向上流动的步骤。该方法能够防止电镀膜在互连密集分布的区域中堆积，并且因此能够避免由于CMP处理时间的增加而引起的成本的增长。
电镀装置通常具有预设的工单(recipe)，其规定施加到要电镀的工件的预定基准电流密度以及电镀时间。另一方面，根据设计，半导体器件的衬底可以具有多种互连图案。与仅具有少量精细图案的衬底相比，具有大量精细图案的衬底需要更长的电镀时间。为此原因，在相同的电流密度和相同的持续时间下电镀多种具有不同设计的半导体器件的衬底具有这样的问题，即，如果允许工艺过程根据具有大量精细图案的半导体器件进行，那么具有少量精细图案的半导体器件会导致电镀膜的过度生长。电镀膜的过度生长由于不必要地大量消耗电镀材料而导致不必要的成本，花费随后的CMP或其他工艺较长的时间，并导致吞吐量降低。与之相反，基于仅具有少量精细图案的半导体器件来电镀会产生这样的问题，即，具有大量精细图案的半导体器件会遇到未充分形成电镀膜的问题。特别是，不能彻底地电镀精细的凹陷，在凹陷中留下空(void)。这些问题仍未得以解决。
在广泛深入地研究上述现象之后，本发明人发现，当通过电镀以导电材料填充半导体器件的凹陷时，上述问题可归因于电镀的有效表面积上的较大差异，而该较大差异是根据互连图案的密度在凹陷的侧墙的面积上的较大差异的结果。
然而，这些问题尚未得到解决。例如，日本特开专利公开2001-123298基于要电镀的电极的面积来确定电镀的电流值，但是没有考虑通过电镀以导电材料填充凹陷的特性。换句话说，其不能给出精确的修正，因为没有考虑凹陷侧墙的面积。日本特开专利公开2005-64271根据精细凹陷对层的比例来确定集成电流值，但是没有考虑电镀的有效表面积，因此未给出精确的修正。
发明内容
在一个实施例中，提供了一种制造半导体器件的方法，该方法具有以导电材料填充设置于在衬底上形成的绝缘膜的多个凹陷的电镀工艺，其中该电镀工艺包括：当以导电材料填充在所有该多个凹陷中的不大于预定的宽度的精细凹陷时，以第一电流密度来进行电镀，该第一电流密度是通过基于在衬底的整个表面上的第一表面积S1和衬底的整个表面上的第二表面积S2的表面积之比Sr＝S1/S2来修正预定的第一基准电流密度而获得的，该第一表面积包括衬底的整个表面上的该多个凹陷的侧墙的面积，而第二表面积不包括该多个凹陷的侧墙的面积。在本发明中，S1被称作有效表面积，而有效电流密度对应于电流除以S1。
在另一个实施例中，提供了一种以导电材料填充被包含在半导体器件中且被提供于形成在衬底上的绝缘膜的多个凹陷的电镀装置，该装置包括：数据存储器单元，其存储要施加到要电镀的半导体器件的第一基准电流密度；计算单元，其获取在要电镀的半导体器件的衬底的整个表面上的第一表面积S1和该整个表面上的第二表面积S2的表面积之比Sr＝S1/S2，该第一表面积包括在该整个表面上的该多个凹陷的侧墙的面积，而第二表面积不包括该多个凹陷的侧墙的面积，并通过基于该表面积之比Sr修正第一基准电流密度来计算第一电流密度；以及电镀单元，其以该计算单元所计算的第一电流密度对要电镀的半导体器件进行电镀。
这里的第一表面积S1可以定义为通过将衬底上的该多个凹陷的各个周长的和乘以凹陷的深度而获得的值与整个衬底的表面积(第二表面积S2)之和。
根据本发明实施例的制造半导体器件的方法，当以导电材料填充不大于预定宽度的精细凹陷时，考虑到凹陷的侧墙的面积来修正电流密度。为此原因，不管在半导体器件上形成的凹陷的图案，都可以将电流密度保持在近乎恒定的水平。因此，使得能够在电镀工艺中改善升底性能，并以良好可控的方式形成电镀膜。因为能够将电流密度保持在近乎恒定的水平，故还可以使电镀膜的特性，如晶粒尺寸、对准等等均匀，并因此能够提高膜的特性。
通过允许电镀工艺的大部分在如此修正的电流密度下进行直至精细凹陷被填充，可以实现上述的效果。换句话说，本发明并不排除在电镀工艺的初始阶段或中间阶段，允许电镀不采用如此修正的电流密度进行一段短的持续时间。在填充了精细凹陷之后，在没有这种修正的较大电流密度下进行电镀也是允许的。因此能够提高吞吐量。
根据本发明，能够以精确的方式控制电镀膜的厚度。
附图说明
根据下面结合附图的优选实施例的说明，本发明上述以及其他目的、优点和特征将是显而易见的，在附图中：
图1A至1C是示出根据本发明实施例的制造半导体器件的过程的工艺步骤的截面图；
图2是示出根据本发明实施例的电镀工艺过程的流程图；
图3是示出半导体器件的示意图；
图4是示出多个组、各个组的表面积之比Sr的范围以及与要施加的电流密度的关系的图；
图5是解释在本发明的实施例中计算表面积之比Sr的过程的示意图；以及
图6是示出在本发明实施例中的电镀装置的结构的框图。
具体实施方式
这里将参考附图详细说明本发明。本领域技术人员将认识到，利用本发明的教导可以实现许多替换实施例，并且本发明不限于出于解释性目的示出的实施例。
下面的内容将参考附图解释本发明的实施例。应当注意，任何类似的构件将被给予类似的附图标记，以便避免重复解释。
(第一实施例)
图1A至1C是示出根据该实施例的制造半导体器件100的过程的工艺步骤的截面图。在该实施例中，将解释在层间绝缘膜106中形成互连的工艺。在该实施例中，将解释基于镶嵌工艺形成铜互连的工艺。
半导体器件100包括：其中形成有晶体管等等的半导体衬底(衬底)102，形成在该半导体衬底102上的层间绝缘膜104，以及进一步在其上形成的层间绝缘膜106。层间绝缘膜104和层间绝缘膜106其中形成有互连和通孔。
在如此配置的半导体器件100中，首先，在层间绝缘膜106中形成互连沟槽。在该工艺中，如附图中所示的，在层间绝缘膜106中形成第一互连沟槽108、第二互连沟槽110、第三互连沟槽112、第四互连沟槽114、第五互连沟槽116、第六互连沟槽118和第七互连沟槽120。
第一互连沟槽108具有互连线宽D1，第五互连沟槽116具有互连线宽D2，第六互连沟槽118具有互连线宽D3，第七互连沟槽120具有互连线宽D4。第五互连沟槽116的互连线宽D2，近乎等于第六互连沟槽118的互连线宽D3，例如调节到0.3μm。第一互连沟槽108的互连线宽D1和第七互连沟槽120的互连线宽D4，比互连线宽D2和互连线宽D3宽。第二互连沟槽110、第三互连沟槽112以及第四互连沟槽114比互连线宽D2和互连线宽D3窄。
以互连材料填充这些互连沟槽(凹陷)的过程如下。首先，在层间绝缘膜106的凹陷中形成阻挡金属膜。该阻挡金属膜可以是例如用于通常的铜互连的金属膜，典型的TaN/Ta等等。接着，在阻挡金属膜上形成用于电镀的种膜。这里的种膜可以是典型地通过CVD工艺形成的铜膜等等。
之后，执行电镀工艺。在该实施例中，该电镀工艺与通常的电镀工艺不同。在该实施例中，电镀溶液可以与通常用于在形成铜互连的工艺中形成镀膜的电镀溶液相同。电镀溶液可以包含硫酸、铜和氯。电镀溶液还可以包含添加剂，例如抑制剂、加速剂(载体)和均匀剂(leveler)。该实施例中的电镀工艺根据升底淀积的模式而进行。
图2是示出该实施例中电镀工艺过程的流程图。
在该实施例中，预先设置预定的基准电流密度和电镀时间。在该实施例中，将第一基准电流密度以及比该第一基准电离密度大的第二基准电流密度设置为基准电流密度。该电镀工艺以两步进行。允许基于第一基准电流密度的电镀工艺进行直至互连图案中的精细凹陷被填充满，之后，允许基于第二基准电流密度的电镀工艺进行。这里的预定的基准电流密度是指，当表面积之比Sr(将在稍后说明)是1时，施加到半导体器件100的有效电流密度。
在该实施例中，设置该第一基准电流密度，以使当表面积之比Sr(将在稍后说明)是1时，将施加到半导体器件100的有效电流密度调整到大于等于2mA/cm2且小于等于6.5mA/cm2，更优选的，大于等于3.5mA/cm2且小于等于5mA/cm2的预定值。现在，可以在不会引起不充分的填充和异常电镀的范围内进行电镀工艺。
在此状态下，计算在半导体衬底(晶片)的整个表面上的第一表面积S1和半导体衬底的整个表面上的第二表面积S2的表面积之比Sr＝S1/S2，该第一表面积包括半导体衬底的整个表面上的该多个凹陷的侧墙的面积，而第二表面积不包括该多个凹陷的侧墙的面积(S100)。基于第二表面积S2设置基准电流密度。半导体衬底，现假设为直径300mm的硅晶片(当边缘排除区域假设为2mm时半径14.8cm)，给出688cm2的S2。
下面将参考图3解释计算表面积之比Sr的过程。图3时示意地示出半导体器件100的图。在该附图中，空白的部分可以理解为其中形成有凹陷的区域。首先，根据在掩模版(reticle)形成的图案，计算在半导体衬底102(晶片)的整个表面上形成的多个凹陷的周长l。例如，特定凹陷A的周长给出为(a+b+c+d)。其他特定凹陷B的周长给出为(e+f+g+h)。以这样的方式，计算在半导体衬底102的整个表面上形成的全部凹陷的周长l＝(a+b+c+d+e+f+g+h…)。接着，将凹陷的深度“m”乘以周长l，来给出侧墙的面积(l×m)。将如此计算的侧墙的面积加到晶片面积S2，以给出要电镀的整个表面的实际面积S1(＝l×m+S2)。通过将该实际面积S1除以衬底的表面积S2来计算表面积之比Sr。
现在再次参考图2，基于表面积之比Sr判断修正是否必要(S102)。在该实施例中，判断表面积之比Sr是否落在预定的范围内，并且如果表面积之比Sr落在预定的范围内则判定修正是必要的。这里的预定的范围可以是例如1.4或以上。通过这种配置，如果表面积之比Sr不太大，则电镀工艺能够平滑地进行而无需修正，而如果表面积之比Sr大到预定的程度，则通过修正可以提高升底性能。
更具体的，对于其中在半导体衬底102上形成大量精细凹陷的情况，侧墙的面积将是大的，并且表面积之比Sr将具有较大的值。在该实施例中，如果表面积之比Sr大，则以基于表面积之比Sr修正的第一电流密度执行第一电镀工艺，并因此凹陷的侧墙的面积的影响是不可忽视的。对于基于升底淀积的电镀工艺，有效电流密度受凹陷的侧墙的面积的量值的影响。在该实施例中，可以以精确的方式控制具有多种图案密度的半导体器件中膜的厚度，因为电流密度被对应于表面积之比Sr适当修正。
如果修正是必要的(S102中的“是”)，则利用通过基于该表面积之比Sr来修正预定的第一基准电流密度而获得的第一电流密度，进行该电镀工艺(S104)。设置第一电流密度使得随着表面积之比Sr变大而变大。在该实施例中，通过将没有考虑侧墙面积的第一基准电流密度(Sr＝1)乘以表面积之比Sr，来计算第一电流密度。如先前所述的，在该实施例中，设置第一基准电流密度使得对于Sr＝1的有效电流密度典型地落在大于等于2mA/cm2且小于等于6.5mA/cm2的范围内，并且更优选的在大于等于3.5mA/cm2且小于等于5mA/cm2的范围内。如果基于表面积之比Sr修正这种第一基准电流，那么可以不管半导体器件100的互连图案而将有效电流密度调整到典型的大于等于2mA/cm2且小于等于6.5mA/cm2的范围，并且更优选的大于等于3.5mA/cm2且小于等于5mA/cm2的范围。因此使得能够以期望的方式填充该凹陷，同时避免异常电镀。
在下文中，将该电镀工艺称作第一电镀工艺。进行该第一电镀工艺直至在层间绝缘膜106中形成的多个凹陷中的不大于预定宽度的精细凹陷(简称作“精细凹陷”)被导电材料填充满。在该实施例中，可以将该预定宽度设置为例如0.3μm。在这些精细凹陷中，通过考虑表面积之比Sr修正第一基准电流密度，可以提高升底性能。
这里也可允许预先设置将完成以导电材料填充精细凹陷的工艺时间，以及允许在步骤S106中判断是否该时间已流逝。典型地，可以如下述地计算该工艺时间。首先，获取多个样品。接着，在数个时间间隔在类似的电镀条件下使这些样品经受该电镀工艺。然后将多个样品裂开，并检测已经填充了精细凹陷的那些。将花费于该样品的电镀工艺时间定义为以导电材料填充该精细凹陷完成的工艺时间。如果能够获得每单位时间膜的淀积量，那么还能够基于凹陷的宽度计算以导电材料填充精细凹陷完成的时间。
在完成精细凹陷的填充时(S106中的“是”)，第一电镀工艺终止。图1B中示出了该工艺步骤。通过该第一电镀工艺，以第一镀膜130填充第五互连沟槽116和第六互连沟槽118以及任何较小的精细凹陷。
再次参考图2，以第二电流密度进行电镀工艺(S108)。可以设置该第二电流密度而不基于表面积之比Sr作修正。在该实施例中，第二基准电流密度可以用作该第二电流密度。可以将第二电流密度设置为大于该第一基准电流密度。下文中，该电镀工艺将被称作第二电镀工艺。典型地，可以将第二电流密度设置为大于等于28mA/cm2且小于等于57mA/cm2(基于20至40A/wf)。更优选的，可以将第二电流密度设置为大于等于42 mA/cm2且小于等于57mA/cm2(基于30至40A/wf)。因此，能够提高产品率。在以第二电流密度完成电镀工艺(S110中的“是”)时，该电镀工艺结束。图1C中示出了该工艺步骤。通过以第二电流密度的电镀工艺，比第五互连沟槽116和第六互连沟槽118宽的凹陷被填充以镀膜132。
再次参考图2，如果在步骤S102中判定修正是不必要的(步骤S102中的“否”)，则以第一电流密度进行正常电镀工艺(S112)，然后电镀工艺终止。
还可以预先计算第一电镀工艺和第二电镀工艺的工艺时间。可以将第一电镀工艺的工艺时间定义为完成上述将导电材料填充到精细凹陷中的时间。例如，可以将用于第一电镀工艺的工艺时间设置为范围从50秒到80秒左右的值，而将用于第二电镀工艺的工艺时间设置为范围从20秒到50秒左右的值。这些工艺时间仅是示例性的，并且出于获得期望的膜厚度的目的，可以适当地设置这些工艺时间。
在完成上述的电镀工艺之后，将膨胀出互连沟槽的第二镀膜132的部分去除，以平坦化。之后，进一步重复形成层间绝缘膜、形成凹陷、形成金属膜，以获得多层互连结构。
在第一电镀工艺和第二电镀工艺之间(在图2中的步骤S106和步骤S108之间)，可以给出允许电流在与电镀工艺中的相反方向流动的工艺。该过程可以类似于日本特开专利公开2004-270028中所述地进行。通过该工艺，可以溶解一部分淀积的第一镀膜130。因此能够抵消残留在镀膜上的添加剂浓度的不均匀性，并且因而能够提高镀膜的平面内均匀性。
如上面所述的，根据制造该实施例的半导体器件的过程，以基于表面积之比Sr修正的第一电流密度进行电镀工艺，直至精细凹陷被填充满。因此可以在等同的有效电流密度下在各个凹陷中进行电镀工艺，并因此可以以有效的方式进行通过电镀和升底的薄膜形成。在填充了精细凹陷之后，可以以有效的方式通过该第二电镀工艺进行膜形成。因而能够提高电镀装置的吞吐量。因为能够以有效的方式进行升底，另外由于节约了在该电镀工艺之后的CMP工艺的工艺时间，吞吐量的提高也是可以期待的。
通过上述的过程，可以降低在包含精细图案的半导体器件与其中形成有大的图案的半导体器件之问镀膜的厚度之差。此外提高了平面内的均匀性。
应当注意，实际上通过要使用的单个掩模版的信息确定互连图案的密度。因此，一旦对于特定掩模版向电镀装置设置了图2中所示的过程以及用于电镀工艺的适当工艺时间，则可以基于该设置进行利用相同掩模版形成的任何凹陷的电镀工艺。
(第二实施例)
该实施例不同于第一实施例之处在于，以与第一实施例中描述的不同的方式修正在第一电镀工艺中的第一电流密度。
在该实施例中，以预定的范围将表面积之比Sr分组，并设置用于每一组的修正值。换句话说，设置用于每一组的第一电流密度。当允许电镀工艺以第一电流密度进行时，允许电镀工艺以设置用于包含该半导体器件的表面积之比Sr的每一组的第一电流密度进行。通过该过程，能够简化电镀工艺的工单，同时确保期望的升底。
图4是示出多个组、各个组的表面积之比Sr的范围、以及与要施加的电流密度的关系。
例如，将在1.0≤Sr≤1.2的范围内的表面积之比Sr分类进组A。以Sr的0.2的间隔进行类似分组，例如，将在1.2≤Sr≤1.4的范围内的表面积之比Sr分类进组B。
设定电镀装置上设置的电流值，以便对于每一组使得有效电流密度落在预定的范围内。换句话说，设置每一组的第一电流密度，以便使通过将第一电流密度除以表面积之比Sr而获得的有效电流密度落在预定的范围内。这里的预定的范围可以典型地设置在大于等于2mA/cm2且小于等于6.5mA/cm2，更优选的，大于等于3.5mA/cm2且小于等于5mA/cm2的范围内。通过设置在这些范围中，能够以期望的方式填充凹陷，并且可以避免异常电镀。
例如，其确定，具有落在具有1.0≤Sr≤1.2的范围内的表面积之比的组A被确定为在电镀装置上以3A的电流值进行处理。于是，第一电流密度被给出为4.4mA/cm2。在此情况下，对于表面积之比Sr＝1，考虑到表面积之比Sr的有效电流密度被给出为4.4mA/cm2，而对于表面积之比Sr＝1.2，为3.6mA/cm2。尽管即使在相同的组中，有效电流密度以这样的方式根据表面积之比Sr的值而变化，但是通过适当的分组可以将其包括进期望的范围中。
从图4中可知，具有较大表面积之比Sr的组需要在电镀装置上设置较大的电流值。当表面积之比Sr较大时，以特别有效的方式使用基于表面积之比Sr的这种类型的电流密度的修正。例如，2.0的表面积之比Sr被分类进组F。在此情况下在电镀装置上设置的用于电镀工艺的电流值被确定为5.5A。在该设置下的第一电流密度给出为8.0mA/cm2。考虑到表面积之比Sr，在此情况下的有效电流密度给出为4.0mA/cm2。
在完成上述的第一电镀工艺之后，进行类似于第一实施例中所述的第二电镀工艺。
在该实施例中，也能够获得与第一实施例中类似的效果。也能够简化工艺和工单。
(第三实施例)
该实施例不同于第一和第二实施例之处在于，在电镀工艺的过程中，根据表面积的变化再调整修正值。随之电镀工艺进行，表面积之比Sr的值下降，这是因为凹陷被逐渐填充。在该实施例中，对于具有不同图案密度的各个晶片，预先确定在电镀工艺进行的状态与在该时间点表面积之比Sr之间的关系。电流密度根据该关系而变。
考虑到第一表面积S1对应于电镀工艺进行的状态而变化，利用第一电流密度的电镀工艺包括：在该工艺的中间阶段，通过将在该阶段的第一表面积S1除以第二表面积S2来计算表面积之比Sr；以及允许电镀工艺以基于该表面积之比Sr修正的第一电流密度进行。例如，可以将第一电镀工艺配置为允许电镀工艺以基于在电镀工艺之前的第一表面积S1修正的第一基准电流密度进行，并然后继而允许基于在电镀工艺的中途实现的第一表面积S1修正的第一基准电流密度进行电镀工艺。
图5是解释在该实施例中计算表面积之比Sr的过程的图。
这里的解释将参考示例性的凹陷A和凹陷B。在电镀工艺之前的凹陷A和凹陷B由虚线表示。电镀工艺之前的凹陷A示出了(a+b+c+d)的周长，类似于图3中所示的。在电镀工艺之前的凹陷B示出了(e+f+g+h)的周长。凹陷A和凹陷B都具有“m”的深度。
在电镀工艺的过程中的特定阶段，凹陷A的周长l1’给出为l1’＝(a’+b’+c’+d’)。此时凹陷A的深度给出为m1’。凹陷A的侧墙的面积将是l1’×m1’。在同一阶段，凹陷B的周长l2’给出为l2＝(e’+f’+g’+h’)。此时凹陷B的深度给出为m2’。凹陷B的侧墙的面积将是l2’×m2’。还对每一图案预先计算其他凹陷的侧墙的面积。对于每一图案，周长定义为(l1’，l2’，l3’，...)，深度定义为(m1’，m2’，m3’，...)，图案的数目定义为(p1’，p2’，p3’，...)。在此情况下，在该阶段要电镀的整个表面的实际面积S3给出为(l1’×m1’×p1’+l2’×m2’×p2’…+S2)。可以通过将实际面积S3除以衬底的表面区域S2来计算在该阶段表面积之比Sr。对电镀工艺的每个步骤重复该处理。通过这些过程，能够使电镀工艺的整个范围上有效电流密度均匀，且能够以期望的方式形成膜。
另外在其中电镀工艺以第二电流密度进行的第二电镀工艺中，在特定阶段可以考虑表面积之比Sr进行修正。该实施例的电镀工艺可以采用下面所示的任意过程。
(1)类似于如第一实施例和第二实施例中的，将第一电镀工艺重复多次，然后执行第二电镀工艺而不考虑表面积之比Sr；
(2)将第一电镀工艺重复多次，并且还以考虑表面积之比Sr而设置的第二电流密度执行第二电镀工艺；以及
(3)执行第一电镀工艺一次，并且还以考虑表面积之比Sr而设置的第二电流密度执行第二电镀工艺。
对于上面(2)和(3)的情况，可以通过基于第三表面积S3和第四表面积S4的表面积之比Sr＝S3/S4来修正第二基准电流密度而计算第二电流密度，该第三表面积包括在以导电材料填充在所有的多个凹陷中的不大于预定宽度的精细凹陷时的时间点，半导体衬底的整个表面上该多个凹陷的侧墙的面积，而第四表面积不包括该多个凹陷的侧墙的面积。
在该实施例中，通过与随着电镀工艺的进行而变化的表面积之比对应地精细地修正电流密度，能够以精确的方式控制膜厚和均匀性。
此外在该实施例中，类似于第一实施例中的，通过对于特定的掩模版向电镀装置一次设置用于电镀工艺的适当工艺时间，对于以相同掩模版形成的任意凹陷的电镀工艺可以基于该设置进行。
(第四实施例)
在该实施例中，将解释用于在第一至第三实施例中解释的电镀工艺的电镀装置的结构。
图6是示出在本发明的实施例中电镀装置结构的图。
电镀装置200包括电镀控制单元202和电镀单元208。电镀控制单元202包括计算单元204和数据存储器单元206。产品信息管理单元210参与确定用于每一产品的工艺条件和工艺结果的集中式管理。
电镀装置200从产品信息管理单元210获取要电镀的衬底的表面积之比Sr。数据存储器单元206存储用于表面积之比Sr是1的情况的电流值。计算单元204从数据存储器单元206读取出用于表面积之比Sr是1的情况下的电流值，并基于该电流值和从产品信息管理单元210获取的表面积之比Sr，计算适当的电流密度。电镀控制单元202将计算单元204计算的电流值输出到电镀单元208。电镀单元208以从电镀控制单元202输出的电流值执行电镀工艺。
对于使用这种电镀装置200的情况，对应于各个产品信息对电流密度修正是费时费力的，因为修正必须重复等同于产品类型的数目乘以镀层的数目的那么多次。因此优选采用这样的配置，即，通过该配置将预设的产品信息自动从产品信息管理单元210发送到电镀装置200。进一步优选的，作为结果自动地进行这种修正。
[实例]
在下面的实例和对比例中，对具有2.7的表面积之比Sr的半导体器件执行电镀工艺。将没有修正的晶片上的电流密度(第一基准电流密度)设置为4.2mA/cm2，在电镀工艺之前的表面积之比Sr为2.7。
(实例)
第一电镀工艺：通过表面积之比Sr修正该第一基准电流密度，且将第一电流密度调节到4.2mA/cm2×2.7＝11.34mA/cm2。执行膜形成60秒。
第二电镀工艺：将第二电流密度调节到28mA/cm2。执行膜形成40秒。
(对比例)
第一电镀工艺：直接施加第一基准电流密度作为第一电流密度而不作修正，调节至4.2mA/cm2。执行膜形成60秒。
第二电镀工艺：将第二电流密度调节至28mA/cm2。执行膜形成40秒。
在完成电镀工艺之后将实例和对比例的半导体器件裂开，并测量镀膜的厚度。在实例中，发现向上并在凹陷之上的膜的过度厚度为20至100nm。另一方面，在对比例中，发现镀膜未完全填充凹陷，在某些凹陷中留下了空。设想这是因为由于未完成的第一电镀工艺，在精细凹陷被完全填充之前，电镀工艺就进行到了第二电镀工艺的阶段，在某些凹陷中留下了空。
在对比例中，没有进行基于表面积之比Sr的修正。结果，当晶片上的电流密度为4.2mA/cm2时，考虑了凹陷的侧墙面积的有效电流密度变得与将4.2mA/cm2除以2.7所得到的值(近似1.56mA/cm2)那么小。有效电流密度的减小成比例地降低了镀膜的厚度。为了补偿该减小，必须增加第一电镀工艺的工艺时间长于60秒。然而，由于恶化的升底性能，如果有效电流密度小于2mA/cm2，那么即使增加工艺时间，也不能解决填充中的失效。
已经参考实施例和实例描述了本发明。本领域技术人员将容易地理解，这些实施例和实例仅是示例性的，允许多种修改，并且这些修改及其组合也是在本发明的范围之内的。
显然，本发明不限于上述实施例，其可以修改和改变而不脱离本发明的范围和精神。
Claims (15)
1.一种制造半导体器件的方法，其具有利用导电材料填充设置于在衬底上形成的绝缘膜上的多个凹陷的电镀工艺，
其中所述电镀工艺包括：当以所述导电材料填充在所有所述多个凹陷中的不大于预定的宽度的精细凹陷时，以第一电流密度来进行电镀，所述第一电流密度是通过基于在所述衬底的整个表面上的第一表面积S1和在所述衬底的整个表面上的第二表面积S2的表面积之比Sr＝S1/S2来修正预定的第一基准电流密度而获得的，所述第一表面积包括在所述衬底的整个表面上的所述多个凹陷的侧墙的面积，而所述第二表面积不包括所述多个凹陷的所述侧墙的面积。
2.如权利要求1所述的制造半导体器件的方法，其中所述第一基准电流密度是基于所述第二表面积S2设置的；以及
所述第一电流密度是所述第一电流基准电流密度和所述表面积之比Sr的积。
3.如权利要求1所述的制造半导体器件的方法，
其中设置所述第一电流密度，以便使通过将所述第一电流密度除以所述表面积之比Sr而获得的有效电流密度落在预定的范围内。
4.如权利要求3所述的制造半导体器件的方法，
其中所述预定的范围大于等于2mA/cm2且小于等于6.5mA/cm2。
5.如权利要求3所述的制造半导体器件的方法，进一步包括：
通过预定的范围将所述表面积之比Sr分组，并为每一所述分组设置所述第一电流密度，
其中，在所述以所述第一电流密度执行电镀的步骤中，为包含所述分组的表面积之比Sr的所述分组设置所述第一电流密度。
6.如权利要求1所述的制造半导体器件的方法，
其中所述电镀工艺进一步包括，在以所述导电材料填充在所有所述多个凹陷中不大于所述预定宽度的所述精细凹陷之后，以不同于所述第一电流密度的第二电流密度进行电镀，以便以所述导电材料填充所述多个凹陷。
7.如权利要求6所述的制造半导体器件的方法，其中所述第一基准电流密度小于所述第二电流密度。
8.如权利要求6所述的制造半导体器件的方法，
其中所述第二电流密度是基于所述第二表面积S2设置的第二基准电流密度。
9.如权利要求6所述的制造半导体器件的方法，
其中所述第二电流密度是通过基于在所述衬底的整个表面上的第三表面积S3和在所述衬底的整个表面上的第四表面积S4的表面积之比Sr＝S3/S4，来修正基于所述第二表面积S2设置的第二基准电流密度而获得的，所述第三表面积包括在以所述导电材料填充在所有的所述多个凹陷中的不大于所述预定的宽度的所述精细凹陷时的时间点，所述衬底的整个表面上的所述多个凹陷的侧墙的面积，而所述第四表面积不包括所述多个凹陷的所述侧墙的面积。
10.如权利要求1所述的制造半导体器件的方法，
其中在以所述第一电流密度进行电镀中，考虑到所述第一表面积S1随所述电镀过程而变化，通过基于表面积之比Sr修正所述第一基准电流密度来获得所述第一电流密度，在电镀过程中的特定阶段，所述表面积之比Sr是通过将在所述阶段实现的所述第一表面积S1的值除以所述第二表面积S2而计算的。
11.如权利要求1所述的制造半导体器件的方法，
其中所述预定的宽度是0.3μm。
12.如权利要求1所述的制造半导体器件的方法，
进一步包括：在所述以所述第一电流密度进行电镀之前，判断是否所述表面积之比Sr落在预定的范围内，
其中当判定所述表面积之比Sr在所述预定的范围内，则允许所述的以所述第一电流密度进行电镀，而当判定所述表面积之比Sr在所述预定的范围外，则允许使用所述第一基准电流密度而不是使用所述第一电流密度，进行所述电镀。
13.如权利要求12所述的制造半导体器件的方法，
其中所述预定的范围是1.4或更大。
14.如权利要求1所述的制造半导体器件的方法，
其中随着表面积之比Sr变大，将所述第一电流密度设置得更大。
15.一种以导电材料填充被包含在半导体器件中且被提供于形成在衬底上的绝缘膜的多个凹陷的电镀装置，该装置包括：
数据存储器单元，其存储要施加到要电镀的所述半导体器件的第一基准电流密度；
计算单元，其获取在要电镀的所述半导体器件的所述衬底的整个表面上的第一表面积S1和所述整个表面上的第二表面积S2的表面积之比Sr＝S1/S2，所述第一表面积包括在所述整个表面上的所述多个凹陷的侧墙的面积，而所述第二表面积不包括所述多个凹陷的所述侧墙的面积，并通过基于所述表面积之比Sr修正所述第一基准电流密度来计算所述第一电流密度；以及
电镀单元，其以所述计算单元所计算的所述第一电流密度对要电镀的所述半导体器件进行电镀。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006204535A JP5000941B2 (ja) | 2006-07-27 | 2006-07-27 | 半導体装置の製造方法 |
| JP2006204535 | 2006-07-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101114590A true CN101114590A (zh) | 2008-01-30 |
| CN100550309C CN100550309C (zh) | 2009-10-14 |
Family
ID=38985053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2007101367840A Active CN100550309C (zh) | 2006-07-27 | 2007-07-27 | 制造半导体器件的方法以及电镀装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8038864B2 (zh) |
| JP (1) | JP5000941B2 (zh) |
| CN (1) | CN100550309C (zh) |
| TW (1) | TWI377644B (zh) |
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| WO2021175193A1 (zh) * | 2020-03-06 | 2021-09-10 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
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-
2006
- 2006-07-27 JP JP2006204535A patent/JP5000941B2/ja active Active
-
2007
- 2007-07-26 TW TW096127266A patent/TWI377644B/zh active
- 2007-07-27 US US11/829,129 patent/US8038864B2/en active Active
- 2007-07-27 CN CNB2007101367840A patent/CN100550309C/zh active Active
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| WO2021175193A1 (zh) * | 2020-03-06 | 2021-09-10 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5000941B2 (ja) | 2012-08-15 |
| TW200810021A (en) | 2008-02-16 |
| JP2008031506A (ja) | 2008-02-14 |
| TWI377644B (en) | 2012-11-21 |
| US8038864B2 (en) | 2011-10-18 |
| CN100550309C (zh) | 2009-10-14 |
| US20080023335A1 (en) | 2008-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: RENESAS ELECTRONICS CO., LTD. Free format text: FORMER OWNER: NEC CORP. Effective date: 20101123 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20101123 Address after: Kanagawa, Japan Patentee after: Renesas Electronics Corporation Address before: Kanagawa, Japan Patentee before: NEC Corp. |
|
| CP02 | Change in the address of a patent holder | ||
| CP02 | Change in the address of a patent holder |
Address after: Tokyo, Japan Patentee after: Renesas Electronics Corporation Address before: Kanagawa, Japan Patentee before: Renesas Electronics Corporation |