CN101038913A - 半导体集成电路器件 - Google Patents

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Abstract

根据本发明实施例的半导体集成电路器件包括：保护元件，形成在半导体衬底上；以及多个由绝缘层和金属线构成的配线层，绝缘层包括作为低介电常数膜的层，其中在多个配线层中，第二配线层中的金属线和第一配线层中的金属线从半导体衬底之上的另一区延伸到与保护元件电连接的区。

Description

半导体集成电路器件
技术领域
本发明涉及半导体集成电路器件，更具体地涉及一种具有多层配线结构的半导体集成电路器件，其中将低介电常数膜用作绝缘层。
背景技术
近年来，随着包括MOSFET(金属氧化物半导体场效应晶体管)的LSI(大规模集成电路MOSLSI)向着微细图案形成、多层线路和对MOSFET等元件的微细图案形成不断发展，提高存取速度的需要也持续增长。为了满足这种需求，将低电阻材料用于配线层，具有低介电常数的介电常数膜(低k膜)用作配线层之间的绝缘层。
图10和11示出了常规半导体集成电路器件的示例，其中将低介电常数膜用作绝缘层。图10和11示意性地示出了常规半导体集成电路器件的输入/输出焊盘和保护元件的结构。图10是常规半导体集成电路器件900的平面图。图11是图10的剖面图。
如图11所示，在常规半导体集成电路器件900中，保护元件951和输入/输出焊盘952形成在半导体衬底910上或之上。保护元件951具有扩散区911、扩散区912和栅电极913。保护元件951和输入/输出焊盘952电连接在一起。
N个配线层和N个绝缘层层叠在半导体衬底910的主表面上。如图11所示，金属线901到905形成在第一到第N配线层的每一个中，其中第一配线层是从半导体衬底的主表面开始的第一层。第N配线层是从主表面开始的第N层。
金属线905外露在半导体集成电路器件900的表面上，构成输入/输出焊盘952。位于输入/输出焊盘952之下的金属线(从金属线905到金属线901)通过多个插塞接触921电连接。
如图10所示，金属线901从输入/输出焊盘952的区延伸到保护元件951的区。金属线901进一步延伸到与扩散区911重叠。金属线901通过插塞接触922与扩散区911相连。与金属线901相分离的金属线901’形成在第一配线层中。金属线901’通过插塞接触922与扩散区912相连。
在常规半导体集成电路器件900中，例如，将第一到第N绝缘层中的任何一个均设置为低介电常数膜，以减小输入/输出焊盘与保护元件之间的配线电容。其中第一绝缘层是从半导体衬底的主表面开始的第一层。第N绝缘层是从半导体衬底的主表面开始的第N层。
图12A和12B示出了包括有低介电常数的绝缘层的常规半导体集成电路器件的另一示例。图12A和12B示意性地示出了常规半导体集成电路器件的电源线。图12A是常规半导体集成电路器件800的平面图。图12B是图12A的剖面图。
如图12A所示，半导体集成电路器件800包括电源(Vcc)线801和地(GND)线802。从半导体集成电路器件800的上面看来，Vcc线801和GND线802彼此平行地延伸。如图12B所示，Vcc线801和GND线802形成在相同配线层(第k配线层)中，彼此邻近。
然而，在常规半导体集成电路器件中，如果使用低介电常数膜，则出现多种问题(例如，见S.Voldman等所著的“High-CurrentCharacterization of Dual-Damascene Copper Interconnects In SiO2-andLow-k Interlevel Dielectrics for Advanced CMOS SemiconductorTechnologies”，IEEE International Reliability Physics Symposium，1999，144-153页；或日本待审专利公开No.2005-129902和No.2005-223245)。
S.Voldman等的文献描述了如果ESD(静电放电)电流流经由低介电常数膜的绝缘层包围的线路，则击穿强度(ESD耐压)变得比在绝缘层是SiO2膜的情况下的更低。
日本待审专利公开No.2005-129902公开了低介电常数膜的上线路与下线路之间的介电强度(TDDB：氧化膜的经时介电击穿)低于SiO2膜的上线路与下线路之间的介电强度。此外，日本待审专利公开No.2005-129902还公开了介电常数与抗TDDB寿命之间的关系。日本待审专利公开No.2005-223245描述了由于焊接时施加的应力或撞击，导致焊盘下面的低介电常数膜中发生裂缝的问题，作为在将低介电常数膜用于绝缘层的情况下与机械强度有关的问题。
如上所述，常规半导体集成电路器件的问题在于，如果将低介电常数膜用于绝缘层来实现高速操作，则击穿强度、介电强度和机械强度均降低。
S.Voldman等的文献以及日本待审专利公开No.2005-129902和No.2005-223245中的技术无法完全解决这些问题。例如，S.Voldman等的文献仅描述了低介电常数膜的Cu线宽度的设计规则。日本待审专利公开No.2005-129902公开了如何从制造工艺和结构方面提高TDDB寿命，但是未公开TDDB寿命的电场强度与布局之间的关系。日本待审专利公开No.2005-223245公开了形成在焊盘之下的ESD保护元件，但是未参考当ESD保护元件工作时流经该线路的电流与低介电常数膜的关系。
发明内容
根据本发明方案的半导体集成电路器件包括：焊盘；静电保护元件，与所述焊盘电连接；第一线路，与所述焊盘和所述静电保护元件电连接，并在所述焊盘之下的区与所述静电保护元件之上的区之间延伸；第二线路，与所述焊盘和所述静电保护元件电连接，设置在第一线路之上，并在所述焊盘之下的区与所述静电保护元件之上的区之间延伸；以及多个绝缘层，形成在第一线路之下、第一线路与第二线路之间、以及第二线路之上，所述绝缘层中的至少一个含有低介电常数膜。
根据所述半导体集成电路器件，使用低介电常数的绝缘膜以能够进行高速操作。此外，将第二线路设置在第一线路之上，并沿第一线路的相同方向延伸，从而改善ESD耐压。
根据本发明另一方案的半导体集成电路器件包括：多个绝缘层，形成在半导体衬底的主表面之上，并包括至少一个低介电常数绝缘层；以及多条线路，形成在所述半导体衬底的主表面之上，并包括第一线路和形成在第一线路之上的第二线路，其中第一线路和第二线路设置在夹在两个或更多个绝缘层之间的不同层中，从上面看来，第一线路和第二线路彼此不重叠，紧接第一线路之上的绝缘层或紧接第二线路之下的绝缘层具有高于所述低介电常数的介电常数。
根据所述半导体集成电路器件，将低介电常数用作绝缘层，以能够进行高速操作。此外，将第一线路和第二线路设置在夹在两个或更多个绝缘层之间的不同层中，从而改善TDDB寿命。
根据本发明另一方案的半导体集成电路器件包括：MOSFET，形成在半导体衬底的主表面上；多条线路，形成在所述半导体衬底的主表面之上，并包括形成在不同层中的第一线路和第二线路：以及多个绝缘层，形成在所述半导体衬底的主表面之上，包括至少一个低介电常数的绝缘层，其中第一线路形成在所述MOSFET的源极扩散区之上，并与所述源极扩散区电连接，第二线路形成在所述MOSFET的漏极扩散区之上，并与所述漏极扩散区电连接。
根据所述半导体集成电路器件，将低介电常数用作绝缘层，以能够进行高速操作。此外，将与所述MOSFET的扩散区相连的第一线路和第二线路形成在不同层中，从而改善TDDB寿命。
根据本发明，可以提供一种半导体集成电路器件，所述半导体集成电路器件能够进行高速操作，并改善金属线的ESD耐压、层间绝缘层的TDDB寿命和机械强度。
附图说明
本发明的上述和其他目的、优点和特征将从以下结合如图的描述中明显可见，附图中：
图1是根据本发明第一实施例的半导体集成电路器件的平面图；
图2是根据本发明第一实施例的半导体集成电路器件的剖面图；
图3是根据本发明第一实施例的半导体集成电路器件的剖面图；
图4是根据本发明第一实施例的半导体集成电路器件的剖面图；
图5A和5B是根据本发明第二实施例的半导体集成电路器件的平面图和剖面图；
图6是根据本发明第三实施例的半导体集成电路器件的平面图；
图7是根据本发明第三实施例的半导体集成电路器件的剖面图；
图8是根据本发明第三实施例的半导体集成电路器件的平面图；
图9是根据本发明第三实施例的半导体集成电路器件的剖面图；
图10是常规半导体集成电路器件的平面图；
图11是常规半导体集成电路器件的剖面图；以及
图12A和12B是常规半导体集成电路器件的平面图和剖面图。
具体实施方式
以下将参考示例性的实施例，对本发明进行描述。本领域的技术人员将理解，采用本发明的教义可以实现多种可选实施例，并且本发明不限于为说明目的而示出的实施例。
第一实施例
首先描述根据本发明第一实施例的半导体集成电路器件。低介电常数膜用于本实施例的半导体集成电路器件的绝缘层。在本实施例的半导体集成电路器件中，朝向保护元件延伸的金属线形成在多个配线层中。
以下参考图1和2，描述本实施例的半导体集成电路器件的配置。图1和2示出了半导体集成电路器件100的输入/输出焊盘和保护元件的结构。图1是半导体集成电路器件100的平面图，图2是图1所示半导体集成电路器件100的剖面图。
如图2所示，半导体集成电路器件100包括保护元件151和输入/输出焊盘152。保护元件151和输入/输出焊盘152形成在半导体衬底110的主表面上。此外，保护元件151和输入/输出焊盘152电连接。输入/输出焊盘152通过焊接等与外部配线电连接。即，输入/输出焊盘152是所谓的外部端子。
保护元件151是ESD保护元件。换言之，保护元件151保护半导体集成电路器件100不会被来自输入/输出焊盘152的ESD电流击穿。即，保护元件151是静电保护元件。从输入/输出焊盘152向保护元件151施加电源电势、地电势和输入/输出信号。
如图2所示，保护元件151具有MOSFET结构。保护元件151包括扩散区111、扩散区112和栅电极113。扩散区111和112形成在半导体衬底110的主表面上。栅电极113形成在扩散区111和112之间的半导体衬底110的主表面上。
半导体衬底110是P型半导体衬底或P型井。扩散区111和112是N+扩散区。此外，保护元件151不限于MOSFET。即，保护元件151可以是诸如二极管之类的半导体器件。
如图2所示，线路和绝缘层层叠在半导体衬底110的主表面上。这里，N条线路和N个绝缘层形成在半导体衬底110的主表面上。如图2所示，线路形成在绝缘层上。每条线路形成在通过CMP(化学机械抛光)工艺而平面化的绝缘层上。此外，每条线路是金属线。
形成在栅电极113上的第一到第N线路分别与金属线101到105相对应。此外，第一线路位于从半导体衬底的表面开始的第一位置(最下线路)。第N线路位于从半导体衬底的表面开始的第N位置。每条线路是在栅电极113的形成之后形成的。
金属线105形成在顶部配线层中，并外露在半导体集成电路器件100的表面上。则金属线105的外露部分用作输入/输出焊盘152。此外，可以在金属线105上形成用于输入/输出焊盘的附加配线层。
多个插塞接触121形成在输入/输出焊盘152之下。插塞接触121将金属线105与金属线101连接。包括有金属线105到金属线101的金属线通过插塞接触121电连接。
在本实施例中，从输入/输出焊盘152看来，多个插塞接触121形成栅格形。这可以减弱焊接或探测时的撞击，并防止裂缝发生。
如图1和2所示，金属线(下金属线)101从输入/输出焊盘152的区延伸到保护元件151的区。这里，金属线101延伸直到保护元件151的扩散区111之上的区。则金属线101通过插塞接触122与扩散区111连接。
此外，如图1和2所示，金属线101’形成在第一配线层中，远离金属线101。金属线101’与金属线101彼此分离。金属线101’通过插塞接触122与扩散区112连接。
在本实施例中，金属线(上金属线)102与金属线101类似，也从输入/输出焊盘152的区延伸到保护元件151的区。此外，金属线102形成在金属线101之上的配线层中。如图2所示，从半导体集成电路器件的剖面看来，金属线102实质上与金属线101相平行地朝着保护元件151延伸。换言之，金属线102和金属线101具有几乎相同的形状。此外，金属线102可以延伸直到扩散区112之上的部分，则金属线102和扩散区112可以电连接。
如图2所示，在保护元件151的扩散区111附近，金属线102和金属线101通过插塞接触121连接在一起。类似于形成在输入/输出焊盘152之下的插塞接触121，用于连接金属线101和金属线102的多个插塞接触121在保护元件151附近形成栅格形。
在半导体集成电路器件100中，将第一到第N绝缘层中的任何一个设置为低介电常数膜。因此，减小了配线间电容。此外，第一绝缘层位于从半导体衬底的表面开始的第一位置(最下绝缘层)。第N绝缘层位于从半导体衬底的表面开始的第N位置(最上绝缘层)。此外，这里所指的术语“低介电常数膜”表示介电常数低于SiO2膜的介电常数的绝缘层。例如，该膜由HSQ(Hydrogen silsequioxane(含氢硅氧烷))、含氟氧化硅(SiOF)、多孔聚合物等制成。
在本实施例中，紧接在半导体衬底110之上的第一绝缘层是SiO2膜(不是低介电常数膜)。金属线101与金属线102之间的第二绝缘层是低介电常数膜或SiO2膜。金属线102之上的所有绝缘层均是低介电常数膜。为了减小金属线之间的电容分量，希望从金属线102上的绝缘层(第三绝缘层)到最上的第N绝缘层中的至少1/2可以是低介电常数膜。
图1和2示出了金属线101和金属线102延伸直到保护元件151之上的区的示例。然而本发明不限于这种组合。优选地将第k(k是1到N-1)金属线和第m(m是2到N)金属线设置成实际上彼此平行，第k金属线之上或之下的层间绝缘膜中的至少一个是低介电常数膜，并且第m金属线之上或之下的层间绝缘膜中的至少一个是低介电常数膜。此外，第k金属线和第m金属线朝向保护元件151的扩散区111延伸，并通过插塞接触122与扩散区111连接。
例如，可以使用图3和4所示的结构。图3示出了第二配线层的金属线102和第(N-1)配线层的金属线104延伸直到保护元件151之上的区的示例。此外，金属线104和金属线102在保护元件151的扩散区111附近，通过插塞接触121连接。
在图3所示的示例中，金属线102之下的第二绝缘层是低介电常数膜或SiO2膜。金属线102和金属线104之间的绝缘层是低介电常数膜。金属线104之上的第N绝缘层是SiO2膜。
图4示出了第一配线层的金属线101、第二配线层的金属线102和第(N-1)配线层的金属线104三条金属线延伸直到保护元件151之上的区的示例。此外，金属线101和金属线102与金属线104在保护元件151的扩散区111附近，通过插塞接触121连接在一起。
在图4所示的示例中，金属线101和金属线102之间的第二绝缘层是低介电常数膜或SiO2膜。金属线102和金属线104之间的绝缘层是低介电常数膜。金属线104之上的第N绝缘层是SiO2膜。
这样，即使将低介电常数膜用作层间绝缘层，也形成彼此平行的两条金属线，以减小金属线的电流密度。如果ESD电流流动，则可以防止金属线被熔化。
此外，通过设置从输入/输出焊盘之下开始延伸的两条金属线，并设置形成栅格形的插塞接触，也改善了机械强度。
第二实施例
接下来，描述根据本发明第二实施例的半导体集成电路器件。低介电常数膜用于本实施例的半导体集成电路器件。此外，本实施例的半导体集成电路器件具有两条形成在不同配线层中的电源线。
以下参考图5A和5B，描述本实施例的半导体集成电路器件的配置。图5A和5B示出了半导体集成电路器件200的电源线的结构。图5A是半导体集成电路器件200的平面图。图5B是图5A中半导体集成电路器件200的剖面图。
半导体集成电路器件200具有用于提供电源电势的Vcc线201和用于提供地电势的GND线202。如图5A所示，从半导体集成电路器件200之上看来，Vcc线201和GND线202彼此平行地延伸。Vcc线201的长度(Vcc线201的延伸方向的长度)大于周边方框的长度。类似地，GND线202的长度(GND线202的延伸方向的长度)大于周边方框的长度。
在本实施例中，从半导体集成电路器件200的剖面看来，Vcc线201和GND线202形成在不同配线层中。即，Vcc线201是形成在第(k+3)配线层中的上金属线。GND线202是形成在第k配线层中的下金属线。Vcc线201和GND线202彼此相距两个或更多个绝缘层。此外，Vcc线201和GND线202之一可以是单线，该单线的电势在电源电势和地电势之间变化。
Vcc线201附近的第(k+2)绝缘层是低介电常数膜。GND线202附近的第(k+1)绝缘层是非低介电常数膜的SiO2膜。为了减小单线(未示出)的配线间电容，Vcc线201和GND线202之间的两个绝缘层中的至少一个是低介电常数膜，而另一个绝缘层不是低介电常数膜。
如上所述，包括两条金属线之一的绝缘层是低介电常数膜，而包围另一条金属线的绝缘层不是低介电常数膜，从而实现两条线路之间电场强度的降低。相应地，可以改善TDDB寿命。即，即使在使用低介电常数膜的半导体集成电路器件中，TDDB寿命也不会减小。
第三实施例
接下来，描述根据本发明第三实施例的半导体集成电路器件。在本实施例的半导体集成电路器件中，低介电常数膜用于绝缘层。此外，本实施例的半导体集成电路器件的特征在于，MOSFET的源极电势线和漏极电势线形成在不同配线层中。
以下参考图6和7，描述本实施例的半导体集成电路器件300的配置。图6和7示出了MOSFET和源极/漏极电势线的结构。图6是半导体集成电路器件300的平面图。图7是图6中半导体集成电路器件300的剖面图。
如图7所示，半导体集成电路器件300的包括MOSFET 320、MOSFET 330、漏极电势线301、源极电势线302和源极电势线303。MOSFET 320和330形成在半导体衬底310的主表面上。漏极电势线301与MOSFET 320的漏极区322和MOSFET 330的漏极区332连接。源极电势线302与MOSFET 320的源极区321连接。源极电势线303与MOSFET 330的源极区331连接。如图6所示，MOSFET的栅电极323和333排列成与PN结平面313平行。此外，图7示出了在扩散区中形成一个接触的示例。
半导体衬底310是P型半导体衬底。形成在半导体衬底310的主表面处的井311是N型井。形成在半导体衬底310的主表面处的井312是P型井。MOSFET 320是P型MOSFET。MOSFET 330是N型MOSFET。CMOS电路由MOSFET 320和330组成。MOSFET 320包括作为P+型扩散区的源极扩散区321、作为P+型扩散区的漏极扩散区322、以及栅电极323。类似地，MOSFET 330包括作为N+型扩散区的源极扩散区331、作为N+型扩散区的漏极扩散区332、以及栅电极333。
漏极电势线301形成在最下配线层的第一配线层中。漏极电势线301从MOSFET 320的漏极扩散区322之上的区延伸到MOSFET 330的漏极扩散区332之上的区。漏极电势线301通过插塞接触342与漏极扩散区322和漏极扩散区332连接。在MOSFET 320和330中，漏极电势线301连接在MOSFET 320的漏极与MOSFET 330的漏极之间，以发送CMOS电路的输出信号。
源极电势线302和源极电势线303形成在最上的第N配线层中，彼此远离。源极电势线302形成在MOSFET 320的源极扩散区321之上。此外，源极电势线302也形成在漏极扩散区322之上。则源极电势线302通过插塞接触341与源极扩散区321连接。
类似地，源极电势线303形成在MOSFET 330的源极扩散区331之上。此外，源极电势线302形成在漏极扩散区332之上。则源极电势线303通过插塞接触341与源极扩散区331连接。源极电势线302向源极扩散区321提供电源电势。源极电势线303是向源极扩散区321提供GND电势的GND线。
在本实施例中，从漏极电势线301之上的绝缘层(第二绝缘层)到最上的第N绝缘层的绝缘层之一是低介电常数膜。因此，可以减小源极电势线与漏极电势线之间的电容。
此外，在本实施例中，两条源极电势线(电源电势线/GND线)彼此远离地形成在最上配线层中。因为在两条源极电势线之间设置了预定距离，即使源极电势线形成在相同的配线层中，TDDB也决不会发生。此外，在本实施例中，源极电势线形成在最上配线层中，漏极电势线形成在最下配线层中，并这些线路之间设置了预定距离。因此，减小了源极电势线与漏极电势线之间的电场强度，并改善了抗TDDB性。
此外，MOSFET的栅电极的排列不限于以上描述。图8和9示出了与图6和7类似的半导体集成电路器件的示例。在图8所示示例中，MOSFET的栅电极323和333排列成与PN结平面313垂直。图8是半导体集成电路器件300的平面图，图9是图8的剖面图。此外，在图8和9中，用相同的参考数字表示与图6和7中相同的组件。
在本示例中，第一配线层的漏极电势线301与漏极扩散区322和漏极扩散区332连接。源极电势线302与源极扩散区321连接。源极电势线303与源极扩散区331连接。此外，源极电势线302和源极电势线303彼此远离地形成在第N配线层中。
相应地，类似于图6和7所示的示例，在源极电势线之间设置有预定距离。类似地，在彼此层叠的漏极电势线与源极电势线之间设置有预定距离。因此，TDDB决不会发生。源极电势线与漏极电势线的组合不限于图6到9中所示的。即，优选地沿垂直方向在层叠的两条线路之间设置预定距离。另外，两条线路可以按照与以上实施例的顺序相反的顺序层叠。
此外，可以用MISFET取代以上实施例的MOSFET。任何材料均可以用于线路。
此外，作为示例，可以在与配线层相同的高度上，将低介电常数膜设置在配线层的侧表面处，SiO2膜可以在低介电常数膜和配线层之上延伸。或者，可以在与配线层相同的高度上，将SiO2膜可以设置在配线层的侧表面处，并且低介电常数膜可以在SiO2膜和配线层之上延伸。
显然，本发明不限于以上实施例，在不背离本发明的范围和精神的前提下，可以对以上实施例进行修改和改变。

Claims (19)

1.一种半导体集成电路器件，包括：
焊盘；
静电保护元件，与所述焊盘电连接；
第一线路，与所述焊盘和所述静电保护元件电连接，并在所述焊盘之下的区与所述静电保护元件之上的区之间延伸；
第二线路，与所述焊盘和所述静电保护元件电连接，设置在第一线路之上，并在所述焊盘之下的区与所述静电保护元件之上的区之间延伸；以及
多个绝缘层，形成在第一线路之下、第一线路与第二线路之间、以及第二线路之上，所述绝缘层中的至少一个含有低介电常数膜。
2.根据权利要求1所述的半导体集成电路器件，其中当俯视时，第二线路与第一线路重叠。
3.根据权利要求2所述的半导体集成电路器件，其中当俯视时，第一线路的形状与第二线路的形状实质上相同。
4.根据权利要求1所述的半导体集成电路器件，其中第一线路和第二线路沿朝着所述静电保护元件之上的区的相同方向延伸。
5.根据权利要求1所述的半导体集成电路器件，其中所述静电保护元件是MOSFET，以及
第一线路和第二线路与所述MOSFET的扩散区连接。
6.根据权利要求2所述的半导体集成电路器件，其中紧接在所述半导体衬底的主表面之上形成的绝缘层具有高于所述低介电常数的介电常数。
7.根据权利要求6所述的半导体集成电路器件，其中第一线路形成为紧接在绝缘层之上，所述绝缘层直接形成在所述半导体衬底的主表面上。
8.根据权利要求2所述的半导体集成电路器件，其中所述静电保护元件在所述半导体衬底的表面上具有第一扩散区和第二扩散区，以及
第一线路和第二线路均与第一扩散区连接。
9.根据权利要求1所述的半导体集成电路器件，其中所述低介电常数低于二氧化硅的介电常数。
10.根据权利要求1所述的半导体集成电路器件，其中所述低介电常数的绝缘层形成在第二线路之上或第一线路与第二线路之间，并且所述多个绝缘层中不少于1/2是所述低介电常数的绝缘层。
11.一种半导体集成电路器件，包括：
多个绝缘层，形成在半导体衬底的主表面之上，并包括至少一个低介电常数的绝缘层；以及
多条线路，形成在所述半导体衬底的主表面之上，并包括第一线路和形成在第一线路之上的第二线路，其中
第一线路和第二线路设置在夹在两个或更多个绝缘层之间的不同层中，当俯视时，第一线路和第二线路彼此不重叠，
紧接第一线路之上的绝缘层或紧接第二线路之下的绝缘层具有高于所述低介电常数的介电常数。
12.根据权利要求11所述的半导体集成电路器件，其中当俯视时，第一线路和第二线路沿相同方向延伸。
13.根据权利要求12所述的半导体集成电路器件，其中在第一线路和第二线路延伸的方向上，第一线路和第二线路比周边电路块更长。
14.根据权利要求11所述的半导体集成电路器件，其中第一线路和第二线路之一是电源电势线，以及另一条是地电势线。
15.根据权利要求11所述的半导体集成电路器件，其中第一线路和第二线路之一是用于接收信号的信号线，其中所述信号具有在电源电势与地电势之间变化的电势，另一条线路是地电势线、电源电势线或用于接收相位与所述信号相反的信号的信号线。
16.一种半导体集成电路器件，包括：
MOSFET，形成在半导体衬底的主表面上；
多条线路，形成在所述半导体衬底的主表面之上，并包括形成在不同层中的第一线路和第二线路；以及
多个绝缘层，形成在所述半导体衬底的主表面之上，包括至少一个低介电常数的绝缘层，
其中第一线路形成在所述MOSFET的源极扩散区之上，并与所述源极扩散区电连接，第二线路形成在所述MOSFET的漏极扩散区之上，并与所述漏极扩散区电连接。
17.根据权利要求16所述的半导体集成电路器件，其中在所述多条线路中，将第一线路设置为最下线路或最上线路。
18.根据权利要求17所述的半导体集成电路器件，其中第一线路与电源电势或地电势连接。
19.根据权利要求16所述的半导体集成电路器件，其中所述低介电常数低于二氧化硅的介电常数。
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