CN1519925A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的目标是提供一种包含阻挡膜的半导体器件及其制造方法，其中，该阻挡膜带有对层间绝缘膜的高蚀刻选择比例、良好的防Cu扩散功能、低介电常数和对Cu互连的优良的粘附性。放置在互连或通孔栓塞与其上面的层间绝缘膜之间的阻挡膜(例如，第二阻挡膜6)被制作成具有分层结构，该结构由含有硅和碳(优选地，硅、碳和氮)且拥有不同碳含量的多个膜构成，并且，确切地，拥有低碳含量的低碳浓度膜6a被设为其下层而拥有高碳含量的高碳浓度膜6b被设为其上层，从而通过设置低碳浓度膜6a能够切实提供有效的防Cu扩散的能力、高蚀刻选择比例和对Cu互连的良好的粘附性，而通过设置高碳浓度膜6b能够充分降低整体介电常数。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，更具体地说，涉及一种包含通过波形花纹方法而形成的多层互连的半导体器件及其制造方法。
背景技术
近几年，伴随着用于实现半导体器件的更高集成和更小的芯片尺寸技术的进展，已实现了互连的进一步微型化和多层互连的更广泛的应用，并且，作为形成多层互连结构的方法，被称为波形花纹工艺的方法已得到广泛应用，在波形花纹工艺中，通过用Cu填充互连沟槽或通孔并且之后采用CMP(化学机械抛光)方法对其进行平坦化的方式来形成互连或通孔栓塞。虽然这个波形花纹工艺确实使互连分布密集，但是，被互相靠近地放置的互连可能带来由于这些互连之间的寄生电容所导致的信号延迟的问题。为了克服这个信号延迟的问题，因此，降低互连电容是很重要的。
作为降低互连电容的方法，一种方法已得到大量的研究，在这种方法中，使用拥有低介电常数的材料作为层间绝缘膜，代替传统的SiO2基绝缘膜。现在，参考附图，对低介电常数膜作为层间绝缘膜的传统波形花纹工艺进行描述。图11和12是顺序地示出了传统波形花纹方法的步骤的示意性剖面图。
首先，如图11(a)所示，在衬底1上相继生长第一阻挡膜2和第一层间绝缘膜3之后，相继在第一层间绝缘膜3上涂敷抗反射膜和光致抗蚀剂层，然后，执行曝光和显影，以形成抗蚀图形(未在图中示出)，以这个抗蚀图形作为掩模，通过常见的干法刻蚀技术形成第一互连沟槽。接下来，在通过氧灰化方式除去抗蚀图形和抗反射膜之后，向其淀积第一阻挡金属4和Cu，然后，通过除去覆盖第一层间绝缘膜3的部分第一阻挡金属4和Cu，形成了下层互连5。
接下来，如图11(b)所示，在这个下层互连5上，相继生长用于防止Cu扩散并在通孔形成中作为蚀刻限位膜的SiCN第二阻挡膜6和由诸如SiOC、氢硅倍半氧烷(在下文中称为HSQ)或甲基硅倍半氧烷(在下文中称为MSQ)的低介电常数材料的膜所构成的第二层间绝缘膜7。在此之后，相继在第二层间绝缘膜7上面涂敷抗反射膜和光致抗蚀层，然后，执行曝光和显影，以形成用于形成通孔7a的抗蚀图形(未在图中示出)，并且以这个抗蚀图形作为掩模，通过常见的干法刻蚀技术对第二层间绝缘膜7进行蚀刻。接下来，在通过氧灰化方式除去抗蚀图形和抗反射膜之后，通过返回蚀刻对第二阻挡膜6进行蚀刻，以形成穿过第二层间绝缘膜7和第二阻挡膜6的通孔7a。
接下来，如图11(c)所示，向其淀积被用作互连材料的基础的第二阻挡金属8和Cu 9a，然后，如图11(d)所示，除去覆盖第二层间绝缘膜7的部分第二阻挡金属8和Cu 9a，从而形成了与下层互连5连接的通孔栓塞9。
在此之后，以与上述相同的方式，在其上面生长第三阻挡膜10和第三层间绝缘膜11，并且，使用常见的光刻和干法刻蚀技术来形成第二互连沟槽11a(参见图12(a))，然后，在淀积第三阻挡金属12和Cu 13a(参见图12(b))之后，通过CMP方法除去覆盖第三层间绝缘膜11的部分第三阻挡金属12和Cu 13a，以形成上层互连13(参见图12(c))。可以通过重复执行这些步骤来制造带有规定的多层互连结构的半导体器件。
在这种波形花纹工艺中，阻挡膜必须不仅具有防止下面的互连或通孔栓塞中的Cu扩散入其上面的层间绝缘膜中的功能，还具有当后来在上面的层间绝缘膜中形成通孔或互连的时候作为蚀刻限位膜的功能。例如，如果第二阻挡膜6不能有效地起到蚀刻限位膜的作用，则当在图11(b)的步骤中对第二层间绝缘膜7进行蚀刻时，没有被第二阻挡膜6限止的蚀刻继续进行，以至于暴露出下层互连5，因而，在用于除去抗蚀图形的氧灰化中，下层互连5的表面可能被氧化，且可能导致下层互连5和通孔栓塞9之间的错误连接。为了克服上述问题，阻挡膜必须为其上面的层间绝缘膜提供高蚀刻选择比例，从这个观点上看，通常采用诸如SiC、SiN或SiCN的材料。
进而，至于用SiN淀积阻挡膜，在公开号为9150/2002的日本未决专利申请中提出了一个问题：当SiN的淀积温度大约为400℃时，Cu变得更加易于聚集且Cu表面的同一性可能下降，同时会升高衬底温度。用于抑制Cu聚集的方法之一显然是把淀积温度设定得较低，但是如果淀积温度设定得低，则SiN膜可能会变为低密度的绝缘膜，其不能为SiO2等的层间绝缘膜提供有效的蚀刻选择比例。因此，在上述的公开中，公开了阻挡膜(防Cu扩散绝缘膜)被制成具有分层结构，该结构由通过CVD(化学汽相淀积)方法在低于350℃的低温度下生长的第一绝缘膜和通过CVD方法在包括350℃到450℃在内的范围内的高温度下生长的第二绝缘膜所构成，在这种结构中，通过使互连一侧上的膜的淀积温度为低温度来抑制Cu聚集，而通过使层间绝缘膜一侧上的膜的淀积温度为高温度来防止蚀刻选择比例下降。
进而，当低介电常数膜被用作层间绝缘膜时，也需要降低阻挡膜的介电常数，使得可以降低互连之间的寄生电容。SiN基阻挡膜的介电常数相当大，并且当SiOF等的含氟膜被用作下面的层间绝缘膜且这个膜被进行等离子体蚀刻时，SiN基膜可能会受到在该蚀刻中所产生的氟原子团的损坏。同时，SiC基阻挡膜可能具有优良的蚀刻选择比例和大约为5的低介电常数的优点，但也具有不充分的防Cu扩散能力的缺点。因此，在公开号为83869/2002的日本未决专利申请中公开了一种结构，在该结构中，在设置有沟槽或孔且拥有低介电常数的层间绝缘膜(第一绝缘层)上，形成有其主要组成组分为Si、C和N的第二绝缘层，其中，C原子个数与Si原子个数的比例设为0.2到0.8且N原子个数与Si原子个数的比例设为0.15到1.0；进而，在公开号为83870/2002的日本未决专利申请中公开了另一种结构，其中第二绝缘层包含1021～1022(cm-3)的含碳-氢键的基团(CHn基团)，从而可以同时获得低介电常数和高蚀刻选择比例。
然而，在公开号为9150/2002的日本未决专利申请中所描述的技术中，只有防Cu扩散和作为蚀刻限位膜的功能被认为是阻挡膜必要的功能，而介电常数根本没有得到考虑。结果，即使使用低介电常数膜作为层间绝缘膜，阻挡膜也可能会使整体介电常数变大，因此互连电容不能被有效降低的问题可能仍然存在。
进而，在公开号为83869/2002的日本未决专利申请和公开号为83870/2002的日本未决专利申请中，描述了在每种结构中设在层间绝缘膜上面且作为蚀刻限位膜的SiCN基绝缘膜能够向其下面的层间绝缘膜提供高蚀刻选择比例、低介电常数以及使金属扩散变低的优良功能。但是，在SiCN基绝缘膜的情况中，当其C含量变得较高时，蚀刻选择比例则下降，但当其C含量变得较低时，其介电常数则升高，因此不能实现降低互连电容。事实上，在这些公开中所描述的结构不能同时增大蚀刻选择比例和降低介电常数。
进而，对于阻挡膜，其除了具有上述的功能外，还必须具有对作为互连材料的Cu的优良的粘附性。除非Cu和阻挡膜之间的粘附保持良好，否则互连表面上的Cu原子会变得容易移动，造成了电迁移阻力下降的问题。但是，在上述的公开中，Cu和阻挡膜之间的粘附性根本没有得到考虑。
简言之，在Cu互连是通过CMP方法而形成的波形花纹方法中，形成在Cu互连与其上面的层间绝缘膜之间的阻挡膜满足下面的四个要求很重要；即：1.对层间绝缘膜的蚀刻选择比例必须高；2.必须有效防止Cu扩散；3.介电常数必须低；以及4.它必须很好地粘附至Cu互连，并且对能够满足所有这些要求的阻挡膜的新提议一直是大家所等待的。
考虑到上述问题，本发明的主要目标是提供一种包含阻挡膜的半导体器件及其制造方法，其中，该阻挡膜带有对层间绝缘膜的高蚀刻选择比例、良好的防Cu扩散功能、低介电常数和对Cu互连的优良的粘附性。
发明内容
因此，本发明提供了一种配备有通过波形花纹方法形成的互连或通孔栓塞的半导体器件；其包含这样一种结构：由含硅和碳且拥有不同碳含量的多个分层膜所构成的阻挡膜被放置在所述互连或所述通孔栓塞与作为层间绝缘膜的其上层之间。
进而，本发明提供了一种配备有通过波形花纹方法形成的互连或通孔栓塞的半导体器件；其包含这样一种结构：由含硅、碳和氮且拥有不同碳含量的多个分层膜所构成的阻挡膜被放置在所述互连或所述通孔栓塞与作为层间绝缘膜的其上层之间。
进而，在本发明中，所述阻挡膜可以包含在所述互连或所述通孔栓塞侧上的拥有低碳含量的低碳浓度膜和在所述层间绝缘膜一侧上的高碳浓度膜，该高碳浓度膜的碳含量大于所述低碳浓度膜的，并且优选地，在所述阻挡膜的红外吸收光谱中，当在810cm-1邻近处拥有峰值和在1250cm-1邻近处拥有峰值的红外吸收带的红外吸收区域分别由l1和l2表示时，对于所述阻挡膜中的所述低碳浓度膜的l2/l1值约为0.004到0.0067，对于所述阻挡膜中的所述高碳浓度膜的l2/l1值约为0.0067到0.014。
进而，在本发明中，从蚀刻选择性的观点来看，如果形成在所述阻挡膜上的所述层间绝缘膜是主要组成组分是硅、碳和氮的低介电常数膜，则最为有效。
进而，本发明提供了一种制造其互连或通孔栓塞通过波形花纹方法而形成的半导体器件的方法，其包含步骤：在所述互连或所述通孔栓塞与作为层间绝缘膜的其上层之间淀积阻挡膜，该阻挡膜由包含硅和碳且拥有不同碳含量的多个分层膜所构成。
进而，本发明提供了一种制造其互连或通孔栓塞通过波形花纹方法而形成的半导体器件的方法，其包含步骤：在所述互连或所述通孔栓塞与作为层间绝缘膜的其上层之间淀积阻挡膜，该阻挡膜由包含硅、碳和氮且拥有不同碳含量的多个分层膜所构成。
进而，本发明提供了一种制造半导体器件的方法，其至少包含步骤：在形成有互连或通孔栓塞的衬底上形成阻挡膜，其中，至少以这个顺序放置含硅、碳和氮且拥有低碳含量的低碳浓度膜和含硅、碳和氮且拥有比所述低碳浓度膜高的碳含量的高碳浓度膜；在所述阻挡膜上形成其主要组成组分为硅、碳和氧的层间绝缘膜；以形成在所述层间绝缘膜上的抗蚀图形作为掩模和以所述低碳浓度膜作为蚀刻限位膜，执行干法刻蚀，从而除去了所述层间绝缘膜和所述高碳浓度膜；通过使用含氧气体的灰化方式除去所述抗蚀图形；通过返回蚀刻除去所述低碳浓度膜，以形成通孔或互连沟槽；以及用阻挡金属和互连材料填充所述通孔或所述互连沟槽，从而形成了通孔栓塞或互连。
进而，本发明提供了一种制造半导体器件的方法，其至少包含步骤：在形成有第一互连的衬底上形成第一阻挡膜，其中，至少以这个顺序放置含硅、碳和氮且拥有低碳含量的低碳浓度膜和含硅、碳和氮且拥有比所述低碳浓度膜高的碳含量的高碳浓度膜；在所述第一阻挡膜上形成第一层间绝缘膜、第二阻挡膜和第二层间绝缘膜，任何这些膜的主要组成组分为硅、碳和氧；以形成在所述第二层间绝缘膜上的第一抗蚀图形作为掩模和以所述低碳浓度膜作为蚀刻限位膜，执行干法刻蚀，从而除去了所述第二层间绝缘膜、所述第二阻挡膜、所述第一层间绝缘膜和所述高碳浓度膜；通过使用含氧气体的灰化方式除去所述第一抗蚀图形；以形成在所述第二层间绝缘膜上的第二抗蚀图形作为掩模和以所述第二阻挡膜作为蚀刻限位膜，执行干法刻蚀，从而除去了所述第二层间绝缘膜；通过使用含氧气体的灰化方式除去所述第二抗蚀图形；通过返回蚀刻除去所述低碳浓度膜，以形成包含通孔的互连沟槽；以及用阻挡金属和互连材料填充所述互连沟槽，从而形成了第二互连。
进而，在本发明中，优选地，使用等离子体CVD方法，通过改变源气体压强的方式，在同一腔内不间断地整体形成所述阻挡膜或所述第一阻挡膜，且三甲基硅烷、四甲基硅烷和三甲基乙烯基硅烷中的一种可以被用于所述源气体。特别当使用SiCN基材料时，优选地，通过使用利用三甲基硅烷、NH3和He的源气体的等离子体CVD方法，在大约330到530Pa的气体压强下生长所述低碳浓度膜，而在大约530到730Pa的气体压强下生长所述高碳浓度膜。
如上所述，在本发明中，放置在互连或通孔栓塞与其上面的层间绝缘膜之间的阻挡膜被制作成具有分层结构，该结构由拥有不同碳含量的多个膜构成；并且，确切地，拥有低碳含量的低碳浓度膜被设为其下层而拥有高碳含量的高碳浓度膜被设为其上层，从而通过设置低碳浓度膜能够切实提供有效防Cu扩散的能力、高蚀刻选择比例和对Cu互连的良好的粘附性，而通过设置高碳浓度膜能够充分降低整体介电常数，因此可以满足对阻挡膜的所有要求。
附图说明
图1是示出了根据本发明的第一示例，包含阻挡膜的半导体器件的结构的示意性剖面图。
图2是示出了根据本发明的第一示例，包含阻挡膜的半导体器件的制造方法(单波形花纹工艺)的步骤的示意性剖面图。
图3是示出了根据本发明的第一示例，包含阻挡膜的半导体器件的制造方法(单波形花纹工艺)的进一步步骤的示意性剖面图。
图4是示出了根据本发明的第一示例，包含阻挡膜的半导体器件的制造方法(单波形花纹工艺)的进一步步骤的示意性剖面图。
图5是均示出了根据本发明的第一示例，包含阻挡膜的半导体器件的另一结构的一对示意性剖面图。
图6是示出了低碳浓度膜和高碳浓度膜的化学组成的图表。
图7是示出了对于具有第一示例的分层结构的阻挡膜以及只由低碳浓度膜构成和只由高碳浓度膜构成的阻挡膜的通孔栓塞链的成品率的图表。
图8是示出了对于具有第一示例的分层结构的阻挡膜以及只由低碳浓度膜构成和只由高碳浓度膜构成的阻挡膜的EM寿命的图表。
图9是示出了根据本发明的第二示例，包含阻挡膜的半导体器件的制造方法(双波形花纹工艺)的步骤的一系列示意性剖面图。
图10是示出了根据本发明的第二示例，包含阻挡膜的半导体器件的制造方法(双波形花纹工艺)的进一步步骤的一系列示意性剖面图。
图11是示出了半导体器件的传统制造方法的步骤的一系列示意性剖面图。
图12是示出了半导体器件的传统制造方法的进一步步骤的一系列示意性剖面图。
具体实施方式
如在现有技术中所描述，为了降低多层互连中的互连之间的电容，用于层间绝缘膜的SiOC、HSQ、MSQ等的低介电常数膜的使用已变得很广泛，且对于将放置在互连或通孔栓塞与其上面的层间绝缘膜之间的阻挡膜，同时满足下面的四个要求很重要，即：防止Cu扩散；使对层间绝缘膜的蚀刻选择比例高；使介电常数低以及很好地粘附至互连或通孔栓塞。
但是，在SiCN基阻挡膜拥有由在低温下生长的第一绝缘膜和在高温下生长第二绝缘膜构成的分层结构的传统示例(公开号为9150/2002的日本未决专利申请)中，膜的介电常数和粘附性都没有得到考虑，而在SiCN基阻挡膜中C原子个数与Si原子个数的比例和N原子个数与Si原子个数的比例分别设置为0.2～0.8和0.15～1.0的另一传统示例(公开号为83869/2002的日本未决专利申请)，以及在SiCN基阻挡膜包含1021～1022(cm-3)的含碳-氢键的基团的另一传统示例(公开号为83870/2002的日本未决专利申请)中，粘附性没有得到考虑，因此，这些结构都不能满足上面的四个要求。
本发明人注意到，在其组成组分至少包含硅和碳的SiC基或SiCN基绝缘膜中，碳含量与蚀刻选择比例、防Cu扩散能力、介电常数和对Cu的粘附性具有密切的关系，并且从对这些关系的试验上发现，介电常数随着阻挡膜中的碳含量的升高而降低，而蚀刻选择性、防Cu扩散能力和对Cu的粘附性随着其碳含量的降低而升高。
根据上面的试验结果，如图1所示，放置在互连或通孔栓塞与其上面的层间绝缘膜之间的阻挡膜(在附图中，放置在下层互连5与由SiOC等的低介电常数膜所构成的第二层间绝缘膜7之间的第二阻挡膜6)被制作成具有由多层具有不同碳含量的膜构成的分层结构(在附图中，由拥有低碳含量的低碳浓度膜6a和拥有高碳含量的高碳浓度膜6b所构成的双层结构)；从而确定低碳浓度膜6a的存在能够实现高蚀刻选择性、有效的防Cu扩散能力和对Cu的优良的粘附性，而高碳浓度膜的存在能够实现降低第二阻挡膜6的整体介电常数。
为了进一步示出本发明的上述实施例，下面将参考附图对本发明的示例进行详细描述。
示例1
首先，参考图2至8，对根据本发明的第一示例的半导体器件及其制造方法进行描述。图2至图4是顺序示出了包含本发明的阻挡膜的半导体器件的制造方法的步骤的示意性剖面图，为了附图的示出方便，它们被分成三组图。进而，图5是均示出了根据本发明的阻挡膜的另一结构的一对示意性剖面图，图6至8是解释本发明的阻挡膜所具有的效果的图表。
参考图2-4，下面对包含本发明的阻挡膜的半导体器件的制造方法进行描述。虽然下面对本示例的描述只针对单波形花纹工艺，并且在本文中在其里面形成通孔的第二层间绝缘膜是低介电常数膜且放置在下层互连与第二层间绝缘膜之间的第二阻挡膜带有由拥有不同碳含量的膜构成的分层结构，本发明并不限定于下面描述的示例且可以应用于各种经改制的实施例。例如，对于任何给定的层间绝缘膜，可以采用低介电常数膜，并且虽然本发明的分层结构必须应用于至少一个阻挡膜上，但是对于均具有分层结构的阻挡膜的个数并没有最高的限制。进而，虽然以Cu作为互连材料并且通过CMP方法形成互连或通孔栓塞对本发明进行了描述，但是，本发明显然可以应用于Cu合金、钨等被用作互连材料并且通过返回蚀刻方法形成互连或通孔栓的任何方法中。
首先，如图2(a)所示，在形成有例如MOS(金属氧化物半导体)晶体管这样的元件的衬底1中，通过CVD方法、等离子体CVD方法等相继形成第一阻挡膜2和第一层间绝缘膜3，并且向其涂敷用于在曝光中抑制反射的厚度约为50nm的抗反射膜14和厚度约为600nm的化学增强抗蚀层，通过KrF光刻方式进行曝光和显影，以形成用于形成第一互连沟槽3a的抗蚀图形15a。用于第一阻挡膜2和第一层间绝缘膜3的材料可以适当地从SiO2、SiN、SiON、SiC、SiCN等的组中选择，只要这两种材料的组合能够提供良好的蚀刻选择比例。
接下来，如图2(b)所示，通过常见的干法刻蚀技术对第一层间绝缘膜3进行蚀刻之后，通过氧等离子体灰化除去抗蚀图形15a和抗反射膜14a，然后通过返回蚀刻对第一阻挡膜2进行蚀刻，从而形成了穿过第一层间绝缘膜3和第一阻挡膜2的第一互连沟槽3a。
接下来，如图2(c)所示，使用溅射方法向其淀积大约20nm厚的第一阻挡金属，以形成Ti、TiN、Ta、TaN、WN等的单层膜或者从上述膜的组中选择的两层或多层膜组成的分层膜，然后，为了帮助将作为互连材料的Cu的镀生长，形成大约100nm厚的Cu籽晶金属(未在图中示出)。此后，在通过电镀方法形成大约600nm厚的Cu 5a以用Cu 5a填充第一互连沟槽3a的内部之后，通过CMP方法除去Cu 5a和第一阻挡金属4位于第一层间绝缘膜3上面的部分，从而在第一层间绝缘膜3中形成下层互连5。
接下来，如图2(e)所示，使用CVD方法、等离子体CVD方法等，形成大约20到80nm厚且其组成组分包括硅和碳的SiC基或SiCN基材料的第二阻挡膜6。这个第二阻挡膜6必须能够向将形成在其上面的第二层间绝缘膜7提供高蚀刻选择比例，切实防止Cu扩散出下层互连5而进入第二层间绝缘膜7，提供低到能够降低下层互连5与上层互连13之间的互连电容的介电常数并且很好地粘附至下层互连5。为了实现此目的，在形成拥有低碳含量的低碳浓度膜6a之后，同一腔内整体地形成拥有高碳含量的高碳浓度膜，且通过设置低碳浓度膜6a确保了令人满意的蚀刻选择比例、防Cu扩散和对下层互连的粘附性，并且通过设置高碳浓度膜6b致使有效降低介电常数。
对于SiCN基第二阻挡膜的制造方法，例如，使用平行板型等离子体CVD装置并且以大约100～200sccm(标准立方厘米/分钟)、大约250～400sccm和大约250～400sccm的流速分别供给作为源气体的三甲基硅烷(3MS)、NH3和He，可以在衬底温度是大约300℃～350℃和功率是大约250～400瓦的条件下进行淀积。
当三甲基硅烷、NH3和He的混合气体被用作源气体时，形成了包含诸如Si-CH3键、Si-CH2键、Si-C键、Si-N键、Si-H键等的各种组分的第二阻挡膜6，并且通过气体压强的变化可以改变Si-CH3键的个数与Si-C键的个数的比例，因此，也可以改变含在第二阻挡膜6中的碳浓度。例如，当腔中的气体压强设置为大约2.5～4.0Torr(大约330～530Pa)时，则形成低碳浓度膜6a，并且当气体压强设置为大约4.0～5.5Torr(大约530～730Pa)时，则形成高碳浓度膜6b。
分别在上述气体压强下生长的低碳浓度膜6a和高碳浓度膜6b中包含的Si-CH3键的个数与Si-C键的个数的比例如图6所示。图6表示低碳浓度膜6a中的Si-CH3/Si-C比例大约是0.005，而高碳浓度膜6b中的比例大约是0.0125，因此，高碳浓度膜6b中的Si-CH3键的比例高于低碳浓度膜6a中的Si-CH3键的比例。
进而，低碳浓度膜6a和高碳浓度膜6b的膜组合可以通过FTIR(傅立叶变换红外)光谱法检查。确切地，Si-CH3键在1250cm-1邻近处拥有峰值，而Si-C键在810cm-1邻近处拥有峰值。当从1300到1220cm-1的吸收带的周围区域由l2表示且从1220到600cm-1的吸收带的周围区域由l1表示时，所获得的比例如下所述。对于低碳浓度膜6a，l2/l1＝0.004～0.0067，而对于高碳浓度膜6b，l2/l1＝0.0067～0.014，因此，高碳浓度膜6b中的Si-CH3键的比例高于低碳浓度膜6a中的Si-CH3键的比例。
在此，低碳浓度膜6a和高碳浓度膜6b的碳含量和膜厚度根据将形成在其上面的层间绝缘膜的蚀刻选择比例和互连之间的电容可接受值等而适当地设置，且它们的值没有特别受限制。进而，虽然低碳浓度膜6a和高碳浓度膜6b在附图中彼此截然不同，但是，实际上如果第二阻挡膜6的顶部和底部拥有不同的碳含量，则符合要求，并且甚至第二阻挡膜6可以具有碳含量沿着膜厚度的方向(沿着图中的垂直方向)逐渐变化的结构。
接下来，如图3(a)所示，在第二阻挡膜6上，通过CVD方法、等离子体CVD方法、涂敷方法等形成大约150～300nm厚的第二层间绝缘膜7。例如，当采用SiOC作为第二层间绝缘膜7时，可以采用的制造方法为：使用平行板型等离子体CVD装置并且分别以约500～1500sccm、约300～500sccm和约150～400sccm的流速供给三甲基硅烷(3MS)、O2和H2作为源气体，并且可以在衬底温度是大约330～400℃和功率是大约600～750 W的条件下进行淀积。进而，当采用非SiO2的材料作为第二层间绝缘膜7时，可以在其上面形成大约50～200nm厚的SiO2膜作为硬掩模(硬掩模膜16)。在此，对于第二层间绝缘膜7无需使用低介电常数膜，但是当使用SiOC、HSQ、MSQ等或者任何这种经过增加多孔性处理的膜时，本发明的阻挡膜的效果会变得非常明显。
在此之后，在第二层间绝缘膜(或者封盖绝缘膜16)上生长大约50nm厚的用于在曝光中抑制反射的抗反射膜14b之后，向其涂敷大约600nm厚的用于形成通孔图形的化学增强抗蚀层，并且通过KrF光刻进行曝光和显影，以形成抗蚀图形15a。随后，以低碳浓度膜6a作为蚀刻限位膜，通过常见的干法刻蚀技术相继对抗反射膜14b、第二层间绝缘膜10和高碳浓度膜6b进行蚀刻，如图3(b)所示。
在此之后，在通过氧等离子体灰化除去抗蚀图形15a和抗反射膜14b之后，通过返回蚀刻对低碳浓度膜6a进行蚀刻，如图3(c)所示，从而形成了穿过第二层间绝缘膜10、高碳浓度膜6b和低碳浓度膜6a的通孔7。
现在，在半导体器件的传统制造方法中，由于在第二层间绝缘膜(SiOC)7与第二阻挡膜6之间所获得的蚀刻选择比例是不足够的，所以下层互连5在对第二层间绝缘膜7进行干法刻蚀的时候可能会暴露出来，并且除此之外，第二阻挡膜6中的有机组分可能在氧灰化中变成CO2气体而消除，因此下层互连5在氧灰化的步骤中可能被氧化，导致了下层互连5与要形成在下层互连5上的通孔栓塞9之间的错误连接。特别是在使用SiOC等的低介电常数膜作为第二层间绝缘膜7时，低介电常数膜自身会受到氧等离子体的损坏，为了克服这个问题，施加偏置电压，使得在灰化中为等离子体提供方向性。但是，这会使第二阻挡膜6更易于受到蚀刻，并且上述的问题变得更加严重。
与此相反，在本示例的第二阻挡膜6的结构中，形成了作为下层的低碳浓度膜，且第二层间绝缘膜7与低碳浓度膜6a的蚀刻选择比例足够高，此外，其碳含量低且抵抗氧灰化的能力高。这使得用于形成通孔7a的干法刻蚀能够确保在低碳浓度膜6a上受到限止，因此，能够防止暴露下层互连5和在灰化步骤中有效地抑制下层互连5被氧化。
进而，由于低碳浓度膜6a具有良好的防Cu扩散能力以及优良的对Cu互连的粘附性，能够切实防止由于Cu原子的运动而导致的电迁移。此外，由于设为上层的高碳浓度膜6b具有低介电常数(在本示例的制造条件的情况中，其介电常数大约是4.3～3.5)，能够降低整个第二阻挡膜2的介电常数，甚至当使用拥有低介电常数的层间绝缘膜时，也能够使互连之间的电容很低。
接下来，如图3(d)所示，在除去硬掩模16之后，形成大约20nm厚的诸如Ti、TiN、Ta、TaN或WN的第二阻挡金属的膜8，以改善粘附性，然后，形成大约100nm厚的Cu籽晶金属膜(未在图中示出)。在此之后，在通过镀方法形成大约600nm厚且将被用作互连材料的Cu 9a以填充通孔7a的内部之后，通过CMP方法对Cu 9a和第二阻挡金属8的多余部分进行抛光，使得其表面可以平坦化，如图3(e)所示，从而形成了与下层互连5连接的通孔栓塞9。
在此之后，如图4(a)至4(c)所示，在第三层间绝缘膜11中形成第二互连沟槽11，并且通过用Cu填充其内部的方式，形成了与通孔栓塞9连接的上层互连13。通过执行上述的步骤一定的次数，可以形成具有波形花纹结构的规定的多层互连。
为了检查如上述所形成的半导体器件的效果，进行了下述的试验。首先，制造其中形成有50nm厚的高碳含量的高碳浓度膜6b单独作为第二阻挡膜6的样品、其中以与本示例相同的方式形成有10nm厚的低碳含量的低碳浓度膜6a以及40nm厚的高碳含量的高碳浓度膜6b分别作为第二阻挡膜6的上层和下层的样品、以及其中形成有50nm厚的低碳含量的低碳浓度膜6a单独作为第二阻挡膜6的样品，并且对这些样品的通孔栓塞链进行电阻的测量。这些测量的结果如图7所示。
图7是示出了通孔栓塞链(互连由通孔栓塞串连链接的路径)的成品率的图表。可从图7看出，只使用高碳浓度膜6b(在附图的右侧)的样品的栓塞链的成品率比具有双层结构(在附图的中间)的本示例的样品和只使用低碳浓度膜6a(在附图的左侧)的样品低，这证明：由于只使用高碳浓度膜6b的样品的阻挡膜不能充分起到蚀刻限位膜的作用并且Cu互连的表面在后来的灰化中被氧化，所以在通孔栓塞与互连之间的连接部分中变得易于出现错误连接。这清楚地表示：通过把碳含量低的膜作为阻挡膜的一部分，可以改善阻挡膜作为蚀刻限位膜的功能。
进而，使用上述三种类型的样品(WNO.4、WNO.6和WNO.7)，进行对电迁移(EM)阻力的测量。结果在图8中示出。图8是示出了EM寿命的图表，其中，横轴为晶片标准，纵轴绘出T50(换言之，MTF(平均故障时间))。可从图8清楚地看出，只使用高碳浓度膜6b的样品(WNO.4)的T50短，而具有双层结构的本示例的样品(WNO.6)和只使用低碳浓度膜6a的样品(WNO.7)的T50都长。这清楚地证明：通过在Cu互连侧设置低碳浓度膜6a，提高了对Cu的粘附性并有效防止了Cu扩散，因此能够获得具有高度可靠性的半导体器件。
上述试验结果表示：当阻挡膜只由拥有高碳含量的高碳浓度膜6b构成时，由于对层间绝缘膜的蚀刻选择比例不够，互连表面在氧灰化步骤中被氧化且容易出现互连与通孔栓塞之间的错误连接，并且除此之外，互连与阻挡膜之间不足的粘附性使EM阻力下降。与此相反，利用拥有低碳含量的低碳浓度膜6a作为阻挡膜的一部分(特别在互连侧上)的本示例的结构，提高了蚀刻选择比例，因而，抑制了互连表面的氧化，这致使通孔栓塞的电阻下降、通孔栓塞链的成品率升高以及对互连的粘附性的改善和EM寿命的变长。此外，由于利用本示例的结构可以获得等同于只使用拥有低碳含量的低碳浓度膜6a的样品(WNO.4)的效果，显然可以把低碳浓度膜6a设置为阻挡膜的一部分。同时，如果阻挡膜只由低碳浓度膜6a构成，则介电常数会变得非常高。因此，显然只有本示例的分层结构能够同时满足四个要求，即：高蚀刻选择比例，高防扩散能力，足够低的介电常数和有效改善的粘附性。
在上面的描述中，第二阻挡膜6具有低碳浓度膜6a形成为下层(在下层互连5侧上)和高碳浓度膜6b形成为上层(在第二层间绝缘膜7侧上)的结构，但是，代替这种结构，如图5(a)所示，高碳浓度膜6b和低碳浓度膜6a能够分别形成为下层和上层。在这种情况中，与下层互连5接触的部分是高碳浓度膜6b，因此不能改善对Cu的粘附性，但是以相同的方式获得了防Cu扩散、降低整体第二阻挡膜6的介电常数和作为第二层间绝缘膜7的蚀刻限位膜的效果。进而，也可以拥有在作为下层的低碳浓度膜6a(或高碳浓度膜6b)和作为上层的高碳浓度膜6b(或低碳浓度膜6a)之间放置第三膜6c(它可以是碳含量介于其它两个膜之间的膜或者碳含量高于高碳浓度膜6b的膜(碳含量低于低碳浓度膜6a的膜)或者甚至它可以是拥有另一组分或结构的膜)的结构，如图5(b)所示。
进而，虽然在上面的描述中使用3MS(三甲基硅烷)来制造SiCN膜，使用4MS(四甲基硅烷)或TMVS(三甲基乙烯基硅烷)也能够提供相同的效果。特别是当使用拥有大分子质量的TMVS时，介电常数相对于使用3MS的情况大约降低了0.5。进而，在此使用SiCN的双层结构作为第二阻挡膜6的结构，也可以代替使用SiC/SiCN(SiC上层和SiCN下层)或SiCN/SiC。
示例2
接下来，参考图9至10，对根据本发明的第二示例的半导体器件及其制造方法进行描述。图9至10是顺序示出了根据第二示例的半导体器件的制造方法的步骤的示意性剖面图，为了附图的示出方便，它们被分成两组图。在本示例中，具有本发明的分层结构的阻挡膜被应用于通孔第一双波形花纹工艺中，除此之外，结构、制造方法和其它部分与第一示例相同。其特殊步骤如下所描述。
首先，以与第一示例相同的方式，在形成有诸如MOS晶体管这样的元件的衬底1上，相继形成第一阻挡膜2和第一层间绝缘膜3，并且以形成在其上面的抗蚀图形15a作为掩模，对第一层间绝缘膜3进行蚀刻，并且在通过氧等离子体灰化除去抗蚀图形15a和抗反射膜14a之后，通过返回蚀刻方式对第一阻挡膜2进行蚀刻，从而形成了第一互连沟槽3a。接下来，向其淀积第一阻挡金属4，以形成Ti、TiN、Ta、TaN、WN等的单层膜或者由从上述膜的组中选择的两层或多层膜所构成的分层膜，然后，在其上面形成Cu籽晶金属(未在图中示出)。在通过电镀方法形成Cu 5a以用Cu 5a填充第一互连沟槽3a的内部之后，通过CMP方法除去Cu 5a和阻挡金属4的多余部分，从而在第一层间绝缘膜3中形成了下层互连5(参见图9(a)至(d))。
接下来，如图9(e)所示，使用三甲基硅烷、NH3和He作为源气体，在与第一示例中的气体流速、气体压强、衬底温度和功率相同的条件下，通过等离子体CVD方法形成20～80nm厚的由低碳浓度膜6a和高碳浓度膜6b所构成的第二阻挡膜6。
接下来，如图10(a)所示，使用三甲基硅烷、NH3和He作为源气体，在与第一示例中的气体流速、衬底温度和功率相同的条件下，通过等离子体CVD方法在第二阻挡膜6上形成150～300nm厚的由SiOC所构成的第二层间绝缘膜10，然后，形成第二层间绝缘膜7、第三阻挡膜10和第三层间绝缘膜11。在此之后，在第三层间绝缘膜11上形成用于形成通孔7的抗蚀图形(未在图中示出)，并且以低碳浓度膜6a作为蚀刻限位膜，通过常见的干法刻蚀技术相继对抗反射膜、第三层间绝缘膜11、第三阻挡膜10、第二层间绝缘膜7和高碳浓度膜6b进行蚀刻。
接下来，在通过氧等离子体灰化除去抗蚀图形和抗反射膜之后，在其上面形成用于形成第二互连沟槽11a的抗蚀图形(未在图中示出)，如图10(b)所示，然后以第三阻挡膜10作为蚀刻限位膜，通过常见的干法刻蚀技术相继对抗反射膜、第三层间绝缘膜11进行蚀刻。在此之后，在通过氧等离子体灰化除去抗蚀图形和抗反射膜之后，通过返回蚀刻对低碳浓度膜6a进行蚀刻，从而形成了与通孔7a连接使它们成为一体的第二互连沟槽11a。
接下来，如图10(c)所示，在形成诸如Ti、TiN、Ta、TaN或WN的第三阻挡金属12的膜和Cu的籽晶金属(未在图中示出)之后，通过电镀方法形成Cu 13a的膜，以用Cu 13a填充通孔7a和第二互连沟槽11a的内部，通过CMP方法除去Cu 13a和第三阻挡金属12的多余部分，如图10(d)所示，从而形成了与下层互连5连接的上层互连13。在此之后，通过重复执行上述步骤，可以形成具有波形花纹结构的规定的多层互连。
在这种方法中，第二层间绝缘膜7与低碳浓度膜6a的蚀刻选择比例也足够高，此外，抵抗氧灰化的能力也高。这使得用于形成通孔7a的干法刻蚀确保在低碳浓度膜6a上受到限止，因此，能够防止暴露下层互连5和在灰化步骤中有效抑制下层互连5被氧化。进而，由于低碳浓度膜6a具有良好的防Cu扩散能力以及优良的对Cu互连的粘附性，因此可以提高EM阻力。此外，由于设为上层的高碳浓度膜6b拥有低介电常数，能够有效降低整体第二阻挡膜2的介电常数，并且甚至当使用拥有低介电常数的层间绝缘膜时，能够使互连之间的电容保持很低。
虽然第二示例描述的是作为双波形花纹工艺的一种形式的通孔第一双波形花纹工艺，但是本发明可以类似地应用于通过在第二层间绝缘膜7上形成硬掩模来形成互连沟槽的双硬掩模工艺或者任何其它形式的双波形花纹工艺中。进而，在上述各个示例中，分层结构中的阻挡膜被描述为其主要组分为硅、碳和氮的SiC基或SiCN基阻挡膜，但是本发明并不限定于上述的示例且可以应用于使用其蚀刻选择比例、对Cu互连的粘附性和介电常数能够根据其内部碳含量的变化而变化的材料的任何阻挡膜。
如上所述，根据本发明的半导体器件及其制造方法具有下述的效果。
本发明的第一效果是能够克服以下三个问题：设于下面的层中的互连或通孔栓塞当在位于其上面的层间绝缘膜中形成通孔或互连沟槽时可能通过干法刻蚀而暴露，且其表面可能在后来的灰化中受到氧化，降低了通孔栓塞连接的可靠性；由于层间绝缘膜与互连之间的低粘附性和其不足的防Cu扩散能力而导致电迁移阻力下降；以及阻挡膜致使互连之间的电容升高。
原因在于：形成在互连或通孔栓塞与其上面的层间绝缘膜(特别是低介电常数绝缘膜)之间的SiC基或SiCN基阻挡膜具有由拥有不同碳浓度的多个膜组成的分层结构(优选地，由作为下层的低碳浓度膜和作为上层的高碳浓度膜所构成的双层结构)，从而通过设置低碳浓度膜能够增加层间绝缘膜与低碳浓度膜的蚀刻选择比例并提高其对Cu互连或通孔栓塞的粘附性以及有效防止Cu扩散，而通过设置高碳浓度膜能够降低整体介电常数。
进而，本发明的第二效果允许形成能够提供上述效果的阻挡膜而不会使制造方法的步骤变得过度复杂。
原因在于：具有分层结构的阻挡膜不是通过使用具有不同组成组分的膜来形成，而只是通过改变其内的碳含量的方式来形成具有不同特性但由相同组成组分所制成的膜，这能够通过改变同一腔内的源气体的压强来实现，因此不会使制造阻挡膜的步骤变得复杂。

Claims (14)

1.一种配备有通过波形花纹方法形成的互连或通孔栓塞的半导体器件，其包含
这样一种结构：由含硅和碳且拥有不同碳含量的多个分层膜所构成的阻挡膜被放置在所述互连或所述通孔栓塞与作为层间绝缘膜的其上层之间。
2.一种配备有通过波形花纹方法形成的互连或通孔栓塞的半导体器件，其包含
这样一种结构：由含硅、碳和氮且拥有不同碳含量的多个分层膜所构成的阻挡膜被放置在所述互连或所述通孔栓塞与作为层间绝缘膜的其上层之间。
3.如权利要求1或2所述的半导体器件，其中所述阻挡膜包含：在所述互连或所述通孔栓塞侧上且拥有低碳含量的低碳浓度膜，在所述层间绝缘膜侧上且碳含量高于所述低碳浓度膜的碳含量的高碳浓度膜。
4.如权利要求3所述的半导体器件，其中，在所述阻挡膜的红外吸收光谱中，当在810cm-1邻近处拥有峰值和在1250cm-1邻近处拥有峰值的红外吸收带的红外吸收区域分别由11和12表示时，
对于所述阻挡膜中的所述低碳浓度膜的12/11值约为0.004～0.0067，以及对于所述阻挡膜中的所述高碳浓度膜的12/11值约为0.0067～0.014。
5.如权利要求1至4所述的半导体器件，其中，形成在所述阻挡膜上的所述层间绝缘膜由其主要组成组分是硅、碳和氮的绝缘膜构成。
6.一种制造其互连或通孔栓塞通过波形花纹方法而形成的半导体器件的方法，其包含步骤：
在所述互连或所述通孔栓塞与作为层间绝缘膜的其上层之间淀积由含硅和碳且拥有不同碳含量的多个分层膜所构成的阻挡膜。
7.一种制造其互连或通孔栓塞通过波形花纹方法而形成的半导体器件的方法；其包含步骤：
在所述互连或所述通孔栓塞与作为层间绝缘膜的其上层之间淀积由含硅、碳和氮且拥有不同碳含量的多个分层膜所构成的阻挡膜。
8.如权利要求6或7所述的制造半导体器件的方法，其中，在所述互连或所述通孔栓塞侧上形成拥有低碳含量的低碳浓度膜，然后，在所述层间绝缘膜侧上形成碳含量高于所述低碳浓度膜的碳含量的高碳浓度膜。
9.如权利要求6至8中的任一项所述的制造半导体器件的方法，其中，放在所述阻挡膜上的所述层间绝缘膜由其主要组成组分是硅、碳和氧的绝缘膜形成。
10.一种制造半导体器件的方法，其至少包含步骤：
在形成有互连或通孔栓塞的衬底上形成阻挡膜，其中，至少以这个顺序放置含硅、碳和氮且拥有低碳含量的低碳浓度膜和含硅、碳和氮且拥有比所述低碳浓度膜高的碳含量的高碳浓度膜；
在所述阻挡膜上形成其主要组成组分为硅、碳和氧的层间绝缘膜；
以形成在所述层间绝缘膜上的抗蚀图形作为掩模和以所述低碳浓度膜作为蚀刻限位膜，执行干法刻蚀，从而除去所述层间绝缘膜和所述高碳浓度膜；
通过使用含氧的气体的灰化方式除去所述抗蚀图形；
通过返回蚀刻除去所述低碳浓度膜，以形成通孔或互连沟槽；以及
用阻挡金属和互连材料填充所述通孔或所述互连沟槽，从而形成通孔栓塞或互连。
11.一种制造半导体器件的方法，其至少包含步骤：
在形成有第一互连的衬底上形成第一阻挡膜，其中，至少以这个顺序放置含硅、碳和氮且拥有低碳含量的低碳浓度膜和含硅、碳和氮且拥有比所述低碳浓度膜高的碳含量的高碳浓度膜；
在所述第一阻挡膜上形成第一层间绝缘膜、第二阻挡膜和第二层间绝缘膜，任何这些膜的主要组成组分为硅、碳和氧；
以形成在所述第二层间绝缘膜上的第一抗蚀图形作为掩模和以所述低碳浓度膜作为蚀刻限位膜，执行干法刻蚀，从而除去所述第二层间绝缘膜、所述第二阻挡膜、所述第一层间绝缘膜和所述高碳浓度膜；
通过使用含氧的气体的灰化方式除去所述第一抗蚀图形；
以形成在所述第二层间绝缘膜上的第二抗蚀图形作为掩模和以所述第二阻挡膜作为蚀刻限位膜，执行干法刻蚀，从而除去所述第二层间绝缘膜；
通过使用含氧的气体的灰化方式除去所述第二抗蚀图形；
通过返回蚀刻除去所述低碳浓度膜，以形成包含通孔的互连沟槽；以及
用阻挡金属和互连材料填充所述互连沟槽，从而形成第二互连。
12.如权利要求6至11中的任一项所述的制造半导体器件的方法，其中，使用等离子体化学汽相淀积方法，通过改变源气体压强的方式，在同一腔内不间断地形成所述阻挡膜或所述第一阻挡膜。
13.如权利要求12所述的制造半导体器件的方法，其中，三甲基硅烷、四甲基硅烷和三甲基乙烯基硅烷中的一种被用作所述源气体。
14.如权利要求8、10和11中的任一项所述的制造半导体器件的方法，其中，通过使用利用三甲基硅烷、NH3和He的源气体的等离子体化学汽相淀积方法，在大约330～530Pa的气体压强下生长所述低碳浓度膜，而在大约530～730Pa的气体压强下生长所述高碳浓度膜。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100411165C (zh) * 2004-12-27 2008-08-13 台湾积体电路制造股份有限公司 集成电路及其制造方法
CN100411137C (zh) * 2005-03-11 2008-08-13 恩益禧电子股份有限公司 半导体装置及其制造方法
CN101017808B (zh) * 2006-02-06 2010-06-16 恩益禧电子股份有限公司 半导体器件及其制造方法
CN101312161B (zh) * 2007-05-21 2010-12-01 国际商业机器公司 电子结构及其制造方法
CN102110639A (zh) * 2009-12-23 2011-06-29 中芯国际集成电路制造(上海)有限公司 制作扩散阻挡层的方法
CN102142450A (zh) * 2007-02-23 2011-08-03 佳能株式会社 光电转换装置的制造方法
CN1881577B (zh) * 2005-06-15 2011-09-28 瑞萨电子株式会社 半导体器件及其制造方法
CN102468218A (zh) * 2010-10-29 2012-05-23 中芯国际集成电路制造(北京)有限公司 形成双镶嵌结构的方法、半导体器件
CN102760689A (zh) * 2011-04-29 2012-10-31 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN102881632A (zh) * 2011-07-13 2013-01-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN107887254A (zh) * 2016-09-30 2018-04-06 台湾积体电路制造股份有限公司 用于半导体制造的改进的介电膜
CN110660729A (zh) * 2018-06-29 2020-01-07 台湾积体电路制造股份有限公司 半导体装置的形成方法
CN115775768A (zh) * 2023-02-13 2023-03-10 长鑫存储技术有限公司 半导体结构及其制作方法

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE602004021219D1 (de) 2003-10-01 2009-07-09 Ricoh Uk Products Ltd Tonerherstellungsverfahren, Entwickler, Tonerbehälter, Prozesskartusche, Bilderzeugungsapparat und Bildherstellungsverfahren
US20060009038A1 (en) * 2004-07-12 2006-01-12 International Business Machines Corporation Processing for overcoming extreme topography
WO2007020684A1 (ja) * 2005-08-15 2007-02-22 Renesas Technology Corp. 半導体集積回路装置およびその製造方法
JP4675258B2 (ja) * 2006-02-22 2011-04-20 富士通セミコンダクター株式会社 半導体装置の製造方法および半導体装置
JP2007305739A (ja) * 2006-05-10 2007-11-22 Nec Electronics Corp 半導体装置
US8563431B2 (en) * 2006-08-25 2013-10-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7459388B2 (en) 2006-09-06 2008-12-02 Samsung Electronics Co., Ltd. Methods of forming dual-damascene interconnect structures using adhesion layers having high internal compressive stresses
KR100900231B1 (ko) * 2007-06-21 2009-06-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2009088269A (ja) * 2007-09-28 2009-04-23 Toshiba Corp 半導体装置、およびその製造方法
US7456030B1 (en) * 2007-10-11 2008-11-25 National Semiconductor Corporation Electroforming technique for the formation of high frequency performance ferromagnetic films
JP4675393B2 (ja) * 2008-05-12 2011-04-20 パナソニック株式会社 半導体装置および半導体装置の製造方法
JP5530118B2 (ja) * 2009-04-08 2014-06-25 東京エレクトロン株式会社 酸化マンガン膜の形成方法、半導体装置の製造方法および半導体装置
US7928570B2 (en) * 2009-04-16 2011-04-19 International Business Machines Corporation Interconnect structure
US20100282758A1 (en) * 2009-05-08 2010-11-11 Gm Global Technology Operations, Inc. Interlocking Hollow Tanks
KR100937953B1 (ko) * 2009-07-02 2010-01-21 주식회사 아토 반도체 소자 및 그 제조 방법
US8349746B2 (en) * 2010-02-23 2013-01-08 Applied Materials, Inc. Microelectronic structure including a low k dielectric and a method of controlling carbon distribution in the structure
JP5408116B2 (ja) * 2010-12-17 2014-02-05 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5755471B2 (ja) * 2011-03-10 2015-07-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8525339B2 (en) 2011-07-27 2013-09-03 International Business Machines Corporation Hybrid copper interconnect structure and method of fabricating same
US8754508B2 (en) * 2012-08-29 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure to increase resistance to electromigration
US9312203B2 (en) 2013-01-02 2016-04-12 Globalfoundries Inc. Dual damascene structure with liner
JP6037914B2 (ja) * 2013-03-29 2016-12-07 富士フイルム株式会社 保護膜のエッチング方法およびテンプレートの製造方法
EP3067920B1 (en) * 2013-11-08 2021-01-13 Renesas Electronics Corporation Semiconductor device
JP6318433B2 (ja) * 2013-11-28 2018-05-09 大陽日酸株式会社 シリコン窒化膜の形成方法及びシリコン窒化膜
US10163644B2 (en) * 2014-02-07 2018-12-25 Taiwan Semiconductor Manufacturing Company Interconnect structure including a conductive feature and a barrier layer on sidewalls and a bottom surface of the conductive feature and method of forming the same
KR102161793B1 (ko) * 2014-07-18 2020-10-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN105336673A (zh) * 2014-07-28 2016-02-17 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
US9437484B2 (en) 2014-10-17 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Etch stop layer in integrated circuits
US9576852B2 (en) * 2015-06-26 2017-02-21 GlobalFoundries, Inc. Integrated circuits with self aligned contacts and methods of manufacturing the same
KR102521554B1 (ko) * 2015-12-07 2023-04-13 삼성전자주식회사 배선 구조물, 배선 구조물 설계 방법, 및 배선 구조물 형성 방법
KR102356754B1 (ko) 2017-08-02 2022-01-27 삼성전자주식회사 반도체 장치
US10510657B2 (en) 2017-09-26 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with interconnecting structure and method for manufacturing the same
KR102606765B1 (ko) * 2018-02-07 2023-11-27 삼성전자주식회사 비아 플러그를 갖는 반도체 소자 및 그 형성 방법
US10741442B2 (en) 2018-05-31 2020-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer formation for conductive feature
KR102580659B1 (ko) * 2018-10-01 2023-09-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20210137276A (ko) * 2020-05-07 2021-11-17 삼성전자주식회사 반도체 소자
US20220108917A1 (en) * 2020-10-06 2022-04-07 Applied Materials, Inc. Low resistance and high reliability metallization module

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6227151B1 (en) * 1997-08-01 2001-05-08 Ford Global Technologies, Inc. Gasoline internal combustion engine
US6436824B1 (en) * 1999-07-02 2002-08-20 Chartered Semiconductor Manufacturing Ltd. Low dielectric constant materials for copper damascene
US6337151B1 (en) * 1999-08-18 2002-01-08 International Business Machines Corporation Graded composition diffusion barriers for chip wiring applications
US6593653B2 (en) * 1999-09-30 2003-07-15 Novellus Systems, Inc. Low leakage current silicon carbonitride prepared using methane, ammonia and silane for copper diffusion barrier, etchstop and passivation applications
US6784485B1 (en) * 2000-02-11 2004-08-31 International Business Machines Corporation Diffusion barrier layer and semiconductor device containing same
US6417092B1 (en) * 2000-04-05 2002-07-09 Novellus Systems, Inc. Low dielectric constant etch stop films
JP4425432B2 (ja) 2000-06-20 2010-03-03 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2002083870A (ja) 2000-09-11 2002-03-22 Tokyo Electron Ltd 半導体装置及びその製造方法
JP4484345B2 (ja) 2000-09-11 2010-06-16 東京エレクトロン株式会社 半導体装置及びその製造方法
US6350675B1 (en) * 2000-10-12 2002-02-26 Chartered Semiconductor Manufacturing Ltd. Integration of silicon-rich material in the self-aligned via approach of dual damascene interconnects
US6768200B2 (en) * 2000-10-25 2004-07-27 International Business Machines Corporation Ultralow dielectric constant material as an intralevel or interlevel dielectric in a semiconductor device
US7091137B2 (en) * 2001-12-14 2006-08-15 Applied Materials Bi-layer approach for a hermetic low dielectric constant layer for barrier applications
US20030134499A1 (en) * 2002-01-15 2003-07-17 International Business Machines Corporation Bilayer HDP CVD / PE CVD cap in advanced BEOL interconnect structures and method thereof
US6656840B2 (en) * 2002-04-29 2003-12-02 Applied Materials Inc. Method for forming silicon containing layers on a substrate
US6917108B2 (en) * 2002-11-14 2005-07-12 International Business Machines Corporation Reliable low-k interconnect structure with hybrid dielectric

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100411165C (zh) * 2004-12-27 2008-08-13 台湾积体电路制造股份有限公司 集成电路及其制造方法
CN100411137C (zh) * 2005-03-11 2008-08-13 恩益禧电子股份有限公司 半导体装置及其制造方法
CN1881577B (zh) * 2005-06-15 2011-09-28 瑞萨电子株式会社 半导体器件及其制造方法
CN101017808B (zh) * 2006-02-06 2010-06-16 恩益禧电子股份有限公司 半导体器件及其制造方法
CN102142450A (zh) * 2007-02-23 2011-08-03 佳能株式会社 光电转换装置的制造方法
CN101312161B (zh) * 2007-05-21 2010-12-01 国际商业机器公司 电子结构及其制造方法
US8198734B2 (en) 2007-05-21 2012-06-12 International Business Machines Corporation Silicon-on-insulator structures for through via in silicon carriers
CN102110639B (zh) * 2009-12-23 2013-12-04 中芯国际集成电路制造(上海)有限公司 制作扩散阻挡层的方法
CN102110639A (zh) * 2009-12-23 2011-06-29 中芯国际集成电路制造(上海)有限公司 制作扩散阻挡层的方法
CN102468218A (zh) * 2010-10-29 2012-05-23 中芯国际集成电路制造(北京)有限公司 形成双镶嵌结构的方法、半导体器件
CN102468218B (zh) * 2010-10-29 2014-07-02 中芯国际集成电路制造(北京)有限公司 形成双镶嵌结构的方法、半导体器件
CN102760689B (zh) * 2011-04-29 2015-03-04 中芯国际集成电路制造(上海)有限公司 半导体器件制造方法
US8722533B2 (en) 2011-04-29 2014-05-13 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor device and manufacturing method thereof
CN102760689A (zh) * 2011-04-29 2012-10-31 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN102881632A (zh) * 2011-07-13 2013-01-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN102881632B (zh) * 2011-07-13 2014-12-17 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN107887254A (zh) * 2016-09-30 2018-04-06 台湾积体电路制造股份有限公司 用于半导体制造的改进的介电膜
CN107887254B (zh) * 2016-09-30 2021-08-03 台湾积体电路制造股份有限公司 用于半导体制造的改进的介电膜
CN110660729A (zh) * 2018-06-29 2020-01-07 台湾积体电路制造股份有限公司 半导体装置的形成方法
CN110660729B (zh) * 2018-06-29 2022-05-13 台湾积体电路制造股份有限公司 半导体装置的形成方法
CN115775768A (zh) * 2023-02-13 2023-03-10 长鑫存储技术有限公司 半导体结构及其制作方法

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Publication number Publication date
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