KR100937953B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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권영수
박소연
최영철
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주식회사 아토
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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판 상에 유전 상수가 다른 적어도 2중 구조의 식각 정지막을 형성하는 단계와, 식각 정지막 상에 층간 절연막을 형성한 후 층간 절연막 및 식각 정지막의 일 영역을 식각하여 개구부를 형성하는 단계와, 개구부가 매립되도록 금속 배선을 형성하는 단계를 포함한다.
유전 상수가 다른 적어도 2중 구조의 식각 정지막을 형성하면 식각 정지막 전체의 막질을 향상시킬 수 있어 누설 전류를 방지할 수 있고, 식각 정지막 전체의 유전 상수를 줄일 수 있어 신호 지연 등의 배선 특성 저하를 방지할 수 있다.
다마신, 식각 정지막, 유전 상수, 불순물, 신호 지연, 누설 전류

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 적어도 2중 구조의 식각 정지막을 형성함으로써 식각 정지막 전체의 유전율을 줄일 수 있고 배선의 특성 저하를 방지할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 고속화 및 고집적화에 따라 근래에는 금속 배선의 미세화 및 다층화가 이루어지고 있다. 또한, 신호 지연(RC Signal Delay)을 감소시키기 위하여 배선 재료로 구리를 이용하고, 절연층 재료로 유전 상수(k)가 낮은 물질을 이용하고 있다. 그리고, 디자인 룰(Design Rule) 감소에 따른 금속 패터닝(metal patterning)의 어려움 등으로 인하여 배선 형성 공정에서 금속 식각 및 절연층 갭 충전 공정을 실시하지 않는 다마신(Damascene) 공정이 개발되었다.
다마신 공정은 소정의 구조가 형성된 기판 상에 식각 정지막 및 층간 절연막을 형성한 후 식각 정지막이 노출될 때까지 층간 절연막의 소정 영역을 식각하고 노출된 식각 정지막을 식각하여 홀 또는 트렌치를 형성한다. 이후 홀 또는 트렌치에 금속층을 매립하여 금속 배선을 형성한다. 이때, 식각 정지막은 층간 절연막과 식각률이 차이나는 물질로 형성하는데, 층간 절연막으로 실리콘 산화막 계열의 물질을 이용하는 경우 예를들어 실리콘 질화막(SiN) 등을 이용하여 단일 구조로 형성한다.
한편, 층간 절연막은 신호 지연에 의한 배선 특성의 저하를 방지하기 위해 유전 상수가 낮은 물질로 형성한다. 그런데, 식각 정지막으로 이용되는 실리콘 질화막은 막질이 우수하여 누설 전류 등이 발생되지 않지만, 유전 상수가 약 7 정도로서 층간 절연막과 유전 상수의 차이가 크게 난다. 따라서, 다마신 구조의 유전율을 증가시켜 신호가 지연되는 등 배선 특성을 저하시키는 문제점이 있다.
이러한 실리콘 질화막의 문제점으로 인해 식각 정지막으로 실리콘 질화막보다 유전 상수가 낮은 실리콘 탄화질화막(SiCN)을 이용하기도 한다. 실리콘 탄화질화막은 유전 상수가 약 5 정도로서 실리콘 질화막보다 유전 상수가 낮아 다마신 구조의 유전율을 실리콘 질화막을 형성하는 경우보다 줄일 수 있다. 그러나, 실리콘 탄화질화막은 막질이 좋지 않아 누설 전류가 발생되는 문제점이 있다.
본 발명은 유전 상수가 다른 적어도 2중 구조의 식각 정지막을 형성함으로써 식각 정지막 전체의 막질을 향상시키고 유전율을 줄일 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 유전 상수가 다른 적어도 2중 구조의 식각 정지막을 인시투로 형성하는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 유전 상수가 다른 적어도 2개의 층을 교대로 적층하여 다중 구조의 식각 정지막을 인시투로 형성하는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명의 일 양태에 따른 반도체 소자는 반도체 기판 상에 유전 상수가 다른 적어도 2개의 층이 적층 형성된 식각 정지막; 상기 식각 정지막 상에 형성된 층간 절연막; 상기 층간 절연막 및 식각 정지막의 소정 영역이 제거된 개구부; 및 상기 개구부를 매립하도록 형성된 금속 배선을 포함하며, 상기 식각 정지막은 불순물이 도핑되지 않은 제 1 층과, 상기 제 1 층의 구성 물질에 불순물이 도핑된 제 2 층을 포함하고, 상기 제 1 층 및 제 2 층이 복수의 층으로 교대로 적층되며, 상기 제 2 층은 상기 불순물이 서로 다르게 도핑된다.
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본 발명의 다른 양태에 따른 반도체 소자는 반도체 기판 상에 유전 상수가 다른 적어도 2개의 층이 적층 형성된 식각 정지막; 상기 식각 정지막 상에 형성된 층간 절연막; 상기 층간 절연막 및 식각 정지막의 소정 영역이 제거된 개구부; 및 상기 개구부를 매립하도록 형성된 금속 배선을 포함하며, 상기 식각 정지막은 불순물이 도핑되지 않은 제 1 층과, 상기 제 1 층의 구성 물질에 불순물이 도핑된 제 2 층을 포함하고, 상기 제 1 층 및 제 2 층이 복수의 층으로 교대로 적층되며, 상기 제 2 층은 상부로 갈수록 상기 불순물의 농도가 높아지거나 낮아지게 형성된다.
본 발명의 일 양태에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 유전 상수가 다른 적어도 2개의 층을 적층하여 식각 정지막을 형성하는 단계; 상기 식각 정지막 상에 층간 절연막을 형성한 후 상기 층간 절연막 및 상기 식각 정지막의 일 영역을 식각하여 개구부를 형성하는 단계; 및 상기 개구부가 매립되도록 금속 배선을 형성하는 단계를 포함하며, 상기 식각 정지막은 상기 유전 상수가 다른 적어도 2개의 층을 동일 증착 장비에서 인시투로 형성하고, 상기 식각 정지막은 원료 소오스와 불순물을 유입하여 하나의 층을 형성하고, 상기 원료 소오스의 유입을 유지하고 상기 불순물의 유입을 중단하여 다른 하나의 층을 형성하는 것을 반복하여 복수의 층으로 형성하며, 상기 불순물을 유입하는 동안 상기 불순물의 양을 줄이거나 늘린다.
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본 발명의 다른 양태에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 유전 상수가 다른 적어도 2개의 층을 적층하여 식각 정지막을 형성하는 단계; 상기 식각 정지막 상에 층간 절연막을 형성한 후 상기 층간 절연막 및 상기 식각 정지막의 일 영역을 식각하여 개구부를 형성하는 단계; 및 상기 개구부가 매립되도록 금속 배선을 형성하는 단계를 포함하며, 상기 식각 정지막은 상기 유전 상수가 다른 적어도 2개의 층을 동일 증착 장비에서 인시투로 형성하고, 상기 식각 정지막은 원료 소오스와 불순물을 유입하여 하나의 층을 형성하고, 상기 원료 소오스의 유입을 유지하고 상기 불순물의 유입을 중단하여 다른 하나의 층을 형성하는 것을 반복하여 복수의 층으로 형성하며, 상기 불순물의 유입 시 서로 다른 양으로 유입한다.
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본 발명은 유전 상수가 다른 적어도 2개의 층을 교대로 적층하여 적어도 2중 구조의 식각 정지막을 형성하고, 이를 다마신 공정에서 층간 절연막의 식각 정지막으로 이용한다. 적어도 2중 구조의 식각 정지막은 PECVD 장비를 이용하여 인시투로 형성할 수 있는데, 불순물의 유입 및 중지를 반복하여 불순물이 도핑된 층과 도핑되지 않은 층을 교대로 적층하여 형성한다.
이렇게 유전 상수가 다른 적어도 2중 구조의 식각 정지막을 형성하면 식각 정지막 전체의 막질을 향상시킬 수 있어 누설 전류를 방지할 수 있다. 또한, 식각 정지막 전체의 유전율을 줄일 수 있어 신호 지연 등의 배선 특성 저하를 방지할 수 있다. 따라서, 반도체 소자의 속도 및 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역 등의 부분이 다른 부분 “상부에” 또는 “상에” 있다고 표현 되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 제 1 실시 예에 따른 반도체 소자의 단면도로서, 2중 구조의 식각 정지막을 이용하고 다마신 공정으로 금속 배선이 형성된 반도체 소자의 단면도이다.
도 1을 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자는 하부 도전층(110)이 형성된 반도체 기판(100)과, 반도체 기판(100) 상부에 적층된 제 1 식각 정지막(121) 및 제 2 식각 정지막(122)으로 이루어진 2중 구조의 식각 정지막(120) 및 층간 절연막(130)과, 층간 절연막(130) 및 식각 정지막(120)의 소정 영역이 식각되어 형성된 개구부(140)를 매립하여 하부 도전층(110)과 연결되는 금속 배선(160)을 포함한다.
반도체 기판(100)에는 트랜지스터 등의 개별 소자가 형성될 수 있고, 하부 도전층(110)이 형성될 수 있다. 하부 도전층(110)은 저저항 금속인 구리 등으로 형성될 수 있다.
식각 정지막(120)은 2중 구조로 형성되는데, 예를들어 유전 상수가 다른 제 1 및 제 2 식각 정지막(121 및 122)으로 형성될 수 있다. 제 2 식각 정지막(122)은 제 1 식각 정지막(121)에 비해 유전 상수가 낮은 물질로 형성할 수 있다. 더욱이, 본 발명에 따른 제 1 및 제 2 식각 정지막(121 및 122)은 PECVD 공정으로 형성할 수 있으며, 단일 챔버에서 인시투(insitu)로 형성할 수 있다. 이때, 제 2 식각 정지막(122)은 제 1 식각 정지막(121)을 형성하는 물질에 불순물을 도핑하여 형성할 수 있는데, 예를들어 제 1 식각 정지막(121)은 실리콘 질화막(SiN)으로 형성할 수 있고, 제 2 식각 정지막(122)은 탄소 불순물이 도핑된 실리콘 질화막, 즉 실리콘 탄화질화막(SiCN)으로 형성할 수 있다. 즉, 실리콘 소오스 및 질소 소오스, 예를들어 SiH4 및 NH3를 유입시켜 제 1 식각 정지막(121)을 형성한 후 실리콘 소오스 및 질소 소오스의 유입을 계속 유지하고 탄소 소오스, 예를들어 CH4를 더 유입시켜 제 2 식각 정지막(122)을 형성할 수 있다. 여기서, 제 2 식각 정지막(122)을 형성하기 위한 탄소 소오스는 제 1 식각 정지막(121)과 제 2 식각 정지막(122)의 두께 비율, 유전 상수 등의 조건에 따라 유입량 또는 유입 비율을 조절할 수 있다. 이렇게 형성된 제 1 식각 정지막(121), 즉 실리콘 질화막은 유전 상수가 약 7이고, 제 2 식각 정지막(122), 즉 실리콘 탄화질화막은 유전 상수가 약 5이다. 물론, 제 2 식각 정지막(122)은 탄소 불순물의 도핑량에 따라 유전 상수를 조절할 수 있다. 또한, 실리콘 질화막은 실리콘 탄화질화막보다 막질이 우수하다. 이렇게 유전 상수 및 막질이 다른 제 1 및 제 2 식각 정지막(121 및 122)으로 2중 구조의 식각 정지막(120)을 형성하면, 식각 정지막(120) 전체의 유전 상수를 줄일 수 있고, 막질을 향상시킬 수 있다. 즉, 실리콘 탄화질화막을 형성하는 경우보다 유전 상수를 줄일 수 있고, 실리콘 질화막을 형성하는 경우보다 막질을 향상시킬 수 있다. 따라서, 식각 정지막(120)의 평균적인 유전 상수를 줄일 수 있고, 막질을 향상시킬 수 있어 배선의 전기적 특성 저하를 방지할 수 있다. 즉, 누설 전류의 발생을 방지할 수 있고, 신호 지연을 방지할 수 있다.
층간 절연막(130)은 다공성 실리콘 산화막, PSG(phosphorous silicate glass)막, BPSG(boron phosphorous silicate glass)막, USG(undoped silicate glass)막, FSG(fluorine doped silicate glass)막, SiOC막, HDP(high density plasma)막, PE-TEOS(plasma enhanced-tetra ethyl ortho silicate)막 또는 SOG(spin on glass)막과 같은 유전 상수가 낮은 물질, 바람직하게는 유전 상수가 3 이하의 물질로 형성하는 것이 바람직하다.
층간 절연막(130) 및 식각 정지막(120)의 소정 영역을 식각하여 하부 도전층(110)을 노출시키는 개구부(140)가 형성된다. 개구부(140)는 트렌치 및 비아홀을 포함할 수 있다. 트렌치는 일 방향으로 연장되어 형성될 수 있고, 비아홀은 특정 영역에서 하부 도전층(110)을 노출시키도록 형성될 수 있다.
개구부(140) 내에는 하부 도전층(110) 또는 개별 소자와 전기적으로 연결되는 장벽 금속층(barrier metal)(150) 및 금속 배선(160)이 형성된다. 장벽 금속층(150)은 개구부(140)의 내벽을 따라 얇게 형성되며, 금속 배선(150)은 장벽 금속층(150) 상에 형성되어 개구부(140)를 매립하도록 형성된다. 장벽 금속층(150)은 금속 배선(160)의 금속 물질이 층간 절연막(130)과 같은 다른층으로 확산되는 것을 방지하고, 층간 절연막(130)과 금속 배선(160)의 접합성(adhension)을 강화시킨다. 장벽 금속층(150)은 TaN, Ta, TiN, TaSiN, TiSiN 등의 물질로 형성할 수 있으며, 단층 또는 다층으로 형성될 수 있다. 금속 배선(160)은 저저항 금속인 구리를 이용하여 형성할 수 있다.
상기 본 발명의 제 1 실시 예에서는 제 1 및 제 2 식각 정지막(121 및 122)으로 유전 상수가 약 7 정도인 실리콘 질화막과 유전 상수가 약 5 정도인 실리콘 탄화질화막을 인시투로 형성한 후 유전 상수가 약 3 이하인 층간 절연막(130)을 형성하였다. 식각 정지막(120)을 유전 상수가 다른 제 1 및 제 2 식각 정지막(121 및 122)으로 형성함으로써 식각 정지막(120) 전체의 막질을 향상시키고 유전 상수를 줄일 수 있다. 따라서, 누설 전류를 방지할 수 있고, 배선의 신호 지연 등을 방지할 수 있어 전기적 특성 저하를 방지할 수 있다.
한편, 상기 제 1 실시 예에서는 제 1 식각 정지막(121)으로 실리콘 질화막을 이용하고 제 2 식각 정지막(122)으로 실리콘 질화막에 탄소 불순물이 도핑된 실리콘 탄화질화막을 이용하는 것을 예로 들었으나, 제 1 식각 정지막(121)은 실리콘 질화막 이외에 다른 물질을 이용할 수 있고, 제 2 식각 정지막(122)은 실리콘 질화막에 탄소 불순물 이외에 다른 불순물을 도핑하여 형성할 수 있다. 즉, 제 1 및 제 2 식각 정지막(121 및 122)은 층간 절연막(130)과 식각률, 즉 식각 정지막(120) : 층간 절연막(130)의 식각률이 예를들어 1 : 10 이상의 물질을 이용하고, 제 2 식각 정지막(122)은 제 1 식각 정지막(121) 물질을 이용하면서 유전 상수를 낮출 수 있는 불순물을 도핑하여 형성할 수 있다. 뿐만 아니라, 제 1 식각 정지막(121)으로 실리콘 탄화질화막을 이용하고, 제 2 식각 정지막(122)으로 실리콘 질화막을 이용할 수도 있다. 즉, 제 1 식각 정지막(121)으로 불순물이 도핑된 막을 이용하고, 제 2 식각 정지막(122)으로 불순물이 도핑되지 않은 막을 이용할 수도 있다.
또한, 상기 제 1 실시 예에서는 제 1 및 제 2 식각 정지막(121 및 122)이 적 층된 2중 구조의 식각 정지막(120)을 예로 들었으나, 3중 구조 또는 그 이상의 다중 구조로 형성할 수도 있다. 식각 정지막(120)을 다중 구조로 형성할 경우에도 식각 정지막(120) 전체의 막질을 향상시킬 수 있고, 유전 상수를 줄일 수도 있다. 3중 구조의 식각 정지막(120)을 형성하는 경우를 도 2를 이용하여 설명하고, 다중 구조의 식각 정지막(120)을 형성하는 경우는 도 3을 이용하여 설명하겠다. 여기서, 본 발명의 제 1 실시 예와 중복되는 내용은 상세한 설명을 생략하겠다.
도 2는 본 발명의 제 2 실시 예에 따른 반도체 소자의 단면도로서, 3중 구조의 식각 정지막(120)을 형성하는 반도체 소자의 단면도이다.
도 2를 참조하면, 본 발명의 제 2 실시 예에 따른 반도체 소자는 하부 도전층(110)이 형성된 반도체 기판(100)과, 반도체 기판(100) 상부에 적층된 제 1, 제 2 및 제 3 식각 정지막(121, 122 및 123)으로 이루어진 3중 구조의 식각 정지막(120) 및 층간 절연막(130)과, 층간 절연막(130) 및 식각 정지막(120)의 소정 영역이 식각되어 형성된 개구부(140)를 매립하여 하부 도전층(110)과 연결되는 금속 배선(160)을 포함한다.
식각 정지막(120)은 3중 구조로 형성되는데, 예를들어 제 1 및 제 3 식각 정지막(121 및 123)은 동일 유전 상수를 갖는 동일 물질로 형성하고, 제 2 식각 정지막(122)은 제 1 및 제 3 식각 정지막(121 및 123)과 유전 상수가 다른 물질로 형성한다. 제 1, 제 2 및 제 3 식각 정지막(121, 122 및 123)은 단일 챔버에서 인시투(insitu)로 형성할 수 있다. 여기서, 제 2 식각 정지막(122)은 제 1 및 제 3 식 각 정지막(121 및 123)에 불순물을 도핑하여 형성할 수 있는데, 예를들어 제 1 및 제 3 식각 정지막(121 및 123)은 실리콘 질화막(SiN)으로 형성할 수 있고, 제 2 식각 정지막(122)은 실리콘 질화막에 탄소 불순물을 도핑하여 실리콘 탄화질화막(SiCN)으로 형성할 수 있다. 즉, 실리콘 소오스 및 질소 소오스를 계속 유입시키면서 탄소 소오스를 유입시키지 않아 제 1 식각 정지막(121)을 형성하고, 탄소 소오스를 유입시켜 제 2 식각 정지막(122)을 형성한 후 탄소 소오스의 유입을 중단하여 제 3 식각 정지막(123)을 형성할 수 있다. 여기서, 탄소 소오스의 유입량 또는 유입 비율은 제 2 식각 정지막(122)의 두께, 유전 상수 등의 조건에 따라 조절할 수 있다.
물론, 제 1 및 제 3 식각 정지막(121 및 123)으로 실리콘 탄화질화막 등의 불순물이 도핑된 막을 형성하고, 제 2 식각 정지막(122)으로 실리콘 질화막 등의 불순물이 도핑되지 않은 막을 형성할 수도 있다.
도 3은 본 발명의 제 3 실시 예에 따른 반도체 소자의 단면도로서, 다중 구조의 식각 정지막(120)을 형성하는 반도체 소자의 단면도이다.
도 3을 참조하면, 본 발명의 제 3 실시 예에 따른 반도체 소자는 하부 도전층(110)이 형성된 반도체 기판(100)과, 반도체 기판(100) 상부에 형성되며 유전 상수가 다른 적어도 두개의 층이 교대로 적층된 제 1 내지 제 n 식각 정지막(121, 122, …, 12n)으로 이루어진 다중 구조의 식각 정지막(120)과, 식각 정지막(120) 상에 형성된 층간 절연막(130)과, 층간 절연막(130) 및 식각 정지막(120)의 소정 영역이 식각되어 형성된 개구부(140)를 매립하여 하부 도전층(110)과 연결되는 금속 배선(160)을 포함한다.
식각 정지막(120)은 제 1 내지 제 n 식각 정지막(121, 122, …, 12n)이 적층된 다중 구조로 형성된다. 이러한 식각 정지막(120)의 홀수층(121, 123, …, 12n-1)은 제 1 물질로 형성하고, 짝수층(122, 124, …12n)은 제 2 물질로 형성하는데, 제 1 물질 및 제 2 물질은 유전 상수가 다르며, 이들은 단일 챔버에서 인시투(insitu)로 형성할 수 있다. 이때, 홀수층의 식각 정지막(121, 123, …, 12n-1)은 실리콘 질화막을 이용하여 형성할 수 있고, 짝수층의 식각 정지막(122, 124, …12n)은 실리콘 질화막에 탄소 불순물이 도핑된 실리콘 탄화질화막을 형성할 수 있다. 이러한 식각 방지막(120)은 실리콘 소오스 및 질소 소오스를 유입하는 동안에 탄소 소오스의 유입 및 중단을 반복함으로써 형성할 수 있다. 여기서, 탄소 소오스의 유입량 또는 유입 비율은 짝수층의 식각 정지막(122, 124,…, 12n)의 두께, 유전 상수 등의 조건에 따라 조절할 수 있다. 물론, 홀수의 식각 정지막(121, 123,…, 12n-1)으로 불순물이 도핑된 물질로 형성할 수 있고, 짝수층의 식각 정지막(122, 124,…, 12n)으로 불순물이 도핑되지 않은 물질로 형성할 수도 있다.
한편, 상기 본 발명의 제 3 실시 예에서는 제 1 식각 정지막(121)으로 실리콘 질화막을 형성하고, 제 n 식각 정지막(12n)으로 실리콘 탄화질화막을 형성하는 경우를 설명하였으나, 제 n 식각 정지막(12n)으로 실리콘 질화막을 형성할 수 있다. 또한, 유전 상수가 다른 두층을 교대로 적층하는 것 뿐만 아니라 유전 상수가 다른 복수의 층을 교대로 적층하여 다중 구조의 식각 정지막(120)을 형성할 수도 있다. 뿐만 아니라, 불순물의 유입을 지속적으로 높이거나 줄이면서 각 층마다 불순물의 농도가 다른 다중 구조의 식각 정지막(120)을 형성할 수도 있다. 즉, 반도체 기판(100)과 접하는 층은 실리콘 질화막을 형성하고, 그 상에는 탄소 소오스의 유입량을 점차 증가시켜 각 층마다 탄소 불순물의 농도가 다른 실리콘 탄화질화막을 형성할 수도 있다.
또한, 제 1 내지 제 3 실시 예에서 설명된 바와 같이 식각 정지막(120)을 2중 구조, 3중 구조 또는 다중 구조로 형성하더라도 식각 정지막(120)의 전체 두께는 각 경우가 동일하다.
도 4 내지 도 6는 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도로서, 3중 구조의 식각 정지막을 형성하는 싱글 다마신 공정을 이용한 반도체 소자의 제조 방법을 설명한다.
도 4를 참조하면, 하부 도전층(110)이 형성된 반도체 기판(100) 상에 제 1, 제 2 및 제 3 식각 정지막(121, 122 및 123)을 적층하여 3중 구조의 식각 정지막(120)을 형성한다. 여기서, 제 1 , 제 2 및 제 3 식각 정지막(121, 122 및 123)은 동일 챔버에서 인시투로 형성하며, 제 1 및 제 3 식각 정지막(121 및 123)은 예를들어 실리콘 질화막으로 형성하고, 제 2 식각 정지막(122)은 실리콘 질화막에 탄소 불순물을 도핑하여 실리콘 탄화질화막을 형성한다. 이어서, 제 3 식각 정지막(123) 상부에 층간 절연막(130)을 형성하는데, 층간 절연막(130)은 식각 정지막(120)과 식각 선택비가 크고 유전 상수가 낮은 물질로 형성한다.
도 5를 참조하면, 층간 절연막(130)의 소정 영역을 식각하여 개구부(140)를 형성한다. 개구부(140)는 제 3 식각 정지막(123)에서 층간 절연막(130)의 식각이 정지하여 형성된다. 이때, 층간 절연막(130)이 유기 저유전 물질로 형성된 경우 CxHy 또는 N2/H2 가스를 주식각 가스로 이용한 플라즈마 건식 식각 공정으로 식각하고, 무기 저유전 물질인 경우 CxFy, CO, N2, Ar 및 이들의 조합에서 선택된 적어도 어느 하나를 이용한 플라즈마 건식 식각 공정으로 식각한다. 또한, 층간 절연막(130)을 식각한 후 3중 구조의 식각 정지막(120)도 식각하여 하부 도전층(110)을 노출시킨다. 이때, 3중 구조의 식각 정지막(120)은 예를들어 CF4, CHF3, Ar 및 이들의 조합에서 선택된 적어도 어느 하나를 이용한 플라즈마 건식 식각 공정으로 식각할 수 있다.
도 6을 참조하면, 개구부(140) 내벽을 포함한 층간 절연막(130) 상에 장벽 금속층(150)을 형성한다. 장벽 금속층(150)은 예를들어 원자층 증착(Atomic Layer Deposition; ALD) 또는 RF 스퍼터링 방법을 이용하여 형성할 수 있다. ALD 방법 또는 RF 스퍼터링은 스텝 커버러지 특성을 개선하고, 막질이 보다 균일하게 증착할 수 있다. 따라서, 개구부(140)의 내벽에서 장벽 금속층(150)이 불연속되는 부분 없이 증착된다. 장벽 금속층(150)은 TaN, Ta, TiN, TaSiN, TiSiN 등의 물질을 이용하여 단일층 또는 다층으로 형성할 수 있다. 또한, 장벽 금속층(150) 상에 개구부(140)를 매립하도록 금속 배선(160)을 형성한다. 금속 배선(160)은 구리를 이용하여 형성할 수 있는데, 이 경우 장벽 금속층(150) 상에 시드층을 형성한 후 CVD 방법 또는 플레이팅(plaiting)법으로 형성할 수 있다. 이후, 금속 배선(160) 및 장벽 금속층(150)을 연마하여 층간 절연막(140)을 노출시킨다.
도 7 내지 도 10은 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도로서, 3중 구조의 식각 정지막(120)을 이용하며, 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법을 설명하기 위한 것이다.
도 7을 참조하면, 하부 도전층(110)이 형성된 반도체 기판(100) 상에 3중 구조의 식각 정지막(120), 예를들어 제 1, 제 2 및 제 3 식각 정지막(121, 122 및 123)을 형성한다. 여기서, 제 1 , 제 2 및 제 3 식각 정지막(121, 122 및 123)은 동일 챔버에서 인시투로 형성하며, 제 1 및 제 3 식각 정지막(121 및 123)은 예를들어 실리콘 질화막으로 형성하고, 제 2 식각 정지막(122)은 실리콘 질화막에 탄소 불순물을 도핑하여 실리콘 탄화질화막을 형성한다. 이어서, 제 3 식각 정지막(123) 상부에 층간 절연막(130)을 형성하는데, 층간 절연막(130)은 식각 정지막(120)과 식각 선택비가 크고, 유전 상수가 낮은 물질로 형성한다.
도 8을 참조하면, 층간 절연막(130)의 소정 영역을 소정 깊이로 식각하여 제 1 개구부(142)를 형성한다. 제 1 개구부(142)는 이후 공정에서 하부 도전층(110)의 소정 영역을 노출시키는 비아홀이 형성될 영역에 형성한다. 이때, 층간 절연막(130) 사이에 식각 정지막(미도시)을 형성하고, 식각 정지막에서 식각이 정지되도록 하여 제 1 개부구(142)를 형성할 수도 있다.
도 9를 참조하면, 제 1 개구부(142)를 포함한 소정 영역을 일 방향으로 연장되도록 소정 깊이로 식각하여 트렌치(146)를 형성한다. 이때, 트렌치(146)가 형성되면서 제 1 개구부(142) 하부의 층간 절연막(130)도 식각되어 비아홀(144)이 형성된다. 따라서, 제 1 개구부(142) 하부의 식각 정지막(120)을 노출시키는 비아홀(144)과 비아홀(144)보다 폭이 넓고 일 방향으로 연장되는 트렌치(146)가 형성된다. 이이서, 비아홀(144)에 의해 노출된 3중 구조의 식각 정지막(120)을 식각하여 하부 도전층(110)을 노출시킨다.
도 10을 참조하면, 비아홀(144) 및 트렌치(146)의 내벽을 포함한 층간 절연막(130) 상에 장벽 금속층(150)을 형성한다. 이어서, 장벽 금속층(150) 상에 비아홀(144) 및 트렌치(146)을 매립하도록 금속 배선(160)을 형성한다. 이후, 금속 배선(160) 및 장벽 금속층(150)을 연마하여 층간 절연막(140)을 노출시킨다.
한편, 상기 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 비아홀이 형성될 영역에 제 1 개구부(142)를 형성한 후 트렌치(146)가 형성될 영역 및 제 1 개구부(142) 하측의 층간 절연막(130)을 식각하여 비아홀(144)과 트렌치(146)를 형성하는 듀얼 다마신 구조를 형성하였다. 그러나, 듀얼 다마신 구조의 형성 방법을 상기 방법에 국한되지 않고 다양한 방법이 가능하다. 예를들어, 트렌치(146)를 먼저 형성한 후 비아홀(144)을 형성할 수도 있고, 비아홀(144)을 먼저 형성한 후 트렌치(146)를 형성할 수도 있다.
한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다. 예를들어 다마신 공정 이외에 식각 정지막을 이용하는 반도체 소자의 제조 공정에 본 발명이 적용될 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 반도체 소자의 단면도.
도 2는 본 발명의 제 2 실시 예에 따른 반도체 소자의 단면도.
도 3은 본 발명의 제 3 실시 예에 따른 반도체 소자의 단면도.
도 4 내지 도 6은 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 단면도.
도 7 내지 도 10은 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 하부 도전층
120 : 식각 정지막 121 : 제 1 식각 정지막
122 : 제 2 식각 정지막 123 : 제 3 식각 정지막
12n : 제 n 식각 정지막 130 : 층간 절연막
140 : 개구부 150 : 장벽 금속층
160 : 금속 배선 142 : 제 1 개구부
144 : 비아홀 146 : 트렌치

Claims (10)

  1. 반도체 기판 상에 유전 상수가 다른 적어도 2개의 층이 적층 형성된 식각 정지막;
    상기 식각 정지막 상에 형성된 층간 절연막;
    상기 층간 절연막 및 식각 정지막의 소정 영역이 제거된 개구부; 및
    상기 개구부를 매립하도록 형성된 금속 배선을 포함하며,
    상기 식각 정지막은 불순물이 도핑되지 않은 제 1 층과, 상기 제 1 층의 구성 물질에 불순물이 도핑된 제 2 층을 포함하고, 상기 제 1 층 및 제 2 층이 복수의 층으로 교대로 적층되며, 상기 제 2 층은 상기 불순물이 서로 다르게 도핑된 반도체 소자.
  2. 삭제
  3. 삭제
  4. 반도체 기판 상에 유전 상수가 다른 적어도 2개의 층이 적층 형성된 식각 정지막;
    상기 식각 정지막 상에 형성된 층간 절연막;
    상기 층간 절연막 및 식각 정지막의 소정 영역이 제거된 개구부; 및
    상기 개구부를 매립하도록 형성된 금속 배선을 포함하며,
    상기 식각 정지막은 불순물이 도핑되지 않은 제 1 층과, 상기 제 1 층의 구성 물질에 불순물이 도핑된 제 2 층을 포함하고, 상기 제 1 층 및 제 2 층이 복수의 층으로 교대로 적층되며, 상기 제 2 층은 상부로 갈수록 상기 불순물의 농도가 높아지거나 낮아지게 형성된 반도체 소자.
  5. 반도체 기판 상에 유전 상수가 다른 적어도 2개의 층을 적층하여 식각 정지막을 형성하는 단계;
    상기 식각 정지막 상에 층간 절연막을 형성한 후 상기 층간 절연막 및 상기 식각 정지막의 일 영역을 식각하여 개구부를 형성하는 단계; 및
    상기 개구부가 매립되도록 금속 배선을 형성하는 단계를 포함하며,
    상기 식각 정지막은 상기 유전 상수가 다른 적어도 2개의 층을 동일 증착 장비에서 인시투로 형성하고,
    상기 식각 정지막은 원료 소오스와 불순물을 유입하여 하나의 층을 형성하고, 상기 원료 소오스의 유입을 유지하고 상기 불순물의 유입을 중단하여 다른 하나의 층을 형성하는 것을 반복하여 복수의 층으로 형성하며, 상기 불순물을 유입하는 동안 상기 불순물의 양을 줄이거나 늘리는 반도체 소자의 제조 방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 반도체 기판 상에 유전 상수가 다른 적어도 2개의 층을 적층하여 식각 정지막을 형성하는 단계;
    상기 식각 정지막 상에 층간 절연막을 형성한 후 상기 층간 절연막 및 상기 식각 정지막의 일 영역을 식각하여 개구부를 형성하는 단계; 및
    상기 개구부가 매립되도록 금속 배선을 형성하는 단계를 포함하며,
    상기 식각 정지막은 상기 유전 상수가 다른 적어도 2개의 층을 동일 증착 장비에서 인시투로 형성하고,
    상기 식각 정지막은 원료 소오스와 불순물을 유입하여 하나의 층을 형성하고, 상기 원료 소오스의 유입을 유지하고 상기 불순물의 유입을 중단하여 다른 하나의 층을 형성하는 것을 반복하여 복수의 층으로 형성하며, 상기 불순물의 유입 시 서로 다른 양으로 유입하는 반도체 소자의 제조 방법.
  10. 삭제
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