KR20090068035A - 반도체 소자의 제조방법 - Google Patents
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Abstract
실시예에서는 반도체 소자 및 그 제조방법에 관해 개시된다.
실시예에 따른 반도체 소자의 제조방법은 금속 배선을 포함하는 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막 상에 확산 방지막을 형성하는 단계; 상기 확산 방지막 상에 제2 층간 절연막을 형성하는 단계; 상기 제2 층간 절연막 상에 복수의 개구들이 형성된 패턴 고밀도 영역, 상기 패턴 고밀도 영역보다 적은 개구들이 형성된 패턴 저밀도 영역 및 상기 패턴 고밀도 영역과 패턴 저밀도 영역 사이에 복수의 개구가 형성된 더미 패턴 영역이 포함되는 감광막 패턴을 형성하는 단계; 및 상기 감광막 패턴을 마스크로 하여 상기 제2 층간 절연막을 식각하여 상기 패턴 고밀도 영역 및 패턴 저밀도 영역에 대응되는 비아홀과, 상기 더미 패턴 영역에 대응되는 더미 비아홀을 형성하는 단계가 포함된다.
비아 홀, 패턴 밀도
Description
실시예에서는 반도체 소자 및 그 제조방법에 관해 개시된다.
층간절연막을 건식 식각할 때에 사용하는 주요 식각 가스는 CxHyFz (단, x, y 및 z는 0 또는 자연수)를 기본으로 하고, C/F 비 조정을 위해 산소 가스(O2), 산소 가스보다는 휘발성이 약한 식각 부산물을 만드는 질소 가스(N2), 또는 플라즈마 희석 및 균일도 향상 그리고 이온화되어서 이방성 건식 식각을 유도하는 아르곤 가스(Ar) 등을 이용한다.
그러나, 비아홀의 밀도는 웨이퍼 전체 면적의 1% 조차 되지 않는 경우가 대부분이며, 이럴 경우 감광막으로부터 발생하는 탄소 성분, 및 비아홀이 국부적으로 많은 부분과 비아홀이 적은 부분의 식각 부산물량의 차이 등이 어우러져 비아홀이 밀집되어 있는 부분은 식각 속도가 증가하고, 밀집되어 있는 부분이 끝나는 부분, 즉 감광막으로 덮여 있는 부분과 인접한 지역은 식각 속도가 떨어진다.
이는 주입한 가스로 인하여 C/F 비가 국부적인 차이를 보이기 때문이다. 즉, 식각해야 할 절연막이 많고 감광막의 면적이 국부적으로 적으면 C/F비가 낮아 져서 식각 속도가 증가하고, 반대로 감광막이 국부적으로 많으면 그 부분의 식각 속도가 낮아져서 식각이 정지되는 현상이 발생하기도 한다.
그 결과, 금속 배선의 단선을 유도하게 되며 디바이스는 동작 오류를 일으키게 된다. 특히, 이러한 현상은 하부층에 대한 높은 선택비를 구현하고자 할 때 사용되는, C/F비가 매우 높은 가스 즉, C4F8, C5F8, C6F8 등의 사용시 주로 나타나며, CF4 등의 식각 가스 사용시에는 잘 발견되지 않는 현상이기도 하다.
실시예는 반도체 소자의 제조방법을 제공한다.
실시예는 비아홀의 패턴 밀도에 따른 식각 속도 차이를 감소시킬 수 있는 반도체 소자의 제조방법을 제공한다.
실시예에 따른 반도체 소자의 제조방법은 금속 배선을 포함하는 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막 상에 확산 방지막을 형성하는 단계; 상기 확산 방지막 상에 제2 층간 절연막을 형성하는 단계; 상기 제2 층간 절연막 상에 복수의 개구들이 형성된 패턴 고밀도 영역, 상기 패턴 고밀도 영역보다 적은 개구들이 형성된 패턴 저밀도 영역 및 상기 패턴 고밀도 영역과 패턴 저밀도 영역 사이에 복수의 개구가 형성된 더미 패턴 영역이 포함되는 감광막 패턴을 형성하는 단계; 및 상기 감광막 패턴을 마스크로 하여 상기 제2 층간 절연막을 식각하여 상기 패턴 고밀도 영역 및 패턴 저밀도 영역에 대응되는 비아홀과, 상기 더미 패턴 영역에 대응되는 더미 비아홀을 형성하는 단계가 포함된다.
실시예는 반도체 소자의 제조방법을 제공할 수 있다.
실시예는 비아홀의 패턴 밀도에 따른 식각 속도 차이를 감소시킬 수 있는 반도체 소자의 제조방법을 제공할 수 있다.
이하 첨부된 도면을 참조하여 실시예에 따른 반도체 소자의 제조방법을 상세하게 설명하도록 한다.
명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1 내지 도 4는 실시예에 따른 반도체 소자의 제조방법을 설명하는 도면이다.
도 1을 참조하면, 트랜지스터, 메모리셀, 커패시터와 같은 소정 구조물(미도시)이 형성된 반도체 기판 상부에 제1 층간절연막(10)을 형성하고, 상기 제1 층간 절연막(10) 상에 포토 공정 및 식각 공정 등을 이용하여 금속 배선(11)을 형성한다.
다음, 상기 금속 배선(11)을 포함한 제1 층간 절연막(10)상에 확산방지막(20), 제2 층간절연막(30)을 순차적으로 형성한다.
상기 제1 층간절연막(10)은 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass) 및 SOG(Spin On Glass) 중 적어도 어느 하나로 형성될 수 있다.
상기 확산방지막(20)은 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co 및 CoSi2 중 어느 하나로 형성되거나, 이들이 적어도 2개 이상 적층되어 형성될 수 있다. 이때, 확산방지막(20)을 100 내지 1500Å의 두께로 형성할 수 있다.
상기 금속 배선(11)은 구리(Cu) 또는 알루미늄(Al) 물질로 형성될 수 있다.
상기 제2 층간절연막(30)은 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass) 및 SOG(Spin On Glass) 중 적어도 어느 하나로 형성될 수 있다.
또한, 상기 제2 층간절연막(30)은 유전상수가 1.5 내지 4.5 대역의 SiO2 계열에 H, F, C 또는 CH3 등이 부분적으로 결합되어 있는 물질과, C-H를 기본으로 하는 유기물(organic material)(예컨대, SiLKTM , FlareTM ) 등으로 형성될 수 있다. 또한, 상기에서 설명된 물질들의 기공도(porosity)가 증가된 물질이 사용될 수 있다. 또한, 상기 제2 층간절연막(30)은 상기에서 설명된 물질들이 적어도 2층 이상 혼합된 적층구조로 형성될 수 있다.
이후, 제2 층간절연막(30) 상에는 캡핑층(capping layer; 미도시)이 형성될 수 있다. 이때, 상기 캡핑층은 SiO2, SiC, SiN(Si3N4), SiOC, SiOCH, SiON 중 적어도 어느 하나의 물질로 형성된다. 상기 캡핑층은 반사 방지막의 역할, CMP(chemical mechanical polishing) 시 CMP 스토핑의 역할, 이온 주입시 버퍼의 역할을 하게 된다.
도 2를 참조하면, 제2 층간절연막(30) 상부에 감광막 물질을 증착하여 감광막을 형성하고, 감광막을 선택적으로 노광 및 식각하여 감광막 패턴(40)을 형성한다. 이때, 감광막 형성 전 반사방지막을 적용할 수 있으며, 상기 캡핑층을 형성하는 경우 별도의 반사방지막을 요구되지 않는다.
상기 감광막 패턴(40)은 상기 제2 층간절연막(30)에 비아홀을 형성하기 위한 패턴으로써, 반도체 소자의 설계에 따라 식각해야 할 절연막이 많고 감광막의 면적이 국부적으로 적어 다수의 개구(43)가 형성된 패턴 고밀도 영역(53)과, 식각해야 할 절연막이 적고 감광막의 면적이 국부적으로 많아 소수의 개구(41)가 형성된 패턴 저밀도 영역(51)으로 구분될 수 있다.
한편, 본 발명의 실시예에 따른 반도체 소자의 제조방법은 비아홀의 패턴 밀도에 따라 층간 절연막의 식각 속도에 차이가 발생되는 것을 방지하기 위하여 상기 패턴 고밀도 영역(53)과 패턴 저밀도 영역(51) 사이에 더미 패턴 영역(52)을 형성한다.
즉, 소수의 개구(41)가 형성된 패턴 저밀도 영역(51)에 인접한 위치에 더미 비아홀 형성을 위한 더미 패턴 영역(52)을 형성하여 식각해야 할 절연막을 증가시키고 감광막의 면적을 국부적으로 감소시켜 층간 절연막의 식각 속도의 차이에 따른 문제점을 해결한다.
도 3을 참조하면, 상기 감광막 패턴(40)을 마스크로 하여 상기 제2 층간 절연막(30)을 식각한다.
상기 제2 층간 절연막(30)의 식각 공정은 CxHyFz (단, x, y 및 z는 0 또는 자 연수)를 기본 식각 가스로 하고, C/F 비 조정을 위해 산소 가스(O2), 산소 가스보다는 휘발성이 약한 식각 부산물을 만드는 질소 가스(N2), 및 아르곤 가스(Ar) 중 적어도 어느 하나를 포함한 식각 가스가 사용될 수 있다.
한편, 상기 제2 층간 절연막(30)의 식각 공정에 의해 상기 패턴 저밀도 영역(51) 및 패턴 고밀도 영역(53)에 각각 비아홀(31,33)이 형성된다. 또한, 상기 더미 패턴 영역(52)에도 더미 비아홀(32)이 형성된다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은 패턴 저밀도 영역(51)에 인접한 위치에 더미 비아홀(32)을 형성함으로써, 패턴 저밀도 영역(51)의 비아홀(31)에 식각이 정지되거나 단선이 발생되는 문제를 해결할 수 있다.
도 4를 참조하면, 상기 비아홀(31,32,33)에 금속 물질을 매립함으로써 비아(60)를 형성하고, CMP 공정을 통해 비아(60)의 상부를 평탄화한다.
상기에서 본 발명의 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
도 1 내지 도 4는 실시예에 따른 반도체 소자의 제조방법을 설명하는 도면.
Claims (9)
- 금속 배선을 포함하는 제1 층간 절연막을 형성하는 단계;상기 제1 층간 절연막 상에 확산 방지막을 형성하는 단계;상기 확산 방지막 상에 제2 층간 절연막을 형성하는 단계;상기 제2 층간 절연막 상에 복수의 개구들이 형성된 패턴 고밀도 영역, 상기 패턴 고밀도 영역보다 적은 개구들이 형성된 패턴 저밀도 영역 및 상기 패턴 고밀도 영역과 패턴 저밀도 영역 사이에 복수의 개구가 형성된 더미 패턴 영역이 포함되는 감광막 패턴을 형성하는 단계; 및상기 감광막 패턴을 마스크로 하여 상기 제2 층간 절연막을 식각하여 상기 패턴 고밀도 영역 및 패턴 저밀도 영역에 대응되는 비아홀과, 상기 더미 패턴 영역에 대응되는 더미 비아홀을 형성하는 단계가 포함되는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 패턴 고밀도 영역 및 패턴 저밀도 영역에 대응되는 비아홀을 통해 상기 금속 배선이 노출되고, 상기 상기 더미 패턴 영역에 대응되는 더미 비아홀을 통해 상기 제1 층간 절연막이 노출되는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 비아홀 및 더미 비아홀에 금속 물질을 매립하여 비아를 형성하는 단계 가 더 포함되는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 확산방지막은 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co 및 CoSi2 중 어느 하나로 형성되거나, 이들이 적어도 2개 이상 적층되어 형성되는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 제1 층간 절연막 및 제2 층간절연막은 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass) 및 SOG(Spin On Glass) 중 적어도 어느 하나로 형성되는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 제2 층간절연막은 유전상수가 1.5 내지 4.5 대역의 SiO2 계열에 H, F, C 또는 CH3 등이 부분적으로 결합되어 있는 물질이 포함되는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 제2 층간절연막 상에 캡핑층이 형성되는 단계가 더 포함되는 반도체 소자의 제조방법.
- 제 7항에 있어서,상기 캡핑층은 SiO2, SiC, SiN(Si3N4), SiOC, SiOCH, SiON 중 적어도 어느 하나로 형성되는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 제2 층간 절연막의 식각 공정은 CxHyFz (단, x, y 및 z는 0 또는 자연수)를 기본 식각 가스로 하고, 산소 가스(O2), 질소 가스(N2) 및 아르곤 가스(Ar) 중 적어도 어느 하나를 포함한 식각 가스가 사용되는 반도체 소자의 제조방법.
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