CN101465316A - 半导体器件的制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件的制造方法。在半导体衬底上方可形成第一层间介电膜，并且在第一层间介电膜上可形成金属线。在包括金属线的第一层间介电膜上方可形成第二层间介电膜。在第二层间介电膜上可形成光致抗蚀剂图案。光致抗蚀剂图案可包括具有第一组多个开口的高图案密度区，具有第二组多个开口的低图案密度区以及具有第三组多个开口的虚设图案区。使用光致抗蚀剂图案作为掩模，蚀刻第二层间介电膜，可以形成导通孔。本发明可降低在半导体制造过程中蚀刻速度的差异。
Description
技术领域
本发明涉及一种半导体器件的制造方法。
背景技术
层间介电膜的干法蚀刻工艺可使用CxHyFz(x、y、z为非负整数)作为基本蚀刻气体，并有时使用氧气(例如O2)调整基本蚀刻气体的C与F的比率(即C/F)。也使用氮气(N2)形成比氧气挥发性弱的蚀刻副产品，使用氩气(Ar)有助于提供等离子体的稀释、均匀度的改善和经离子化的各向异性干法刻蚀。
然而，导通孔的密度通常小于整个晶片面积的1％。在这种情况下，可以将由光致抗蚀剂膜产生的碳化合物与在部分具有相对较低导通孔数量的区段和部分具有相对较高导通孔数量的区段之间的不同蚀刻副产品进行混合。因此，具有相对较高导通孔密度的部分可提高蚀刻速度，而在具有相对较高导通孔密度的部分的边缘(在邻近光致抗蚀剂膜覆盖部分的部分中)可降低蚀刻速度。
上述情况的发生是由于在不同的区段，基本蚀刻气体的C与F的比率会因为注入气体而不同。换句话说，如果存在少量待蚀刻介电膜和存在光致抗蚀剂膜的小分段(sectionally)区，则C与F的比率降低，以提高蚀刻速度。然而，如果存在光致抗蚀剂膜的大分段区，则在该区域上的蚀刻速度降低，以停止蚀刻。
结果，在金属线中常常出现开口，并可导致器件中的操作误差。特别地，当使用C与F的高比率气体(其常用于对底层实现高选择性)时，经常会出现这种现象。例如，使用C4F8、C5F8和C6F8的蚀刻常常会在金属线中出现(exhibit)开口。
发明内容
本发明的实施例提供半导体器件的制造方法，能够降低因导通孔的图案密度而产生的蚀刻速度的差异。
在一实施例中，一种半导体器件的制造方法可包括如下步骤：在半导体衬底上形成第一层间介电膜；在第一层间介电膜上形成金属线；在包括金属线的第一层间介电膜上形成第二层间介电膜；在第二层间介电膜上形成光致抗蚀剂图案；以及使用光致抗蚀剂图案作为掩模，蚀刻第二层间介电膜，以形成导通孔和虚设导通孔，导通孔对应高图案密度区和低图案密度区，虚设导通孔对应虚设图案区。光致抗蚀剂图案可包括具有第一组多个开口的高图案密度区，具有第二组多个开口的低图案密度区，以及具有第三组多个开口的虚设图案区；其中，虚设图案区在高图案密度区和低图案密度区之间，并且，其中第一组多个开口的开口数多于第二组多个开口的开口数。
本发明可降低在半导体制造过程中蚀刻速度的差异。
附图说明
图1至图4是示出根据本发明实施例的半导体器件的制造方法的剖视图。
具体实施方式
在下文中，将参照附图详细描述根据实施例的半导体器件的制造方法。
当此处使用术语“上”或“上方”或“其上”时，如涉及层、区域、图案或者结构，应理解为所述的层、区域、图案或者结构可以直接位于另一层或结构上，或者也可以存在中间的层、区域、图案、或者结构。当此处使用术语“下方”或“之下”时，如涉及层、区域、图案或者结构，应理解为所述的层、区域、图案或者结构可以直接位于另一层或结构下方，或者也可以存在中间的层、区域，图案，或结构。
图1至图4是示出根据本发明实施例的半导体器件的制造方法的剖视图。
参见图1，可在半导体衬底(未示出)上形成第一层间介电膜10。该半导体衬底可包括多种结构，例如晶体管(未示出)、存储单元(未示出)、和/或电容(未示出)。在第一层间介电膜10上可形成金属线11。在一实施例中，可通过例如镶嵌工艺(damascene process)或光刻和蚀刻工艺，形成金属线11。
第一层间介电膜10可由本领域公知的任意合适的材料来形成.。例如，可由以下材料形成第一层间介电膜10：硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、等离子体增强正硅酸乙酯(PETEOS)、无掺杂硅玻璃(USG)、氟硅玻璃(FSG)、旋涂玻璃(SOG)或其任意组合。
金属线11可由本领域公知的任意合适的材料来形成，例如铜(Cu)或铝(Al)。
可在包括金属线11的第一层间介电膜10上依次形成扩散阻挡膜20和第二层间介电膜30。
扩散阻挡膜20可由本领域公知的任意合适的材料来形成。例如，可由Ta、Tan、TaAlN、TaSiN、TaSi2、Ti、TiN、TiSiN、WN、Co和CoSi2或其任意组合来形成20扩散阻挡膜。扩散阻挡膜20可通过堆叠至少两层来形成。在一实施例中，可形成厚度约为100到1500的扩散阻挡膜20。在一实施例中，可省略扩散阻挡膜20。
第二层间介电膜30可由本领域公知的任意合适的材料来形成，例如，BPSG、PSG、PETEOS、USG、FSG、SOG，或其任意组合。
在一实施例中，可由SiO2基质形成第二层间介电膜30。SiO2基质可具有约为1.5到4.5的介电常数。此外，H、F、C和/或CH3可部分耦合至SiO2基质材料，还可包括基于C-H键的有机材料(例如，SiLKTM和FlareTM)。
其后，在某些实施例中，在第二层间介电膜30上可形成覆盖层(未示出)。覆盖层可由本领域公知的任意合适的材料来形成，例如，SiO2，SiC、SiN、Si3N4、SiOC、SiOCH、SiON，或其任意组合。覆盖层可用作抗反射膜、后续CMP工艺中的化学机械抛光(CMP)停止层和/或在离子注入中的缓冲件(buffer)。
参见图2，在第二层间介电膜30上可形成光致抗蚀剂膜，并且通过选择性地曝光和蚀刻光致抗蚀剂膜，可形成光致抗蚀剂图案40。在一实施例中，在形成光致抗蚀剂膜之前，可应用抗反射膜，在形成覆盖层时，不需要分隔的(seperate)抗反射膜。
用于在第二层间介电膜30中形成导通孔的图案的光致抗蚀剂图案40，可分为高图案密度区53和低图案密度区51。高图案密度区53可具有第一组多个开口43，并且低图案密度区51可具有第二组多个开口41，其中第二组开口41的数量少于第一组开口43的数量。根据半导体器件的设计，可形成第一组多个开口43和第二组多个开口41。
在一实施例中，可在部分具有相应的金属线11的第一层间介电膜10上方分别形成高图案密度区53和低图案密度区51。即，可以提供用于连接高图案密度区53处的金属线11和低图案密度区51处金属线11的通路(该通路在后续步骤中形成)。
此外，可在高图案密度区53和低图案密度51之间形成虚设图案区52。虚设图案区52可具有第三组多个开口42，并且可在部分不包括金属线11的第一层间介电膜10上方形成虚设图案52。虚设图案区52可有助于抑制因导通孔的图案密度而产生的层间介电膜的蚀刻速度的差异。
也就是说，虚设图案区52形成为邻近具有第二组多个开口41的低图案密度区51，低图案密度区51的开口数相对较少，以有助于蚀刻介电膜和降低减少光致抗蚀剂膜的分段(sectionally)(area)区，从而解决由于层间介电膜的蚀刻速度的差异所引起的技术问题。
参见图3，使用光致抗蚀剂图案40作为掩模，蚀刻第二层间介电膜30。在一实施例中，可同时蚀刻扩散阻挡膜20。同样，在具有覆盖层(未示出)的实施例中，可同时蚀刻该覆盖层。
在一实施例中，第二层间介电膜30的蚀刻工艺可使用CxHyFz(x、y、z为非负整数)作为基本蚀刻气体。也可使用包括氧气(O2)、氮气(N2)、氩气(Ar)、或其任意组合的蚀刻气体，其中氧气(O2)用于调整基本蚀刻气体的C与F的比率，氮气(N2)用于形成比氧气挥发性低的蚀刻副产品。
通过第二层间介电膜30的蚀刻工艺，可分别在低图案密度区51和高图案密度区53中形成导通孔31和33。同样，在虚设图案区52中可形成虚设导通孔32。
根据本发明的实施例，虚设导通孔32可形成在邻近低图案密度区51的虚设图案区52中，从而，可抑制在低图案密度区51的导通孔31中发生的蚀刻停止或金属开口问题的发生。
参见图4，可用金属材料填充导通孔31，32和33以形成通路60。通过例如CMP工艺，可使通路60的顶端平坦化。
说明书中所涉及的“一实施例”、“实施例”、“示例性实施例”等，其含义是结合实施例描述的特定特征、结构、或特性均包括在本发明的至少一个实施例中。说明书中出现于各处的这些短语并不一定都涉及同一个实施例。此外，当结合任何实施例描述特定特征、结构或特性时，都认为其落在本领域技术人员结合其它实施例就可以实现这些特征、结构或特性的范围内。
尽管对实施例的描述中结合了其中多个示例性实施例，但可以理解的是本领域技术人员完全可以推导出许多其它变化和实施例，并落入本公开内容的原理的精神和范围之内。尤其是，可以在该公开、附图和所附权利要求的范围内对组件和/或附件组合设置中的设置进行多种变化和改进。除组件和/或设置的变化和改进之外，其它可选择的应用对于本领域技术人员而言也是显而易见的。
Claims (18)
1.一种半导体器件的制造方法，包括如下步骤：
形成包括金属线的第一层间介电膜；
在包括所述金属线的所述第一层间介电膜上形成第二层间介电膜；
在所述第二层间介电膜上形成光致抗蚀剂图案，其中所述光致抗蚀剂图案包括具有第一组多个开口的高图案密度区、具有第二组多个开口的低图案密度区、以及具有第三组多个开口的虚设图案区；其中所述虚设图案区位于所述高图案密度区和所述低图案密度区之间；其中具有所述第一组多个开口的开口数多于所述第二组多个开口的开口数；以及，
使用所述光致抗蚀剂图案作为掩模，蚀刻所述第二层间介电膜，以形成导通孔和虚设导通孔，所述导通孔对应所述高图案密度区和所述低图案密度区，所述虚设导通孔对应所述虚设图案区。
2.如权利要求1所述的方法，其中所述导通孔设置为对应所述第一层间介电膜的金属线区，并且其中所述虚设导通孔设置为对应所述第一层间介电膜。
3.如权利要求2所述的方法，其中所述金属线通过与所述高图案密度区和所述低图案密度区对应的所述导通孔而曝露，并且所述第一层间介电膜通过与所述虚设图案区对应的所述虚设导通孔而曝露。
4.如权利要求1所述的方法，还包括如下步骤：
通过在所述导通孔和所述虚设导通孔中掩埋金属材料，形成通路。
5.如权利要求1所述的方法，还包括如下步骤：
在形成所述第二层间介电膜之前，在包括所述金属线的所述第一层间介电膜上形成扩散阻挡膜。
6.如权利要求5所述的方法，还包括如下步骤：
使用所述光致抗蚀剂图案作为掩模，蚀刻所述扩散阻挡膜。
7.如权利要求5所述的方法，其中所述扩散阻挡膜包括Ta、Tan、TaAlN、TaSiN、TaSi2、Ti、TiN、TiSiN、WN、Co、CoSi2、或其任意组合。
8.如权利要求5所述的方法，其中所述扩散阻挡膜包括至少两层的堆叠。
9.如权利要求1所述的方法，其中所述第一层间介电膜包括硼磷硅玻璃、磷硅玻璃、等离子体增强正硅酸乙酯、无掺杂硅玻璃、氟硅玻璃、旋涂玻璃、或者其任意组合。
10.如权利要求1所述的方法，其中所述第二层间介电膜包括BPSG、PSG、PETEOS、USG、FSG、SOG、或其任意组合。
11.如权利要求1所述的方法，其中所述第二层间介电膜包括SiO2基质材料。
12.如权利要求11所述的方法，其中所述SiO2基质材料的介电常数约为1.5到4.5。
13.如权利要求12所述的方法，其中所述SiO2基质材料部分耦合至包含下述材料的组中至少之一：H、F、C、和CH3。
14.如权利要求1所述的方法，还包括如下步骤：在形成所述光致抗蚀剂图案之前，在所述第二层间介电膜上形成覆盖层。
15.如权利要求14所述的方法，其中所述覆盖层包括SiO2、SiC、SiN、Si3N4、SiOC、SiOCH、SiON、或其任意组合。
16.如权利要求1所述的方法，其中所述使用光致抗蚀剂图案作为掩模蚀刻所述第二层间介电膜的步骤包括：
使用CxHyFz作为基本蚀刻气体，其中x、y、z为非负整数；以及，
使用氧气、氮气、氩气、或其任意组合。
17.如权利要求1所述的方法，其中所述高图案密度区位于包括所述金属线的部分所述第一层间介电膜上方；其中所述虚设图案区位于不包括所述金属线的部分所述第一层间介电膜上方。
18.如权利要求1所述的方法，其中所述第三组多个开口的开口数多于所述第二组多个开口的开口数。
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