CN103137598A

CN103137598A - 半导体器件及其制造方法

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Publication number: CN103137598A
Application number: CN2011103973254A
Authority: CN
Inventors: 周鸣
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2011-12-02
Filing date: 2011-12-02
Publication date: 2013-06-05
Anticipated expiration: 2031-12-02
Also published as: CN103137598B

Abstract

一种半导体器件及其制造方法。所述半导体器件包括：半导体衬底；依次位于所述半导体衬底上的刻蚀阻挡层、第一介质层、中间停止层和第二介质层，所述中间停止层具有致密的结构，且所述中间停止层的介电常数位于2.3～2.5；被所述刻蚀阻挡层、第一介质层和中间停止层所包围的接触插塞；被所述第二介质层所包围的金属线。所述制造方法可以先形成沟槽再形成通孔，也可以先形成通孔再形成沟槽，还可以采用自对准工艺依次形成沟槽和通孔。本发明既可以保证半导体器件的电阻分布很均匀，又可以减小延迟时间，最终提高了半导体器件的可靠性和稳定性。

Description

半导体器件及其制造方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。

背景技术

随着半导体制造工艺的发展，半导体芯片的面积越来越小，同时，在一个半导体芯片上的半导体器件的数量也越来越多。在半导体电路中，半导体器件之间的信号传输需要高密度的金属互连线，然而这些金属互连线带来的大电阻和寄生电容已经成为限制半导体电路速度的主要因素。

在传统的半导体工艺中，一方面，金属铝一般被用作半导体器件之间的金属互连线，随着半导体工艺的发展，金属铝互连线已经部分被金属铜互连线所替代，这是因为金属铜与金属铝相比具有较小的电阻值，采用金属铜互连线可提高半导体器件之间信号的传输速度。另一方面，低介电常数(Low K)或超低介电常数(ULK)绝缘材料被用作金属层间的介质层的主要成分，减小了金属层之间的寄生电容。

基于金属铜互连线和Low K或ULK的双大马士革(dual damascene)工艺得到广泛应用。双大马士革工艺的特点就是制造多层高密度的金属互连结构，在一定程度上克服了大电阻和寄生电容的问题，从而使半导体电路更高效。双大马士革结构包括通孔(via)和沟槽(trench)。

现有技术中形成双大马士革结构可以采用三种方法：先形成通孔再形成沟槽(即via-first工艺)、先形成沟槽再形成通孔(即trench-first工艺)、自对准工艺(即self-aligned工艺)。以下以via-first工艺为例进行说明。

如图1所示，提供半导体衬底10，在半导体衬底10上依次形成刻蚀阻挡层20、Low K或ULK的介质层30、硬掩模层40；

如图2所示，在硬掩模层40上形成光刻胶层，采用光刻工艺，形成与通孔相对应的光刻胶图案50；

如图3所示，以光刻胶图案50为掩模，刻蚀硬掩模层40，去除光刻胶图案50，且以刻蚀后的硬掩模层40为掩模，刻蚀介质层30和刻蚀阻挡层20至露出半导体衬底10；

如图4所示，在硬掩模层40上形成光刻胶层，采用光刻工艺，形成与沟槽相对应的光刻胶图案60；

如图5所示，以光刻胶图案60为掩模，刻蚀硬掩模层40，去除光刻胶图案60，且以刻蚀后的硬掩模层40为掩模，刻蚀部分介质层30以形成沟槽70b。沟槽70b和通孔70a构成双大马士革结构70。

如图6所示，在沟槽70b和通孔70a中填充铜金属，且进行平坦化处理，去除硬掩模层40，金属层的上表面与介质层30的上表面齐平。沟槽70b中的铜金属形成金属线80b，通孔70a中的铜金属形成接触插塞80a。

但是上述技术中存在以下问题：在采用干法刻蚀工艺刻蚀介质层30以形成沟槽70b的过程中，沟槽70b的深度不易精确控制，从而沟槽70b的深度不均匀，导致接触插塞80a和金属层80b的厚度分布不均匀，最终导致半导体器件的电阻分布不均匀，影响了半导体器件的稳定性和可靠性。

针对上述问题，现有技术提供了一种包括中间停止层的半导体器件，参考图7所示，其在接触插塞80b对应的介质层30a和金属线80a对应的介质层30b之间设置一层中间停止层90。所述中间停止层90的材料为介电常数为8.0的氮化硅。由于中间停止层90的介电常数很大，从而提高了整个介质层的介电常数，最终增大了金属层之间的寄生电容，不利于降低半导体器件的延迟时间。

更多关于双大马士革结构的技术可参考专利申请号为10183458的美国专利申请文件。

发明内容

本发明解决的问题是提供一种半导体器件及其制造方法，既可以保证半导体器件的电阻分布很均匀，又可以减小延迟时间，最终提高半导体器件的可靠性和稳定性。

为解决上述问题，本发明提供了一种半导体器件，包括：

半导体衬底；

依次位于所述半导体衬底上的刻蚀阻挡层、第一介质层、中间停止层和第二介质层，所述中间停止层具有致密的结构，且所述中间停止层的介电常数位于2.3～2.5；

被所述刻蚀阻挡层、第一介质层和中间停止层所包围的接触插塞；

被所述第二介质层所包围的金属线。

可选地，所述中间停止层的厚度范围包括：

可选地，所述中间停止层的材料包括：氮化硼。

可选地，所述第一介质层或所述第二介质层的材料为低K介质层或超低K介质层。

为了解决上述问题，本发明还提供了一种半导体器件的制造方法，包括：

提供半导体衬底；

在所述半导体衬底上依次形成刻蚀阻挡层、第一介质层、中间停止层和第二介质层，所述中间停止层具有致密的结构，且所述中间停止层的介电常数位于2.3～2.5；

刻蚀所述第二介质层、中间停止层、第一介质层和刻蚀阻挡层至露出半导体衬底，形成双大马士革结构，所述双大马士革结构包括沟槽和通孔，所述沟槽位于所述第二介质层中，所述通孔位于所述中间停止层、第一介质层和刻蚀阻挡层中；

在所述双大马士革结构中填充金属层，所述金属层的上表面与所述第二介质层的上表面齐平。

可选地，所述形成双大马士革结构包括：先形成通孔，再形成沟槽。

可选地，所述形成双大马士革结构包括：先形成沟槽，再形成通孔。

可选地，所述中间停止层的厚度范围包括：

可选地，所述中间停止层的材料包括：氮化硼。

提供半导体衬底；

在所述半导体衬底上形成刻蚀阻挡层、第一介质层和中间停止层，所述中间停止层具有致密的结构，且所述中间停止层的介电常数位于2.3～2.5；

刻蚀所述中间停止层至露出第一介质层，形成与通孔相对应的开口；

在所述中间停止层和第一介质层上形成第二介质层和硬掩模层；

刻蚀所述硬掩模层至露出第二介质层，形成与沟槽相对应的开口；

以所述硬掩模层为掩模，刻蚀所述第二介质层至露出中间停止层，形成沟槽；

以所述硬掩模层为掩模，刻蚀剩余的第二介质层、所述第一介质层和刻蚀阻挡层至露出半导体衬底，形成通孔；

在所述沟槽和所述通孔中填充金属层，进行平坦化处理，去除所述硬掩模层，所述金属层的上表面与所述第二介质层的上表面齐平。

可选地，所述中间停止层的厚度范围包括：

可选地，所述中间停止层的材料包括：氮化硼。

与现有技术相比，本发明具有以下优点：提供了一种包括结构致密的中间停止层的半导体器件，一方面，通过控制中间停止层的位置，可以精确控制沟槽和通孔的深度，保证通孔和沟槽的深度比较均匀，从而半导体器件的电阻分布很均匀；另一方面，中间停止层的介电常数位于2.3～2.5，由于中间停止层的介电常数很小，从而不会增加介质层的介电常数，即不会提高金属层间的寄生电容，最终提高了半导体器件的可靠性和稳定性。

附图说明

图1至图6是现有技术中一种半导体器件的制造方法的示意图；

图7是现有技术另一种半导体器件的结构示意图；

图8是本发明实施方式中半导体器件的结构示意图；

图9至图20是本发明实施例一中半导体器件的制造方法的示意图；

图21至图22是本发明实施例二中半导体器件的制造方法的示意图；

图23至图28是本发明实施例三中半导体器件的制造方法的示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

正如背景技术部分所述，现有技术中，一种半导体器件不包括中间停止层，从而会导致沟槽和通孔的深度不均匀，影响半导体器件的电阻；另一种半导体器件包括介电常数很大的中间停止层，从而会增大介质层的介电常数，影响半导体器件的电容。

针对上述缺陷，本发明提供了一种半导体器件及其制造方法。

参考图8所示，所述半导体器件包括：

半导体衬底100；

依次位于所述半导体衬底100上的刻蚀阻挡层200、第一介质层310、中间停止层400和第二介质层320，所述中间停止层400具有致密的结构，且所述中间停止层400的介电常数位于2.3～2.5；

被所述刻蚀阻挡层200、第一介质层310和中间停止层400所包围的接触插塞500b；被所述第二介质层320所包围的金属线500a。

本发明一方面通过控制中间停止层400的位置，可以精确控制金属线500a和接触插塞500b的厚度，使得金属线500a和接触插塞500b的厚度比较均匀，从而半导体器件的电阻分布很均匀；另一方面，中间停止层400的介电常数位于2.3～2.5，由于中间停止层400的介电常数很小，从而不会增加整个介质层的介电常数，即不会提高金属层间的寄生电容，最终提高了半导体器件的可靠性和稳定性。

下面结合附图进行详细说明。

实施例一

本实施例提供了一种采用via-first工艺来制造半导体器件的方法，大致包括以下步骤：

如图9所示，提供半导体衬底100。

所述半导体衬底100可以是硅或者硅锗，所述半导体衬底100中可以包括MOS管等器件，还可以包括用于实现电连接的金属导线。

如图10所示，在所述半导体衬底100上形成刻蚀阻挡层200。

所述刻蚀阻挡层200用于防止金属扩散，例如，所述刻蚀阻挡层200可以是铜阻挡层或铝阻挡层等金属阻挡层。需要说明的是，本实施例中，所述刻蚀阻挡层200为铜阻挡层，用于防止位于刻蚀阻挡层200上方的铜质金属线的扩散，所述铜阻挡层的材料可以为氮化硅，但是本发明并不限制于此。

具体地，所述刻蚀阻挡层200的厚度范围可以包括：

如：

或

如图11所示，在所述刻蚀阻挡层200上形成第一介质层310。

所述第一介质层310可以为低k介质层，如黑钻石(black diamond)等；也可以为超低k介质层，如SiOCH等。所述低k介质层的介电常数可以小于或等于3.9，所述超低k介质层的介电常数可以小于或等于2.5，从而第一介质层310的结构较稀疏。

所述第一介质层310的厚度由接触插塞的厚度决定，具体地，本实施例中第一介质层310、刻蚀阻挡层200和后续形成的中间停止层的厚度之和等于接触插塞的厚度。

所述第一介质层310的具体形成工艺对于本领域的技术人员是熟知的，在此不再赘述。

如图12所示，在所述第一介质层310上形成中间停止层400。

所述中间停止层400具有致密的结构，且所述中间停止层400的介电常数位于2.3～2.5，如：2.3、2.4或2.5。

所述中间停止层400的材料可以为氮化硼(BN)。为了实现氮化硼的介电常数位于2.3～2.5之间，本实施例可以采用PECVD工艺形成氮化硼。

所述中间停止层400的厚度范围可以包括：

如：

或

如图13所示，在所述中间停止层400上形成第二介质层320。

所述第二介质层320可以为低k介质层或超低k介质层。具体地，所述第二介质层320与所述第一介质层310可以相同，也可以不同。

本实施例中所述第一介质层310和第二介质层320均为超低k介质层。

所述第二介质层320的厚度由金属线的厚度决定，具体地，所述第二介质层320的厚度等于金属线的厚度。

如图14所示，在所述第二介质层320上依次形成硬掩模层600和底部抗反射层700。

需要说明的是，在本发明的其他实施例中，还可以仅形成硬掩模层600；或者，还可以在硬掩模层600和底部抗反射层700之间再设置一层低温氧化层(LTO)等，其不限制本发明的保护范围。

其中，所述硬掩模层600可以是一层致密的氧化层，如：TEOS(正硅酸乙酯)。

其中，所述底部抗反射层700的材料可以为氮化钛，其作用主要为：防止光线通过光刻胶后在晶圆界面发生反射，避免反射的光线会与入射光发生干涉，使得光刻胶能均匀曝光。

如图15所示，在所述底部抗反射层700上形成光刻胶层，进行光刻处理，形成与通孔对应的光刻胶图案800。

本发明并不限制光刻胶的材料，可以是任意材料的光刻胶。

如图16所示，以所述光刻胶图案800为掩模，依次刻蚀所述底部抗反射层700和硬掩模层600，随后去除所述光刻胶图案800和底部抗反射层700。

如图17所示，以所述硬掩模层600为掩模，依次刻蚀所述第二介质层320、中间停止层400、第一介质层310和刻蚀阻挡层200至露出半导体衬底100，形成通孔500B。

本实施例可以采用干法刻蚀工艺刻蚀所述第二介质层320、中间停止层400、第一介质层310和刻蚀阻挡层200。其中，刻蚀温度范围可以包括：300℃～400℃，气压范围可以包括：0.1托～0.7托，刻蚀气体的流量范围可以包括：100sccm～1000sccm。

具体地，刻蚀第二介质层320时可以选用NF₃作为刻蚀气体，刻蚀中间停止层400时可以选用Cl₂作为刻蚀气体，刻蚀第一介质层310和刻蚀阻挡层200时可以选用NF₃作为刻蚀气体。

所述刻蚀气体NF₃对第二介质层320或第一介质层310或刻蚀阻挡层200与中间停止层400的刻蚀选择比大于或等于15。如：所述刻蚀气体NF₃对超低k介质层的刻蚀速率可以是所述刻蚀气体NF₃对氮化硼(即中间停止层400)的刻蚀速率的20倍。

所述刻蚀气体Cl₂对中间停止层400的刻蚀速率大于对第二介质层320或第一介质层310的刻蚀速率。

如图18所示，在硬掩模层600和半导体衬底100上形成光刻胶层，进行光刻处理，形成与沟槽对应的光刻胶图案900。

本实施例中所述光刻胶图案900覆盖了通孔500B及未与沟槽对应的硬掩模层600，仅暴露与沟槽对应的硬掩模层600。

本实施例中还可以在形成光刻胶图案900之前，在硬掩模层600和半导体衬底100上形成底部抗反射层，其对于本领域的技术人员是熟知的，在此不再赘述。

如图19所示，以光刻胶图案900为掩模，刻蚀所述硬掩模层600，去除光刻胶图案900；以所述硬掩模层600为掩模，刻蚀所述第二介质层320至露出中间停止层400，形成沟槽500A。

本实施例中采用干法刻蚀工艺刻蚀所述第二介质层320。其中，刻蚀温度范围可以包括：300℃～400℃，气压范围可以包括：0.1托～0.7托，刻蚀气体的流量范围可以包括：100sccm～1000sccm。

具体地，刻蚀第二介质层320时可以选用NF₃作为刻蚀气体。所述刻蚀气体NF₃对第二介质层320与中间停止层400的刻蚀选择比大于或等于15。如：所述刻蚀气体NF₃对超低k介质层的刻蚀速率可以是所述刻蚀气体NF₃对氮化硼的刻蚀速率的20倍。

本实施例利用刻蚀气体对中间停止层400与第二介质层320的高刻蚀选择比，保证形成沟槽500A时的刻蚀可以停止在第二介质层320，从而通孔500B的上表面和沟槽500A的下表面均很整齐，最终可以保证填充在通孔500B和沟槽500A中的金属层的表面很均匀平整，使得半导体器件的电阻值很均匀。此外，通过控制中间停止层400的位置，就可以精确控制通孔500B的上表面和沟槽500A的下表面位置。

至此，所述通孔500B和所述沟槽500A构成双大马士革结构。

如图20所示，在所述通孔500B和所述沟槽500A中填充金属层，且进行平坦化处理，去除所述硬掩模层600，使所述金属层的上表面与所述第二介质层320的上表面齐平，从而填充在沟槽500A中的金属层作为金属线500a，填充在通孔500B中的金属层作为接触插塞500b。

本实施例中填充的金属层可以为铜。

至此，得到图20所示的半导体器件。

实施例二

本实施例提供了一种采用trench-first工艺来制造半导体器件的方法，其与实施例一的区别在于：如图21所示，先形成沟槽500A；如图22所示，再形成通孔500B。

形成沟槽500A和通孔500B的具体工艺对于本领域的技术人员是熟知的，在此不再赘述。

采用本实施例方法得到的半导体器件与实施例一相同。

本实施例同样以结构致密且介电常数位于2.3～2.5的材料(如：氮化硼)作为中间停止层400。一方面，通过控制中间停止层400的位置，可以精确控制沟槽500A的深度，通过控制中间停止层400和刻蚀阻挡层200的位置，可以精确控制通孔500B的深度，即使得通孔500B和沟槽500A的深度均比较均匀，从而半导体器件的电阻分布很均匀；另一方面，由于中间停止层400的介电常数很小，从而不会增加介质层的介电常数，即不会提高金属层间的寄生电容，最终提高了半导体器件的可靠性和稳定性。

实施例三

本实施例提供了一种采用self-aligned工艺来制造半导体器件的方法，其大致包括以下步骤：

如图23所示，提供半导体衬底100，在半导体衬底100上依次形成刻蚀阻挡层200、第一介质层310和中间停止层400，其与实施例一相同，在此不再赘述。

如图24所示，刻蚀所述中间停止层400至露出第一介质层310，形成与通孔相对应的开口。

本实施例可以采用干法刻蚀工艺刻蚀中间停止层400，具体地，可以选用Cl₂作为刻蚀气体。

如图25所示，在所述中间停止层400和第一介质层310上形成第二介质层320。

如图26所示，在第二介质层320上形成硬掩模层600，刻蚀所述硬掩模层600至露出第二介质层320，形成与沟槽相对应的开口；以所述硬掩模层600为掩模，刻蚀所述第二介质层320至露出中间停止层400，形成沟槽500A。

如图27所示，继续以所述硬掩模层600为掩模，刻蚀剩余的第二介质层320、所述第一介质层310和刻蚀阻挡层200至露出半导体衬底100，形成通孔500B。

本实施例可以采用干法刻蚀工艺形成沟槽500A和通孔500B，且可以采用NF₃作为刻蚀气体，所述刻蚀气体NF₃对第二介质层320/第一介质层310/刻蚀阻挡层200与中间停止层400的刻蚀选择比大于或等于15。如：所述刻蚀气体NF₃对超低k介质层的刻蚀速率可以是所述刻蚀气体NF₃对氮化硼的刻蚀速率的20倍。

如图28所示，在所述沟槽500A和所述通孔500B中填充金属层，进行平坦化处理，去除所述硬掩模层600，使所述金属层的上表面与所述第二介质层320的上表面齐平。其中，填充在沟槽500A中的金属层作为金属线500a，填充在通孔500B中的金属层作为接触插塞500b。

采用本实施例得到的半导体器件与前面两个实施例相同。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种半导体器件，其特征在于，包括：

半导体衬底；

被所述第二介质层所包围的金属线。

2.如权利要求1所述的半导体器件，其特征在于，所述中间停止层的厚度范围包括：

3.如权利要求1所述的半导体器件，其特征在于，所述中间停止层的材料包括：氮化硼。

4.如权利要求1所述的半导体器件，其特征在于，所述第一介质层或所述第二介质层的材料为低K介质层或超低K介质层。

5.一种半导体器件的制造方法，其特征在于，包括：

提供半导体衬底；

6.如权利要求5所述的半导体器件的制造方法，其特征在于，所述形成双大马士革结构包括：先形成通孔，再形成沟槽。

7.如权利要求5所述的半导体器件的制造方法，其特征在于，所述形成双大马士革结构包括：先形成沟槽，再形成通孔。

8.如权利要求5所述的半导体器件的制造方法，其特征在于，所述中间停止层的厚度范围包括：

9.如权利要求5所述的半导体器件的制造方法，其特征在于，所述中间停止层的材料包括：氮化硼。

10.如权利要求5所述的半导体器件的制造方法，其特征在于，所述第一介质层或所述第二介质层的材料为低K介质层或超低K介质层。

11.一种半导体器件的制造方法，其特征在于，包括：

提供半导体衬底；

12.如权利要求11所述的半导体器件的制造方法，其特征在于，所述中间停止层的厚度范围包括：

13.如权利要求11所述的半导体器件的制造方法，其特征在于，所述中间停止层的材料包括：氮化硼。

14.如权利要求11所述的半导体器件的制造方法，其特征在于，所述第一介质层或所述第二介质层的材料为低K介质层或超低K介质层。