KR101063795B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR101063795B1
KR101063795B1 KR1020030049319A KR20030049319A KR101063795B1 KR 101063795 B1 KR101063795 B1 KR 101063795B1 KR 1020030049319 A KR1020030049319 A KR 1020030049319A KR 20030049319 A KR20030049319 A KR 20030049319A KR 101063795 B1 KR101063795 B1 KR 101063795B1
Authority
KR
South Korea
Prior art keywords
pattern
etching
via hole
region
ion implantation
Prior art date
Application number
KR1020030049319A
Other languages
English (en)
Other versions
KR20050009916A (ko
Inventor
류상욱
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030049319A priority Critical patent/KR101063795B1/ko
Publication of KR20050009916A publication Critical patent/KR20050009916A/ko
Application granted granted Critical
Publication of KR101063795B1 publication Critical patent/KR101063795B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 비아홀이 형성되는 지역에 미리 이온주입공정을 통해 이온을 주입시킨후 식각공정을 실시하여 비아홀을 형성함으로써 비아홀 대밀지역과 소밀지역 간에 식각 속도차를 감소시켜 비아홀 소밀지역에서의 식각이 정지되는 현상을 방지할 수 있는 반도체 소자의 제조방법이 개시된다.
비아홀, 이온주입, 패턴 밀도차

Description

반도체 소자의 제조방법{Method for manufacturing semiconductor device}
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 6a는 TEOS(Tetra Ethyle Ortho Silicate) 계열 식각공정시 비아홀(via hole) 대밀지역과 소밀지역 간에 발생되는 식각 속도차를 설명하기 위하여 도시한 SEM(Scanning Electron Microscope) 사진이다.
도 6b는 SOG(Spin On Glass) 계열 식각공정시 비아홀 대밀지역과 소밀지역 간에 발생되는 식각 속도차를 설명하기 위하여 도시한 SEM 사진이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판 12 : 반도체 구조물층
14 : 제1 층간절연막 16 : 하부 금속배선
18 : 제2 확산방지막 20 : 제2 층간절연막
22 : 캡핑층 24 : 비아홀 식각 마스크
28 : 비아홀
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 국부적인 패턴밀도(예컨대, 비아홀) 차이에 따라 발생되는 지역 간 식각 속도차를 해소할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 제조공정시 콘택홀(또는, 비아홀(via hole)) 및 트렌치(trench)를 형성하기 위한 층간절연막(Inter layer Dielectric) 식각공정은 건식식각방식이 이용되고 있다. 상기 식각공정에서는 주(main) 식각가스로는 CxFyHz (1≤x≤5, 1≤y≤8, 1≤z≤3 임) 가스가 이용되고, 첨가가스로는 O2, N2, Ar 가스가 이용된다.
그러나, 웨이퍼(wafer)의 전체 면적에 비아홀이 차지하는 비아홀 밀도는 1% 미만이다. 이럴 경우, 포토레지스트(photoresist)로 인하여 생성되는 카본(carbon) 성분, 그리고 비아홀이 국부적으로 많은 비아홀 대밀지역과 비아홀이 적은 비아홀 소밀지역 간의 식각 부산물의 생성량의 차이 등에 의해 도 6a 및 도 6b에 도시된 바와 같이 이 두 지역간에 식각 속도차가 발생된다. 즉, 식각공정시 비아홀 대밀지역(원형안 '2')에서는 식각 속도가 높고, 비아홀 소밀지역(원형안 '1'), 예컨대 포토레지스트로 덮혀 있는 부분과 바로 인접한 지역에서는 식각 속도가 낮다. 이러한 이유는 첨가가스에 따라 CxHyFz 가스의 C/F 비율(ratio)이 국부적인 차이를 보이기 때문이다. 여기서, 도 6a는 층간절연막이 TEOS(Tetra Ethyle Ortho Silicate) 계열로 형성되는 경우, 도 6b는 층간절연막이 SOG(Spin On Glass) 계열로 형성되는 경우이다.
식각해야할 절연막(즉, 층간절연막)이 많고 포토레지스트의 면적이 국부적으로 작으면, C/F 비율이 낮아져서 식각속도가 증가된다. 반대로, 포토레지스트의 면적이 국부적으로 크면, 그 부분의 식각속도가 낮아져서 식각이 정지되는 현상이 발생되기도 한다. 이에 따라, 금속배선의 단선이 발생되어 반도체 소자의 오동작이 야기되기도 한다. 특히, 이러한 현상은 하부층(underlayer)에 대한 높은 선택비를 구현하고자 할때 사용되는 C/F 비율이 매우 높은 가스, 즉 C4F6, C5F8 , C6F8 등의 사용시 주로 나타난다.
따라서, 본 발명의 바람직한 실시예는 웨이퍼 상의 국부적인 패턴밀도(예컨대, 비아홀, 금속배선 패턴) 차이에 따라 발생되는 지역 간 식각 속도차를 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 일측면에 따르면, 소정 패턴이 조밀하게 형성될 제1 지역과 상기 패턴이 상기 제1 지역보다 작은 조밀도로 형성될 제2 지역으로 정의되는 반도체 기 판이 제공되는 단계와, 상기 반도체 기판 상에 패턴물질이 형성되는 단계와, 상기 패턴물질 상에 상기 패턴을 형성하기 위한 식각 마스크가 형성되는 단계와, 상기 식각 마스크를 이용한 이온주입공정을 실시하여 상기 패턴물질의 일부에 이온이 주입되는 단계와, 상기 식각 마스크를 이용한 식각공정을 실시하여 상기 이온이 주입된 상기 패턴물질이 식각되어 상기 패턴이 형성되는 단계를 포함하는 반도체 소자의 제조방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1 내지 도 5에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소를 가리킨다.
도 1을 참조하면, 비아홀의 밀도에 따라 비아홀 소밀지역(A) 및 비아홀 대밀지역(B)으로 정의되는 반도체 기판(10)이 제공된다. 이후, 반도체 기판(10)에는 소정의 반도체 구조물층(12)이 형성된다. 여기서, 반도체 구조물층(12)은 트랜지스터(tranisitor), 메모리 셀(memory cell), 캐패시터(capacitor), 접합층 및 도전층 등이 포함될 수 있다. 도시된, 비아홀 소밀지역(A)은 인접한 비아홀로부 터 떨어져 고립되도록 비아홀이 형성된 지역이다. 비아홀 대밀지역(B)은 다수의 비아홀이 근접하도록 조밀하게 형성된 지역이다. 지역(C)은 비아홀이 형성되지 않는 지역이다.
상기 반도체 구조물층(12)이 형성된 후, 상기 반도체 구조물층(12) 상에는 층간절연막(14)(이하, '제1 층간절연막'이라 함)이 형성된다. 이때, 제1 층간절연막(14)은 예컨대, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass) 또는 SOG(Spin On Glass) 등으로 형성될 수 있다. 또한, 저유전막으로, SiO 또는 SiO2에 국부적으로 불소, 수소, 붕소 또는 인 등이 결합(substitutional) 또는 삽입(interstitial)된 막으로 형성될 수 있다. 이후, 상기 제1 층간절연막(14)은 CMP(Chemical Mechanical Polishing) 공정을 통해 평탄화된다.
상기 CMP 공정이 완료된 후, 전체 구조 상부에는 포토레지스트(photoresist)가 전면 도포(coating)된 후, 포토 마스크(photomask)를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 제1 층간절연막(14)의 일부가 노출되는 포토레지스트 패턴(photoresist pattern; 미도시)이 형성된다. 이후, 상기 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 건식식각방식 또는 습식식각방식으로 실시하여 노출되는 제1 층간절연막(14)이 패터닝된다. 이로써, 반도체 구조물층(12)의 일부가 노출되는 콘택홀(contact hole; 미도시)이 형성된다. 이후, 상기 포토레지스트 패턴은 스트립 공정(strip)을 통해 제거된다.
상기 콘택홀이 형성된 후, 상기 콘택홀 내부면(즉, 내측면과 저면)에 확산방지막(이하, '제1 확산방지막'이라 함)(미도시)이 형성된다. 예컨대, 제1 확산방지막은 하부 금속배선(16)과 반도체 구조물층과의 접착력을 향상시키고, 하부 금속배선(16)을 이루는 원자들이 제1 층간절연막(14)으로 확산되는 것을 방지하는 기능을 한다. 예컨대, 상기 제1 확산방지막은 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co 및 CoSi2 중 어느 하나로 형성되거나, 이 들이 적어도 2개 이상 적층되어 형성될 수 있다. 이후, 상기 콘택홀이 매립되도록 하부 금속배선(16)이 형성된다. 상기 하부 금속배선(16)은 Cu(copper), Al(Aluminum), Pt(Platinum), Pd(Palladium), Ru(Rubidium), St(Strontium), Rh(Rhadium) 및 Co(Cobalt) 중 어느 하나로 이루어진 금속층으로 형성될 수도 있다. 이때, 하부 금속배선(16)은 전기도금 방식을 이용하여 형성될 수도 있다.
도 2를 참조하면, 도 1에서 제1 하부 금속배선(16)이 형성된 후 전체 구조 상부에는 제2 확산방지막(18)이 형성된다. 이후, 상기 제2 확산방지막(18) 상에는 제2 층간절연막(20)이 형성된다. 이때, 제2 층간절연막(20)은 OSG(Organo Silica Glass)로 형성되는 것이 바람직하다. 이 외에도, BPSG, PSG, PETEOS, USG, FSG 또는 SOG 등으로 형성되거나, 저유전막으로, SiO 또는 SiO2에 국부적으로 불소, 수소, 붕소 또는 인 등이 결합 또는 삽입된 막으로 형성될 수 있다. 또한, 제2 층간절연막(20)은 상기에서 설명된 물질들이 적어도 2층 이상 혼합된 적층구조로 형성될 수 있다. 이후, 제2 층간절연막(20) 상에는 캡핑층(capping layer; 22)이 형성될 수 있다. 이때, 상기 캡핑층(22)은 SiO2, SiC, SiN(Si3N4), SiOC, SiOCH, SiON 등의 물질로 형성된다. 여기서, 상기 캡핑층(22)은 반사방지막, 후속 CMP 공정시 정지층(stop layer) 또는 후속 이온주입공정시(도 4 참조) 스크린 마스크(screen mask)로 기능한다.
도 3을 참조하면, 도 2에서 캡핑층(22)이 형성된 후, 일례로 선(先)비아 방식으로 듀얼 다마신 공정(dual damascene)이 실시된다. 전체 구조 상부에는 포토레지스트가 전면 도포된 후 포토 마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(24)(이하, '비아홀 식각 마스크'라 함)이 형성된다. 한편, 상기 비아홀 식각 마스크(24)가 형성되기 전에 상기 캡핑층(22) 상에는 반사방지막(미도시)이 형성될 수도 있다.
도 4를 참조하면, 도 3에서 형성된 비아홀 식각 마스크(24)를 이온주입마스크로 이용하고, 상기 캡핑층(22)을 스크린 마스크로 이용한 이온주입공정이 실시된다. 상기 이온주입공정은 주기율표상 할로겐족의 원소를 하나 또는 그 이상을 이온화하여 주입하는 방식으로 실시된다. 예컨대, 불소, 염소, 브롬 등 반응성이 매우 강한 식각 원소가 사용된다. 이때, 이온주입공정은 1.0E5ions/cm2 내지 1.0E18ions/cm2 정도의 도즈량(dose)과 5KeV 내지 100KeV 정도의 이온주입에너지로 실시된다. 이러한 이온주입공정을 통해 제2 층간절연막(20)의 일정 부위에는 이온(26)들이 주입되어 분포된다.
도 5를 참조하면, 도 4에서 이온주입공정이 완료된 후, 상기 비아홀 식각 마스크(24)를 이용한 식각공정이 실시된다. 이때, 상기 식각공정은 건식식각방식으로 실시되며, CxFyHz (1≤x≤5, 1≤y≤8, 1≤z≤3 임) 가스를 주 식각가스로 이용되고, O2, N2, He 또는 Ar 가스 등을 첨가가스로 이용된다. 이로써, 비아홀 대밀지역(B)은 물론 비아홀 소밀지역(A)에도 식각 정지현상없이 비아홀(28)이 형성된다. 이와 같이 비아홀 소밀지역(A)에 식각 정지현상이 발생되지 않는 이유는 도 3에서 설명한 바와 같이, 비아홀(28)이 형성될 지역에 미리 이온주입공정을 통해 식각 이온들을 주입시키기 때문이다. 즉, 이온주입공정을 통해 깊이방향(즉, 하부방향)으로 분포된 반응성 강한 불소와 같은 식각 이온에 의해 비아홀(28)을 형성하기 위한 식각공정시 빠르게 식각이 진행되기 때문이다. 이어서, 스트립 공정을 통해 상기 비아홀 식각 마스크는 제거되고, 이후, 트렌치 형성공정 및 상부 금속배선 형성공정이 순차적으로 실시된다. 이러한 공정은 일반적인 공정과 동일한 공정으로 진행될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 바람직한 실시예는 비아홀을 형성하는 공정에 한정되는 것이 아니며, 패턴 밀도가 지역에 따라 서로 다르게 형성되는 여러 막 또는 층 모두 적용할 수 있다. 즉, 이온주입공정을 통해 이온이 주입되어 식각속도가 빨라지는 모든 패턴물질에 적용할 수 있다. 이러한 사항을 고려하여, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 의하면, 비아홀이 형성되는 지역에 미리 이온주입공정을 통해 이온을 주입시킨후 식각공정을 실시하여 비아홀을 형성함으로써 비아홀 대밀지역과 소밀지역 간에 식각 속도차를 감소시켜 비아홀 소밀지역에서의 식각이 정지되는 현상을 방지할 수 있다.

Claims (5)

  1. 소정 패턴이 조밀하게 형성될 제1 지역과 상기 패턴이 상기 제1 지역보다 작은 조밀도로 형성될 제2 지역으로 정의되는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 패턴물질층을 형성하는 단계;
    상기 패턴물질층 상에 상기 패턴을 형성하기 위한 포토레지스트 패턴을 형성하는 단계;
    식각 이온을 상기 포토레지스트 패턴을 이용한 이온주입공정을 통해 상기 패턴물질층 내부에 주입하되, 상기 이온주입 공정은 주기율표상 할로겐족의 원소 중에서 반응성이 강한 식각 원소인 불소, 염소, 브롬 중 하나 또는 그 이상을 이온화하여 주입하는 방식으로 실시하는 단계; 및
    상기 포토레지스트 패턴을 이용한 식각공정을 실시하여 상기 식각 이온이 주입된 상기 패턴물질층을 식각하여 상기 제1 지역에 상기 패턴을 조밀하게 형성하고, 상기 제2 지역에 상기 패턴을 상기 제1 지역보다 작은 조밀도로 형성하되, 상기 식각공정은 건식식각방식으로 실시되며, CxFyHz (1≤x≤5, 1≤y≤8, 1≤z≤3 임) 가스를 주 식각가스로 이용되고, O2, N2, He 또는 Ar 가스 등을 첨가가스로 이용하여 실시하는 단계를 포함하여 구성되는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 패턴물질층은 OSG, BPSG, PSG, PETEOS, USG, FSG 또는 SOG이거나, SiO 또는 SiO2에 국부적으로 불소, 수소, 붕소 또는 인이 결합 또는 삽입된 막인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 식각 이온의 이온주입공정은 1.0E5ions/cm2 내지 1.0E18ions/cm2 의 도즈량(dose)과 5KeV 내지 100KeV 의 이온주입에너지로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 패턴은 비아홀 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020030049319A 2003-07-18 2003-07-18 반도체 소자의 제조방법 KR101063795B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030049319A KR101063795B1 (ko) 2003-07-18 2003-07-18 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030049319A KR101063795B1 (ko) 2003-07-18 2003-07-18 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20050009916A KR20050009916A (ko) 2005-01-26
KR101063795B1 true KR101063795B1 (ko) 2011-09-08

Family

ID=37222498

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030049319A KR101063795B1 (ko) 2003-07-18 2003-07-18 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR101063795B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100255007B1 (ko) * 1997-12-08 2000-05-01 김영환 반도체 장치의 절연막 식각방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100255007B1 (ko) * 1997-12-08 2000-05-01 김영환 반도체 장치의 절연막 식각방법

Also Published As

Publication number Publication date
KR20050009916A (ko) 2005-01-26

Similar Documents

Publication Publication Date Title
US7045455B2 (en) Via electromigration improvement by changing the via bottom geometric profile
US20090102052A1 (en) Semiconductor Device and Fabricating Method Thereof
US9412651B2 (en) Air-gap formation in interconnect structures
US20190237356A1 (en) Air gap formation in back-end-of-line structures
JPH1187352A (ja) デュアルダマシン・エッチングの実施方法およびビア形成方法
KR100571417B1 (ko) 반도체 소자의 듀얼 다마신 배선 및 그 제조 방법
JP3887175B2 (ja) 半導体装置及びその製造方法
KR100460771B1 (ko) 듀얼다마신 공정에 의한 다층 배선의 형성 방법
US7253112B2 (en) Dual damascene process
JP2004273483A (ja) 配線構造の形成方法
JP4638139B2 (ja) 半導体素子の金属配線形成方法
KR20090068035A (ko) 반도체 소자의 제조방법
CN102034733A (zh) 互连结构及其形成方法
KR101063795B1 (ko) 반도체 소자의 제조방법
JP2001168192A (ja) 半導体装置の製造方法
KR20030058523A (ko) 듀얼 다마신공정에 의한 다층 금속배선의 형성 방법
KR101103550B1 (ko) 반도체 소자의 금속배선 형성방법
JP2006319116A (ja) 半導体装置およびその製造方法
KR101021176B1 (ko) 반도체 소자의 금속배선 형성방법
KR101005737B1 (ko) 반도체 소자의 금속배선 형성방법
KR100539443B1 (ko) 반도체 소자의 금속배선 형성방법
KR20000072897A (ko) 반도체 장치의 제조 방법
KR20050007630A (ko) 반도체 소자의 제조방법
KR101024871B1 (ko) 듀얼 다마신 패턴 형성 방법
KR101138082B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140820

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150818

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee