KR100255007B1 - 반도체 장치의 절연막 식각방법 - Google Patents
반도체 장치의 절연막 식각방법 Download PDFInfo
- Publication number
- KR100255007B1 KR100255007B1 KR1019970066608A KR19970066608A KR100255007B1 KR 100255007 B1 KR100255007 B1 KR 100255007B1 KR 1019970066608 A KR1019970066608 A KR 1019970066608A KR 19970066608 A KR19970066608 A KR 19970066608A KR 100255007 B1 KR100255007 B1 KR 100255007B1
- Authority
- KR
- South Korea
- Prior art keywords
- interlayer dielectric
- insulating film
- interlayer insulating
- etching
- contact hole
- Prior art date
Links
- 239000011229 interlayer Substances 0.000 title claims abstract description 61
- 238000000034 method Methods 0.000 title claims abstract description 37
- 238000005530 etching Methods 0.000 title claims abstract description 31
- 239000010410 layer Substances 0.000 claims abstract description 26
- 229910052751 metal Inorganic materials 0.000 claims abstract description 26
- 239000002184 metal Substances 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000005468 ion implantation Methods 0.000 claims description 6
- 229910017855 NH 4 F Inorganic materials 0.000 claims 2
- 239000000203 mixture Substances 0.000 claims 1
- 125000000896 monocarboxylic acid group Chemical group 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 abstract description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052710 silicon Inorganic materials 0.000 abstract description 9
- 239000010703 silicon Substances 0.000 abstract description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 abstract description 8
- 150000002500 ions Chemical class 0.000 abstract description 7
- 230000004888 barrier function Effects 0.000 abstract description 6
- 238000001039 wet etching Methods 0.000 abstract description 6
- 229920000642 polymer Polymers 0.000 abstract description 4
- 238000000059 patterning Methods 0.000 abstract description 2
- 239000004411 aluminium Substances 0.000 abstract 3
- 238000001312 dry etching Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 2
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/3115—Doping the insulating layers
- H01L21/31155—Doping the insulating layers by ion implantation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 절연막 식각공정에 있어서, 식각 시에 발생되는 폴리머 등을 최소화하기에 적당한 반도체 장치의 절연막 식각방법에 관한 것으로, 금속배선이 형성된 반도체기판에 다 수층의 층간절연막을 형성하는 공정과, 층간절연막 상에 금속배선과 대응된 부위를 노출시키는 마스크패턴을 형성하는 공정과, 마스크패턴을 식각마스크로 층간절연막의 금속배선과 대응된 부위에 F+이온주입하는 공정과, 이온주입된 층간절연막에 BOE(Buffered Oxide Etchant)를 이용하여 습식식각 공정을 진행시키는 공정을 구비한 것을 특징으로 한다.
따라서, 본 발명에서는 층간절연막 측면으로의 언더컷 또는 층간절연막 상에 형성된 콘택홀/비아홀 측벽의 폴리머 등을 방지할 수 있어 식각에 의한 손상을 최소화할 수 있고, 또한, F+이온주입 및 BOE 를 이용함으로써 수직방향으로의 층간절연막 식각속도가 빨라 결과적으로 공정시간이 단축되는 잇점이 있다.
Description
본 발명은 반도체 장치의 절연막 식각방법에 관한 것으로, 특히, 금속배선이 노출되도록 그 상부에 적층되어 형성된 층간절연막을 식각하여 콘택홀/비아홀을 형성하는 공정에서, 식각 시에 발생되는 언더컷 또는 폴리머 등을 최소화하기에 적당한 반도체 장치의 층간절연막 식각방법에 관한 것이다.
반도체 제조 공정에서, 절연막 식각 공정으로는 반도체기판에 웰 형성 공정 시의 절연막 식각, 소자분리 공정에서 질화막 식각, 콘택홀/비아홀을 형성하기 위한 층간절연막 식각 등의 여러 경우가 있으며, 이 중 특히, 콘택홀/비아홀을 형성하기 위한 층간절연막에 식각공정 등을 수행하기 위한 통상적인 식각방법으로는 반응성이온 식각, 플라즈마 상태의 식각가스를 사용한 건식식각 방법과, 습식액을 이용하여 처리조 내에서 디핑처리방식 또는 버블방식 등을 사용한 습식식각 방법이 병행되거나 또는 단독으로 사용되었다.
도 1a 및 도 1b 는 종래기술에 따른 일실시예로, 콘택홀/비아홀 공정시 금속배선이 노출되도록 층간절연막이 식각되는 것을 보인 공정단면도이다.
도 1a 와 같이, 실리콘기판(100) 상에 형성된 금속배선(M1)을 덮는 TEOS(TetraEthyl Ortho Silicate)인 제 1층간절연막(108)을 형성한다.
이 때, 금속배선(M1)은 알루미늄층(104)이 사용되며, 이 알루미늄층(104)은 하부의 실리콘과 반응하여 확산되기 쉬우므로 이를 방지하기 위해 실리콘기판(100)과 알루미늄층(104) 사이에 금속장벽막(102)을 개재시킨다. 이 금속장벽막(102)으로는 TiW 층이 이용된다. 그리고 알루미늄층(104)은 노광 시 빛이 반사되므로 이를 방지하기 위해 그 상부에 반사방지막(106)을 형성하며, 이 반사방지막(106)으로는 TiW 층이 이용된다.
그리고 제 1층간절연막(108)은 소정두께를 갖는 금속배선(M1)을 덮고 있으므로 그 표면의 토폴로지(topology)가 불량하게 된다. 이 제 1층간절연막(108)의 표면을 평탄화하기 위해, 그 상부에 충분한 두께로 SOG(Spin On Glass) 인 제 2층간절연막(110)를 적층하여 형성한다.
이어서, 제 1층간절연막(108)으로 사용된 TEOS를 엔드포인트(end point)로 하여 식각비율에 의한 식각시간을 조절하여 제 2층간절연막(110)을 식각하여, 도면에서 보듯이, 표면을 평탄화한다.
평탄화된 상기 구조를 덮도록 제 3층간절연막(112)을 형성하고, 이 제 3층간절연막(112) 상에 포토레지스트를 도포한 후, 노광 및 현상하여 금속배선(M1)과 대응되는 부위가 노출되도록 패터닝하여 마스크패턴(114)을 형성한다.
도 1b 와 같이, 마스크패턴(114)을 마스크로 하여 마스크패턴에 재현된 형상에 따라 제 1층간절연막(108) 및 제 3층간절연막(112)을 선택적으로 제거한다.
이 때, 식각공정은 습식식각 방법 또는 건식식각 방법을 이용하여 제 1층간절연막(108) 및 제 3층간절연막(112)을 선택적으로 제거하거나 이 두 방법을 병행하여 진행시킴으로써 최종적으로 콘택홀/비아홀(H1)을 형성한다.
그러나, 종래의 방법에서는 습식식각일 경우에는 마스트패턴 하부 측면으로 식각액이 침투하여 하지의 층간절연막이 언더컷되었다. 또한, 건식식각일 경우에는 콘택홀/비아홀 측벽에 다량의 폴리머가 발생되어 이 후의 이 콘택홀/비아홀을 채우기 위한 알루미늄 등의 금속 스퍼터링 공정에서 불량을 유발하는 문제점이 있었다.
상기의 문제점을 해결하고자, 본 발명의 목적은 층간절연막 상에 콘택홀/비아홀 형성 시, 이 층간절연막에 발생되는 언더컷 또는 비아홀/콘택홀 측면의 폴리머 발생을 방지할 수 있는 반도체 장치의 절연막 제거방법을 제공하려는 것이다.
상기의 목적을 달성하고자, 본 발명의 반도체 장치의 절연막 제거방법에서는 금속배선이 형성된 반도체기판에 다 수층의 층간절연막을 형성하는 공정과, 층간절연막 상에 금속배선과 대응된 부위를 노출시키는 마스크패턴을 형성하는 공정과, 마스크패턴을 식각마스크로 F+이온주입하는 공정과, F+이온주입된 층간절연막에 BOE 를 이용하여 습식식각 공정을 진행시키는 공정을 구비한 것을 특징으로 한다.
도 1a 및 도 1b 는 종래기술에 따른 일실시예로, 콘택홀/비아홀 공정시 금속배선이 노출되도록 층간절연막이 식각되는 것을 보인 공정단면도이고,
도 2a 및 도 2b 는 본 발명에 따른 일실시예로, 콘택홀/비아홀 공정시 금속배선이 노출되도록 층간절연막을 식각되는 것을 보인 공정단면도이다.
*도면의 주요 부분에 대한 부호의 설명 *
100, 200. 실리콘기판 102, 202. 금속장벽막
104, 204. 알루미늄층 106, 206. 반사방지막
114, 214. 마스크패턴
108, 110, 112, 208, 210, 212. 층간절연막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 2a 및 도 2b 는 본 발명에 따른 일실시예로, 콘택홀/비아홀 공정시 금속배선이 노출되도록 층간절연막을 식각되는 것을 보인 공정단면도이다.
도 2a와 같이, 실리콘기판(200) 상에 형성된 금속배선(M2)을 덮는 TEOS 등을 이용하여 제 1층간절연막(208)을 형성한다. 이 때, 금속배선(M2)으로는 알루미늄층이 사용되며, 이 알루미늄층은 하부의 실리콘 성분과 반응하여 확산되기 쉬우므로 이를 방지하기 위해 실리콘층과 알루미늄층 사이에 금속장벽막(202)을 개재시키고, 또한, 이 알루미늄층(204) 상부에는 이 후의 노광 공정 시 빛의 반사효과를 줄여주는 역할을 하는 반사방지막(206)을 형성한다. 이 금속장벽막(202) 및 반사방지막(206)으로는 TiW 층이 사용된다.
이 제 1층간절연막(208)은 소정두께를 갖는 금속배선을 덮고 있으므로, 그 표면의 토폴로지가 불량하게 된다. 따라서, 이 제 1층간절연막(208)의 표면을 평탄화하기 위해서, 제 1층간절연막(208) 상에 충분한 두께로 SOG 인 제 2층간절연막(210) 적층하여 형성한다.
이어서, 제 2층간절연막(210)을 제 1층간절연막(208)으로 사용된 TEOS를 엔드포인트로 하여 식각한다. 여기에서, 엔드포인트란 식각종말점으로 식각액이 제 2층간절연막(110)내로 들어가 제 1층간절연막(108)을 노출시키는 시점을 지칭한다. 따라서, 제 2층간절연막(210)을 식각하되, 제 1층간절연막(208)이 노출되는 시점까지 식각하여 결과적으로 제 2층간절연막(210) 표면을 평탄화한다.
평탄화된 상기 구조를 덮도록 TEOS 인 제 3층간절연막(212)을 형성한다. 이 제 3층간절연막(212) 상에 포토레지스트를 도포한 후, 노광 및 현상하여 금속배선(M2)과 대응되는 부위가 노출되도록 패터닝하여 마스크패턴(214)을 형성한다.
도 2b 와 같이, 마스크패턴(214)을 마스크로 하여 F+이온주입을 실시하여 포토레지스트에 재현된 형상에 따라 제 1층간절연막(208) 및 제 3층간절연막(212)의 노출된 부위를 이온도핑한다.
이온주입 후, F+이온도핑된 부위를 BOE(Buffered Oxide Etchant) 습식처리하여 최종적으로 콘택홀/비아홀(H2)을 형성한다. 이 때, 사용되는 BOE 는 HF 와 NH4F 가 1 : 20 의 혼합비율을 갖는 식각액을 이용하거나, HF 와 NH4F 와 CH3COOH 가 1 : 20 : 7 의 혼합비율을 갖는 식각액을 이용한다.
여기에서, 여기에서, F+이온은 층간절연막과 반응성이 강하므로, F+이온이 주입된 부위는 F+이온과 층간절연막과의 반응성이 높아져서 식각비율이 빨라진다.
즉, F+이온주입 및 BOE 를 이용하여 습식식각을 진행시킨 결과, 이온주입된 부분의 수직방향의 식각속도가 수평방향의 식각속도보다 약 4배 이상 빨라 결과적으로 측면으로의 식각비율이 적고 수직방향으로의 식각속도가 빠른 이방석 식각특성을 갖는다. 따라서, 본 발명의 절연막 식각방법을 통해 고집적 소자의 콘택홀/비아홀을 형성하기 위한 층간절연막 식각이 가능하다.
상술한 바와 같이, 본 발명의 반도체 장치의 절연막 식각방법에서는 층간절연막 측면으로의 언더컷 또는 콘택홀/비아홀 측벽의 폴리머 등을 방지할 수 있어 식각에 의한 손상을 최소화할 수 있다.
또한, F+이온주입 및 BOE 습식처리를 이용함으로써 수직방향으로의 층간절연막 식각속도가 빨라 결과적으로 공정시간이 단축되는 잇점이 있다.
Claims (2)
- 금속배선이 형성된 반도체기판에 다 수층의 층간절연막을 형성하는 공정과,상기 층간절연막 상에 상기 금속배선과 대응된 부위를 노출시키는 마스크패턴을 형성하는 공정과,상기 마스크패턴을 식각마스크로 F+이온주입하는 공정과,상기 F+이온주입된 층간절연막을 BOE(Buffered Oxide Etchant)를 이용하여 습식처리하는 공정을 구비한 반도체 장치의 절연막 식각방법.
- 청구항 1에 있어서,상기 BOE 는 HF : NH4F 이 1 : 20 의 혼합비율을 갖거나, HF : NH4F : CH3COOH 이 1 : 20 : 7 의 혼합비율을 갖는 것이 특징인 반도체 장치의 절연막 식각방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970066608A KR100255007B1 (ko) | 1997-12-08 | 1997-12-08 | 반도체 장치의 절연막 식각방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970066608A KR100255007B1 (ko) | 1997-12-08 | 1997-12-08 | 반도체 장치의 절연막 식각방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990048007A KR19990048007A (ko) | 1999-07-05 |
| KR100255007B1 true KR100255007B1 (ko) | 2000-05-01 |
Family
ID=19526659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970066608A KR100255007B1 (ko) | 1997-12-08 | 1997-12-08 | 반도체 장치의 절연막 식각방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100255007B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101063795B1 (ko) * | 2003-07-18 | 2011-09-08 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
-
1997
- 1997-12-08 KR KR1019970066608A patent/KR100255007B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101063795B1 (ko) * | 2003-07-18 | 2011-09-08 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990048007A (ko) | 1999-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6319821B1 (en) | Dual damascene approach for small geometry dimension | |
| KR100494955B1 (ko) | 유동성희생산화물을이용하는이중다마신법을사용한다층동일평면금속/절연체막형성방법 | |
| JPH01290236A (ja) | 幅の広いトレンチを平坦化する方法 | |
| KR0179289B1 (ko) | 금속배선 형성방법 | |
| US5930672A (en) | Manufacture of semiconductor device having reliable and fine connection hole | |
| KR100611776B1 (ko) | 반도체 소자 제조 방법 | |
| KR100255007B1 (ko) | 반도체 장치의 절연막 식각방법 | |
| KR100301148B1 (ko) | 반도체 소자의 하드 마스크 형성방법 | |
| KR100367695B1 (ko) | 반도체소자의비아콘택형성방법 | |
| KR100221583B1 (ko) | 반도체 소자의 금속 층간 절연막 형성 방법 | |
| KR0124783B1 (ko) | 반도체 장치의 제조방법 | |
| KR100524928B1 (ko) | 다마신 공정을 이용한 금속배선 형성방법 | |
| KR0170910B1 (ko) | 반도체 소자의 비아콘택 형성방법 | |
| KR0172526B1 (ko) | 반도체 소자의 제조방법 | |
| KR100312376B1 (ko) | 반도체소자의금속층간절연막형성방법 | |
| KR100365936B1 (ko) | 반도체소자의비아콘택형성방법 | |
| KR100336653B1 (ko) | 반도체소자의비아콘택형성방법 | |
| KR100328692B1 (ko) | 반도체 소자의 금속 라인 형성 방법 | |
| KR100415988B1 (ko) | 반도체 장치의 비아홀 형성 방법 | |
| KR100209279B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR20010056884A (ko) | 반도체 비트라인 콘택 형성방법 | |
| KR100244713B1 (ko) | 반도체 소자의 제조방법 | |
| KR100630534B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100285699B1 (ko) | 반도체장치의제조방법 | |
| KR20030055795A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080102 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |