KR100630534B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 콘택홀의 불량을 방지하여 소자의 수율을 향상시키도록 한 반도체 소자의 금속배선 형성방법에 관한 것으로서, 반도체 기판상에 금속배선을 형성하는 단계와, 상기 금속배선을 포함한 전면에 제 1 층간 절연막을 형성하는 단계와, 상기 제 1 층간 절연막상에 SOG막을 형성하는 단계와, 상기 SOG막에 베이크 공정을 실시하는 단계와, 상기 SOG막내에 B이온을 포함하는 소스 가스를 주입하는 단계와, 상기 B이온이 주입된 SOG막에 어닐 공정을 실시하는 단계와, 상기 SOG막상에 제 2 층간 절연막을 형성하는 단계와, 상기 금속배선의 표면이 소정부분 노출되도록 상기 잔류하는 제 2 층간 절연막, SOG막, 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀의 내부에 알루미늄 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
콘택홀, SOG, 알루미늄 플러그

Description

반도체 소자의 금속배선 형성방법{method for forming metal line semiconductor device}
도 1a 내지 도 1c는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 금속배선 22 : 제 1 층간 절연막
23 : SOG막 24 : 제 2 층간 절연막
25 : 감광막 26 : 콘택홀
27 : 알루미늄 플러그
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 콘택 불량을 방지하는데 적당한 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로 반도체 회로가 고집적화됨에 따라 금속배선의 선폭이 줄어들고 있다. 이에 따라 인접한 금속배선간의 크로스 토크(cross talk) 및 RC 지연을 유발하게 된다.
이러한 현상들의 원인으로는 기존의 층간 절연막의 유전상수가 금속배선 사이를 충분히 절연시키기에는 3.5이상의 여전히 높은 값을 유지하고 있기 때문이며 이러한 현상들은 반도체 소자의 성능에 직접적인 영향을 미치게 되고 향후 고속 반도체 소자를 개발하기 위해서는 이러한 현상들을 해결하는 것이 선결 과제로 남아 있다.
이러한 문제점들을 해결하기 위하여 기존의 절연막보다 저 유전상수를 갖는 절연막을 도입함으로써 상기의 크로스 토크 및 RC 지연 등을 해결하려는 시도가 이루어지고 있다.
특히 HSG(Hemi Spherical Grain), SOG(Spin On Glass)의 경우 기존의 장비를 사용하여 적용이 가능하므로 손쉽게 공정에 적용할 수가 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(도시되지 않음)상에 금속막을 증착하고, 포토 및 식각공정을 통해 상기 금속막을 선택적으로 제거하여 금속배선(11)을 형성한다.
이어, 상기 금속배선(11)을 포함한 전면에 제 1 층간 절연막(12)을 형성하 고, 상기 제 1 층간 절연막(12)상에 HSG막(13)을 형성한다.
여기서 상기 HSG막(13) 대신에 SOG막을 사용할 수도 있다.
그리고 상기 HSG막(13)상에 제 2 층간 절연막(14)을 형성하고, 상기 제 2 층간 절연막(14)상에 감광막(15)을 도포한 후, 노광 및 현상공정으로 감광막(15)을 패터닝하여 콘택 영역을 정의한다.
도 1b에 도시한 바와 같이, 상기 패터닝된 감광막(15)을 마스크로 이용하여 상기 제 2 층간 절연막(14)을 습식 식각(wet etch)을 통해 1차로 식각한다.
이어, 상기 금속배선(11)의 표면이 소정부분 노출되도록 상기 감광막(15)을 마스크로 이용하여 건식 식각(dry etch)으로 나머지 제 2 층간 절연막(14), HSG막(13), 제 1 층간 절연막(12)을 선택적으로 제거하여 콘택홀(16)을 형성한다.
여기서 상기 1차 식각시 오버 식각에 의해 상기 제 2 층간 절연막(14) 하부에 형성된 HSG막(13)이 식각되어 함께 식각됨과 동시에 측면으로도 식각이 진행되어 콘택홀(16)의 불량이 발생한다.
도 1c에 도시한 바와 같이, 상기 감광막(15)을 제거하고, 상기 콘택홀(16)을 포함한 전면에 알루미늄(Al)막을 증착한 후 에치백(etch back)이나 CMP(Chemical Mechanical Polishing) 공정을 통해 상기 콘택홀(16)의 내부에 알루미늄 플러그(17)를 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, SOG막 또는 HSG막과 층간 절연막이 증착된 상태에서 콘택홀을 형성하고 상기 콘택홀 내부에 알루미늄 플러그를 형성하기 위해 습식 식각을 과도하게 할 경우 하부의 HSG막 또는 SOG막이 높은 식각비로 인하여 정상적인 콘택홀이 형성되지 않고 양측면으로 오버 식각되는 콘택홀의 불량이 발생하여 후속 금속매립 공정시 금속배선의 단락 등을 유발한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 습식 식각의 오버 식각에 하부의 HSG막 또는 SOG막의 식각 불량을 방지하여 후속 금속매립 공정시 금속배선의 단락을 방지하는데 적당한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속배선 형성방법은 반도체 기판상에 금속배선을 형성하는 단계와, 상기 금속배선을 포함한 전면에 제 1 층간 절연막을 형성하는 단계와, 상기 제 1 층간 절연막상에 SOG막을 형성하는 단계와, 상기 SOG막에 베이크 공정을 실시하는 단계와, 상기 SOG막내에 B이온을 포함하는 소스 가스를 주입하는 단계와, 상기 B이온이 주입된 SOG막에 어닐 공정을 실시하는 단계와, 상기 SOG막상에 제 2 층간 절연막을 형성하는 단계와, 상기 금속배선의 표면이 소정부분 노출되도록 상기 잔류하는 제 2 층간 절연막, SOG막, 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀의 내부에 알루미늄 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(도시되지 않음)상에 금속막을 증착하고, 포토 및 식각공정을 통해 상기 금속막을 선택적으로 제거하여 금속배선(21)을 형성한다.
이어, 상기 금속배선(21)을 포함한 전면에 제 1 층간 절연막(22)을 형성하고, 상기 제 1 층간 절연막(22)상에 SOG막(23)을 회전 도포하여 형성한 후, 약 200℃ 이상의 온도에서 베이크(bake) 공정을 실시한다.
여기서 상기 SOG막(23) 대신에 HSG막, SiO2, SiON, SiN 등을 단층 또는 복수층으로 조합하여 사용할 수도 있다.
한편, 상기 SOG막(23)을 도포한 후 베이크 공정을 실시함으로서 비정질(amorphous) 상태의 SOG막(23)이 결정질(crystalization) 상태로 됨으로서 이후 B 이온 주입 공정시 B 이온이 SOG막(23)내에 충분한 깊이까지 도달할 수 있다.
도 2b에 도시한 바와 같이, 상기 SOG막(23)의 전면에 BF2, BF3 등 B를 포함하는 소스 가스(source gas)를 이용하여 SOG막(23)의 표면내에 B 이온을 주입한다.
여기서 상기 이온 주입 공정시 이온 주입 에너지를 50KeV ~ 100KeV로 하여 싱글 에너지(single energy) 및 멀티 에너지(multi energy)의 단일 및 조합의 공정으로 진행한다.
또한, 상기 이온 주입 공정시 이온 도즈(dose)량은 고도우즈량 이온 주입기를 사용하여 5E15 ~ 1E16ions/㎠이다.
이어, 상기 B이온이 주입된 SOG막(23)을 경화와 함께 B이온이 SOG막(23)내에서 결합을 형성할 수 있도록 300℃이상의 온도에서 어닐 공정을 실시한다.
여기서 상기 SOG막에 B이온을 주입한 후 어닐 공정을 실시함으로서 식각비(etch rate)가 증가하게 된다.
도 2c에 도시한 바와 같이, 상기 SOG막(23)상에 제 2 층간 절연막(24)을 형성하고, 상기 제 2 층간 절연막(24)상에 감광막(25)을 도포한 후, 노광 및 현상공정으로 감광막(25)을 패터닝하여 콘택 영역을 정의한다.
이어, 상기 패터닝된 감광막(25)을 마스크로 이용하여 상기 제 2 층간 절연막(24)을 습식 식각(wet etch)을 통해 1차로 식각한다.
여기서 상기 1차 식각시 제 2 층간 절연막(24)의 오버 식각이 진행되더라도 상기 공정에서 SOG막(23)의 식각비를 증가시켰기 때문에 SOG막(23)의 식각이 이루어지지 않는다.
그리고, 상기 금속배선(21)의 표면이 소정부분 노출되도록 상기 감광막(25)을 마스크로 이용하여 건식 식각(dry etch)으로 나머지 제 2 층간 절연막(24), SOG막(23), 제 1 층간 절연막(22)을 선택적으로 제거하여 콘택홀(26)을 형성한다.
도 2d에 도시한 바와 같이, 상기 감광막(25)을 제거하고, 상기 콘택홀(26)을 포함한 전면에 알루미늄(Al)막을 증착한 후 에치백(etch back)이나 CMP(Chemical Mechanical Polishing) 공정을 통해 상기 콘택홀(26)의 내부에 알루미늄 플러그(27)를 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 금속배선 형성방법은 다음과 같은 효과가 있다.
첫째, SOG막을 도포한 후 베이크 공정을 실시하고, 상기 SOG막내에 B이온을 주입한 후 어닐 공정을 통해 식각비를 증가시킴으로서 상부의 층간 절연막 오버 식각에 따른 SOG막의 식각을 방지하여 콘택 불량을 방지할 수 있다.
둘째, 저 유전상수 SOG막과 알루미늄 플러그를 형성함으로서 반도체 소자의 동작 속도를 증가시킬 수 있다.

Claims (8)

  1. 반도체 기판상에 금속배선을 형성하는 단계;
    상기 금속배선을 포함한 전면에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막상에 SOG막을 형성하는 단계;
    상기 SOG막에 베이크 공정을 실시하는 단계;
    상기 SOG막내에 B이온을 포함하는 소스 가스를 주입하는 단계;
    상기 B이온이 주입된 SOG막에 어닐 공정을 실시하는 단계;
    상기 SOG막상에 제 2 층간 절연막을 형성하는 단계;
    상기 금속배선의 표면이 소정부분 노출되도록 상기 잔류하는 제 2 층간 절연막, SOG막, 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 콘택홀의 내부에 알루미늄 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 콘택홀은 상기 제 2 층간 절연막을 소정 두께만큼 습식 식각으로 1차 식각하고, 건식 식각을 통해 나머지 제 2 층간 절연막, SOG막, 제 1 층간 절연막을 2차 식각하는 2단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항에 있어서, 상기 B 이온을 포함하는 소스 가스로 BF2, BF3 등을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 1 항에 있어서, 상기 베이크 공정은 200℃이상에서 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 1 항에 있어서, 상기 어닐 공정은 300℃이상에서 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제 1 항에 있어서, 상기 이온 주입은 50KeV ~ 100KeV의 이온 주입에너지로 하여 싱글 에너지 및 멀티 에너지의 단일 및 조합의 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제 1 항에 있어서, 상기 B 이온은 5E15 ~ 1E16ions/㎠의 도즈량으로 고도즈량 이온 주입기를 사용하여 주입하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 제 1 항에 있어서, 상기 SOG막 대신에 HSG막, SiO2, SiON, SiN 등을 단층 또는 복수층으로 조합하여 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형 성방법.
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