KR100723465B1 - 다마신 공정을 이용한 반도체 소자의 배선층 형성방법 - Google Patents
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Abstract
절연막의 유전율의 상승 및 손상이 없는 다마신 공정을 이용한 반도체 소자의 배선층 형성방법이 개시되어 있다. 이 방법은, 하나 이상의 도전층이 형성되어 있는 반도체기판 상에 절연막을 형성하는 단계와, 절연막의 표면이 단단하게 치밀화되도록 절연막을 표면처리하는 단계와, 절연막을 평탄화하는 단계와, 도전층이 형성될 영역의 절연막을 제거하여 트렌치를 형성하는 단계와, 결과물 상에, 트렌치가 매립되도록 도전층을 형성하는 단계와, 트렌치 이외의 영역에 형성된 도전층을 제거하여, 트렌치 내에 매립된 도전층을 형성하는 단계로 이루어진다.
Description
도 1 및 도 2는 종래의 다마신 공정에 의한 반도체 소자의 배선층 형성방법의 문제점을 설명하기 위한 단면도들이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 의한 다마신 공정을 이용한 반도체 소자의 배선층 형성방법을 설명하기 위한 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
5, 35.....제1 절연막 10, 40.....식각 종료층
15, 45....제2 절연막(SOG막) 20.....PECVD 산화막
30.....반도체기판 45a....표면처리된 SOG막
50.....확산장벽층 55.....배선용 도전층
본 발명은 반도체 소자의 배선층 형성방법에 관한 것으로, 특히 다마신(Damascene) 공정을 이용한 반도체 소자의 배선층 형성방법에 관한 것이다.
반도체 장치의 배선구조가 다층화 됨에 따라 콘택홀의 어스펙트 비(aspect ratio)가 증가하여, 비평탄화, 불량한 단차 도포성, 금속 단락, 낮은 수율 및 신뢰성의 열화 등과 같은 문제점들이 발생하게 된다. 이러한 문제점들을 해결하기 위한 새로운 배선기술로서, 후속 평탄화 공정이 용이하고 경제성 측면에서 유리한 다마신(Damascene) 기술이 사용되고 있다. 다마신 공정에 의하면, 평탄한 절연막을 식각하여 비아(via) 패턴을 형성한 후, 그 결과물을 금속으로 매립하고, 절연막 상의 과도한 금속층을 CMP 방법으로 제거한다.
다마신 공정에 주로 사용되는 절연막으로는 스핀 온 글래스(Spin On Glass; SOG)인데, CMP 전 평탄화가 잘 이루어져 있을수록 CMP 공정의 시간이 짧아지는 장점이 있다. 그러나, 절연막으로 SOG막을 사용할 경우 CMP 공정 및 세정공정에 의한 절연막 손상이 없어야 후속 공정 진행시 문제점이 발생하지 않는다. 현재 사용되는 있는 무기 SOG의 일종인 HSQ(Hydrogen Silsesquioxane) 막의 경우, CMP 및 후속 세정공정에서 도 1에 도시된 바와 같이, CMP 슬러리(slurry) 및 CMP후 세정공정에 사용되는 캐미컬(chemical)에 의해 막이 손상되어, 막 내에 크랙(crack)이 발생하여 바로 후속 CMP 공정을 진행할 수 없는 문제점이 있다.
도 1에서 미설명된 도면 부호 "5"는 제1 절연막을, "10"은 CMP 공정의 식각 종료층을 각각 나타낸다.
이와 같은 문제점을 해결하기 위하여 도 2와 같이, SOG막(15) 위에 플라즈마 화학기상증착(PECVD) 방법으로 산화막(20)을 형성하여 SOG막을 캐핑한 후 CMP 공정을 진행하고 있다.
한편, HSQ 막위에 직접 포토레지스트 도포, 노광 및 현상 공정을 사용할 경 우 현상용액 내의 염기성 성분에 의해 HSQ 막에 크랙이 발생하는 문제점이 있다. 따라서, HSQ막을 사용할 경우 직접 포토레지스트 패터닝 공정이 어렵기 때문에, 패터닝을 위해서는 현상용액에 의한 손상을 제거하기 위해서 도 2와 같이 PECVD 막을 형성하는 공정이 반드시 필요하게 된다.
그러나, 이 방법에 따르면 CMP 후에 SOG막(15) 상부에 PECVD 산화막(20)이 잔류하게 된다. 상기 PECVD 산화막의 유전율은 약 4.6 정도로서, 저유전율의 SOG막을 사용하더라도 전체적으로 절연막의 유전율이 상승하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 절연막의 유전율의 상승 및 절연막의 손상이 없는 다마신 공정을 이용한 반도체 소자의 배선층 형성방법을 제공하는 것이다.
상기 과제를 이루기 위하여 본 발명에 의한 다마신 공정을 이용한 반도체 소자의 배선층 형성방법은, 하나 이상의 도전층이 형성되어 있는 반도체기판 상에, 절연막을 형성하는 단계와, 절연막의 표면이 단단하게 치밀화되도록 절연막을 표면처리하는 단계와, 절연막을 평탄화하는 단계와, 도전층이 형성될 영역의 절연막을 제거하여 트렌치를 형성하는 단계와, 결과물 상에, 트렌치가 매립되도록 도전층을 형성하는 단계와, 트렌치 이외의 영역에 형성된 도전층을 제거하여, 트렌치 내에 매립된 도전층을 형성하는 단계를 포함한다.
본 발명의 배선층 형성방법에 있어서, 상기 절연막을 표면처리하는 단계는, 절연막에 전자 빔을 조사하거나, 이온을 주입하는 공정으로 이루어진다. 그리고, 도전층을 형성하기 전에, 트렌치가 형성된 결과물 상에 확산장벽층을 형성하는 단계를 더 포함하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 의한 다마신 공정을 이용한 반도체 소자의 배선층 형성방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체기판(30)(또는 하부 배선층) 위에 절연물질을 증착하여, 상기 반도체기판의 일부를 노출시키는 콘택홀이 형성될 제1 절연막(35)을 형성한다. 상기 제1 절연막(35)은 SOG 또는 CVD 방법으로 형성된 USG(Undoped Silica Glass), FSG( ), a-C, a-CF 등의 절연막을 단일층 또는 다층으로 형성할 수 있다.
다음, 제1 절연막(35) 위에 실리콘질화막(SiN) 또는 실리콘 산화질화막(SiON) 등을 증착하여, 후속되는 CMP를 이용한 평탄화 공정에서 식각 종료층으로 사용될 식각 방지막(40)을 형성한다. 다음, 식각 방지막(40) 위에 예를 들어 유기적(organic) 또는 비유기적 스핀 코팅(inorganic spin coating) 물질을 포함하는 SOG막을 도포하여 제2 절연막(45)을 형성한다. 상기 SOG막을 도포한 다음 500℃ 이하의 온도에서 열처리를 실시할 수도 있다.
도 3b를 참조하면, 상기 제2 절연막(45)에 전자 빔을 조사하거나 이온주입 공정을 사용하여 상기 제2 절연막(45)의 표면을 단단하게 치밀화(densification 또는 curing)시킨다. 이 때, 전자 빔 또는 이온주입 에너지를 적절히 조절하여 제2 절연막(45)의 표면으로부터 원하는 두께만큼만 치밀화되도록 함으로써, 제2 절연막(45) 중 하부는 SOG막 고유의 성질을 유지하고 표면만 단단해지도록 하여야 한다.
상기 제2 절연막(45)을 치밀화하기 위하여 전자 빔을 조사할 경우에는 반도체기판 전체에 전자 빔을 조사하되, 전자 빔의 에너지는 0.5 ∼ 4KeV, 그리고 도우즈(dose)는 100 ∼ 10,000원자/㎠로 하고, 기판의 온도는 상온 ∼ 500℃ 정도의 조건에서 진행한다.
그리고, 이온주입 공정을 사용할 경우에는 40KeV 이하의 에너지로 이온을 주입하며, 붕소(B), 이불화붕소(BF2), 인(P), 비소(As) 또는 아르곤(Ar)과 같은 이온을 사용할 수 있다.
이렇게 하여 표면처리된 SOG막의 표면은 거의 이산화실리콘(SiO2) 구조를 가지므로 후속 평탄화 공정을 진행하더라도 막질의 손상이 거의 없다.
도 3c를 참조하면, 표면 처리된 상기 제2 절연막(45)에 대해 CMP를 실시하여 광역적으로(globally) 평탄화시킨 다음, 반도체기판에 잔류하는 슬러리 등의 오염을 제거하기 위한 세정을 실시한다.
도 3d를 참조하면, 사진식각 공정을 이용하여 원하는 배선 모양의 트렌치를 형성한 다음, 그 결과물 상에, 후속 공정에서 형성될 배선 물질이 반도체기판 또는 하부 배선층으로 확산되는 것을 방지하기 위한 확산장벽층(50)을 형성한다. 다음에, 확산장벽층이 형성된 결과물 상에 도전물질을 증착하여 배선용 도전층(55)을 형성한다.
상기 확산장벽층(50)은 금속 질화막 또는 금속 실리사이드로 형성하며, 상기 배선용 도전층(55)은 알루미늄(Al), 알루미늄 합금, 구리(Cu), rma(며), 은(Ag), 텅스텐(W) 또는 몰리브덴(Mo)과 같이 반도체 제조공정에서 배선금속으로 주로 사용되는 금속으로 형성한다.
이어서, 건식식각 또는 CMP 공정을 이용하여 제2 절연막(45a)의 표면에 형성된 배선용 도전층 및 확산장벽층을 제거하여 상기 트렌치 내에만 배선용 도전층(55)이 남도록 한다.
한편, 배선 구조를 다층으로 형성할 경우에는 본 실시예의 방법을 이용하여 후속 공정을 진행하면 다층 배선구조를 형성할 수 있다.
이상 본 발명을 상세히 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고 당업자에 의해 많은 변형 및 개량이 가능하다.
상술한 본 발명에 의한 다마신 공정을 이용한 반도체 소자의 배선층 형성방법에 따르면, SOG막을 형성한 다음 그 표면부만 단단해지도록 표면처리한 다음 CMP를 이용한 평탄화를 실시한다. 이렇게 표면처리된 SOG는 거의 SiO2 구조를 가지므로 바로 CMP를 진행하더라도 막질의 손상이 없으며, 종래에 PECVD 막으로 캐핑하던 방법에 비해 유전율 상승폭이 작다. 또한, 표면에 단단한 SiO2층이 존재하기 때문에 염기성 용액인 현상액에 의한 손상이 발생하지 않으므로 포토레지스트를 이용한 패터닝이 가능한 이점이 있다. 결국, 본 발명에 따르면 절연막의 유전율의 상승 및 손상이 없이 다마신 공정을 이용하여 반도체 소자의 배선층을 형성할 수 있다.
Claims (3)
- 하나 이상의 도전층이 형성되어 있는 반도체기판 상에, 절연막을 형성하는 단계;상기 절연막을 표면처리하여 상기 절연막의 표면을 포함한 상부 일부에 치밀화된 층을 형성하는 단계;상기 절연막을 평탄화하는 단계;도전층이 형성될 영역의 상기 절연막을 제거하여 트렌치를 형성하는 단계;상기 트렌치가 형성된 결과물 상에 확산장벽층을 형성하는 단계;결과물 상에, 상기 트렌치가 매립되도록 도전층을 형성하는 단계; 및상기 트렌치 이외의 영역에 형성된 도전층을 제거하여, 상기 트렌치 내에 매립된 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 배선층 형성방법.
- 제1항에 있어서, 상기 절연막을 표면처리하는 단계는,상기 절연막에 전자 빔을 조사하거나, 이온을 주입하는 공정으로 이루어지는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 배선층 형성방법.
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| KR1020000086272A KR100723465B1 (ko) | 2000-12-29 | 2000-12-29 | 다마신 공정을 이용한 반도체 소자의 배선층 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000086272A KR100723465B1 (ko) | 2000-12-29 | 2000-12-29 | 다마신 공정을 이용한 반도체 소자의 배선층 형성방법 |
Publications (2)
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|---|---|
| KR20020058233A KR20020058233A (ko) | 2002-07-12 |
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ID=27689335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000086272A KR100723465B1 (ko) | 2000-12-29 | 2000-12-29 | 다마신 공정을 이용한 반도체 소자의 배선층 형성방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR100723465B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04152560A (ja) * | 1990-10-16 | 1992-05-26 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH1032206A (ja) * | 1996-04-09 | 1998-02-03 | Toshiba Corp | 選択的化学気相成長法を用いたダマシン相互接続層の形成方法 |
| KR0144912B1 (ko) * | 1995-03-03 | 1998-08-17 | 김광호 | 반도체장치의 콘택홀 형성방법 |
| KR20000001261A (ko) * | 1998-06-10 | 2000-01-15 | 김영환 | 이피롬 셀 형성방법 |
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-
2000
- 2000-12-29 KR KR1020000086272A patent/KR100723465B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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Non-Patent Citations (2)
| Title |
|---|
| 1001449120000 |
| 10032206 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020058233A (ko) | 2002-07-12 |
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