JPH04152560A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04152560A JPH04152560A JP27671590A JP27671590A JPH04152560A JP H04152560 A JPH04152560 A JP H04152560A JP 27671590 A JP27671590 A JP 27671590A JP 27671590 A JP27671590 A JP 27671590A JP H04152560 A JPH04152560 A JP H04152560A
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- 239000004065 semiconductor Substances 0.000 title 1
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャパシター形成に関し、特に同一基板上に大
容量のキャパシター形成に関するものである。
容量のキャパシター形成に関するものである。
埋め込み式キャパシター形成法において、トレンチ構造
に、ラウンド酸化、イオン注入、蒸着、ＯＶＤ、ＳＯＧ
、エッチバック技術を用いることにより、埋め込み式の
大容量キャパシターを形成したものである。
に、ラウンド酸化、イオン注入、蒸着、ＯＶＤ、ＳＯＧ
、エッチバック技術を用いることにより、埋め込み式の
大容量キャパシターを形成したものである。
従来のキャパシター形°成法は、縦方向（５次元方向）
に積み重ねるため、段差が大きくなり、後工程での配線
などの断線を引き起こしたり、写真製版床などの原因に
なった。
に積み重ねるため、段差が大きくなり、後工程での配線
などの断線を引き起こしたり、写真製版床などの原因に
なった。
従来技術ではキャパシターを形成する際、キャパシター
用下地メタル、誘電層、キャパシター用上地メタルと一
層づつ積層状に形成するため、プロセス工程が多く、か
つ段差が大きくなり、また大容量を得るためには、Ｃ＝
εｓ／ｄより、キャパシター面積を大きくする必要があ
りチップサイズが太き（なるなどの問題点があった。こ
のような課題を解決するため、キャパシターを埋め込み
式にすることにより、平担化された、大容量のキャパシ
ターを得る事を目的とする。
用下地メタル、誘電層、キャパシター用上地メタルと一
層づつ積層状に形成するため、プロセス工程が多く、か
つ段差が大きくなり、また大容量を得るためには、Ｃ＝
εｓ／ｄより、キャパシター面積を大きくする必要があ
りチップサイズが太き（なるなどの問題点があった。こ
のような課題を解決するため、キャパシターを埋め込み
式にすることにより、平担化された、大容量のキャパシ
ターを得る事を目的とする。
本発明のキャパシター形成法は、
α） キャパシタ形成用のトレンチ形状を有する８１基
板に熱処理を施し、エツジをまる（する工程と、 ｂ） 前記形状にイオン注入を施し、８１基板表面に絶
縁層を形成する工程と、 Ｃ） 前記形成した絶縁層上にキャパシター用下地メタ
ルを蒸着する工程と、 ｄ） 前記蒸着したメタル上に誘電層をＯＶＤ法で形成
する工程と、 Ｃ） 前記形成した誘電層上にキャパシター用上地メタ
ルを蒸着形成する工程と、 ｆ） 前記キャパシター用上地メタル上にＳＯＧを塗布
し、エッチバックを施し平担化を行う工程を用い、フラ
ットな表面かつ大容量を有する埋め込み式キャパシター
を得る事を特徴とする。
板に熱処理を施し、エツジをまる（する工程と、 ｂ） 前記形状にイオン注入を施し、８１基板表面に絶
縁層を形成する工程と、 Ｃ） 前記形成した絶縁層上にキャパシター用下地メタ
ルを蒸着する工程と、 ｄ） 前記蒸着したメタル上に誘電層をＯＶＤ法で形成
する工程と、 Ｃ） 前記形成した誘電層上にキャパシター用上地メタ
ルを蒸着形成する工程と、 ｆ） 前記キャパシター用上地メタル上にＳＯＧを塗布
し、エッチバックを施し平担化を行う工程を用い、フラ
ットな表面かつ大容量を有する埋め込み式キャパシター
を得る事を特徴とする。
次に、本発明の作用について説明する。本発明は、２ラ
ンド酸化、イオン注入、蒸着、ＯＶＤ。
ンド酸化、イオン注入、蒸着、ＯＶＤ。
ＳＯＧ、エッチバック技術を用（１）ることによってキ
ャパシターを形成したため、大容量で、平担な表面を有
し、かつ信頼性の高いキャパシターが得られる。
ャパシターを形成したため、大容量で、平担な表面を有
し、かつ信頼性の高いキャパシターが得られる。
次に、本発明について、図１の実施例に基づいて説明す
る。
る。
先ず、８１基板１上にキャパシタ形成用のトレンチラド
ライエツチングプロセスを用いて形成スる（第１図（ａ
）参照）。次に、熱処理なＯ３混入雰囲気で施し、Ｓｉ
基板表面を酸化（ｓｔｏ、）２するし第１図ＩＡ）参照
）。次にウェット処理、例えば、フッ酸水溶液に浸漬、
を施すことによって、表面酸化層（ＳｉＯ，）を除去し
、エツジをまるくする（第１図（Ｃ）参照）。次にイオ
ン注入３を施し絶縁層４を形成する（第１図（ｄ）参照
）。次にキャパシタ形成用の下地メタル形成用パターン
５を形成する。次に蒸着６を施し、下地メタル７を形成
する（第１図（ｇ）参照）。次に有機溶剤、例えばアセ
トンに浸漬し、不必要なパターンを除去し、下地メタル
のみ残す。次にＯＶＤ技術を用いて、誘電膜８をデボす
る（第１図（ｎ参照）。次に上地メタル形成用のパター
ン７を形成し、上地メタル９を蒸着する（第１図（！ｌ
）参照）。次に前記同様、有機溶剤、例えばアセトンに
浸漬することにより、上地メタルを形成する。次にＳＯ
Ｇを塗布し、平担化する（第１図（ル）参照）。次にエ
ッチバック、例えば反応性イオンエツチングもしくはイ
オンミリング１１を施し誘電膜８までエツチングするこ
とにより、下地電極が得られ平担で、かつ大容量を有す
る信頼性の高いキャパシターが得られる（第１図（ｓ）
、 （ｉ）参照）。
ライエツチングプロセスを用いて形成スる（第１図（ａ
）参照）。次に、熱処理なＯ３混入雰囲気で施し、Ｓｉ
基板表面を酸化（ｓｔｏ、）２するし第１図ＩＡ）参照
）。次にウェット処理、例えば、フッ酸水溶液に浸漬、
を施すことによって、表面酸化層（ＳｉＯ，）を除去し
、エツジをまるくする（第１図（Ｃ）参照）。次にイオ
ン注入３を施し絶縁層４を形成する（第１図（ｄ）参照
）。次にキャパシタ形成用の下地メタル形成用パターン
５を形成する。次に蒸着６を施し、下地メタル７を形成
する（第１図（ｇ）参照）。次に有機溶剤、例えばアセ
トンに浸漬し、不必要なパターンを除去し、下地メタル
のみ残す。次にＯＶＤ技術を用いて、誘電膜８をデボす
る（第１図（ｎ参照）。次に上地メタル形成用のパター
ン７を形成し、上地メタル９を蒸着する（第１図（！ｌ
）参照）。次に前記同様、有機溶剤、例えばアセトンに
浸漬することにより、上地メタルを形成する。次にＳＯ
Ｇを塗布し、平担化する（第１図（ル）参照）。次にエ
ッチバック、例えば反応性イオンエツチングもしくはイ
オンミリング１１を施し誘電膜８までエツチングするこ
とにより、下地電極が得られ平担で、かつ大容量を有す
る信頼性の高いキャパシターが得られる（第１図（ｓ）
、 （ｉ）参照）。
本発明によれば、イオン注入法を用いてキャパシター下
地電極下層を完全絶縁化し、埋め込み式キャパシターを
形成したため、大容量を有し、かつ平担性があり、高集
積化に適する良質な信頼性の高いものが得られる。
地電極下層を完全絶縁化し、埋め込み式キャパシターを
形成したため、大容量を有し、かつ平担性があり、高集
積化に適する良質な信頼性の高いものが得られる。
第１図（ａ）〜（））は本発明の一実施例の断面図を示
す図。 図において １・・・・・・・・・Ｓｉ基板 ２・・・・・・・・・５１０７層 ６・・・Ｉ・・・・・イオン注入 ４・・・・・・・・・絶縁層 ５・・・・・・・・・下地電極用パターン６・・・・・
・・・・蒸着流 ７・・・・・・・・・下地メタル層 ８・・・・・・・・・誘電層 ９・・・・・・・・・上地メタル層 １０・・・・・・・・・３００層 １１・・・・・・・・・エッチバック である。 以 上
す図。 図において １・・・・・・・・・Ｓｉ基板 ２・・・・・・・・・５１０７層 ６・・・Ｉ・・・・・イオン注入 ４・・・・・・・・・絶縁層 ５・・・・・・・・・下地電極用パターン６・・・・・
・・・・蒸着流 ７・・・・・・・・・下地メタル層 ８・・・・・・・・・誘電層 ９・・・・・・・・・上地メタル層 １０・・・・・・・・・３００層 １１・・・・・・・・・エッチバック である。 以 上
Claims (1)
- 本発明は、（ａ）基板、例えばＳｉ上に、トレンチ状
の形状を形成する工程と、（ｂ）次に、熱処理、例えば
１０５０℃、５Ｈを施し、表面に酸化層を形成する工程
と、（ｃ）次に前記形成した酸化層をエッチング、例え
ばＨＦ水溶液に浸漬し、することによりエッジをまるく
し、エッジのまるくなった台形形状のトレンチ形状を形
成する工程と、（ｄ）次に、イオン注入を施し表面を絶
縁化する工程と、（ｅ）次に、写真製版を施し、キャパ
シタ用下地メタル用のパターンを形成後、蒸着を施し、
リフトオフを行うことによりキャパシタ用メタル下地を
形成する工程と、（ｆ）次にキャパシターの容量を決定
するインシュレーター層を形成する工程と、（ｇ）前記
インシュレータ上に写真製版を施し、キャパシタ用上地
メタル用のパターンを形成する。次に蒸着、リフトオフ
を施し、キャパシタ用上地メタルを形成する工程と、（
ｈ）次にＳＯＧを塗布し、平担化する工程と、（ｉ）次
に、エッチバックを施し、キャパシタ用下地メタルが現
われるまでエッチングすることを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27671590A JPH04152560A (ja) | 1990-10-16 | 1990-10-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27671590A JPH04152560A (ja) | 1990-10-16 | 1990-10-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04152560A true JPH04152560A (ja) | 1992-05-26 |
Family
ID=17573322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27671590A Pending JPH04152560A (ja) | 1990-10-16 | 1990-10-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04152560A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100723465B1 (ko) * | 2000-12-29 | 2007-05-30 | 삼성전자주식회사 | 다마신 공정을 이용한 반도체 소자의 배선층 형성방법 |
-
1990
- 1990-10-16 JP JP27671590A patent/JPH04152560A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100723465B1 (ko) * | 2000-12-29 | 2007-05-30 | 삼성전자주식회사 | 다마신 공정을 이용한 반도체 소자의 배선층 형성방법 |
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