CN1298054C - 存储器与逻辑电路混合形成于一芯片的半导体器件及其制法 - Google Patents
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Abstract
本发明涉及存储器与逻辑电路混合形成于一芯片的半导体器件及其制法。半导体基板具有逻辑区及存储器区。在逻辑区及存储器区上形成多层布线层。至少在逻辑区的多层布线层与逻辑区的元件形成层之间形成防止H2O向逻辑区内扩散的防扩散膜，以及在存储器区的防扩散膜上形成开口部。
Description
参考的相关申请
本申请是基于在先的日本专利申请NO.2002-127353号(2002年4月26日)的申请，本申请参考其全部内容。
技术领域
本发明涉及至少将例如存储器及逻辑电路混合形成于单一芯片的半导体器件及其制造方法。
背景技术
CPU等高性能的逻辑器件及高速SRAM等半导体器件，为了能够高速动作，必须抑制传输信号的延迟现象。因此，最好采用多层布线，以减少配线电阻，或者使用能够实现低电阻化的Cu(铜)作为配线材料，另外，作为对多层布线间实施绝缘的绝缘膜，必须采用具有相对介电常数(k)低于SiO2膜的材料。
作为这样的低介电常数的绝缘膜材料，有以MSX(Metyl-polysiloxane)、HSQ(Hydrogen-silsesquioxane)、PAE(Poly(Arylene)ether)等为代表的所谓low-k膜。这些low-k膜的相对介电常数k＝2.6～3.0，比SiO2的相对介电常数k＝3.5～4.3要低。因此，low-k膜能够大大有助于减少延迟时间。另外，还通过使low-k材料形成多孔化材料的方法，以减少膜的密度，开发了降低相对介电常数的所谓多孔low-k膜。
在单一芯片上形成高性能逻辑电路及例如DRAM的混合器件，为了提高性能，也必须采用利用Cu配线及low-k材料的多层布线。
但是，在形成上述那样的多层布线时，构成衬底的晶体管明显存在可靠性上的问题。通常，在对构成CMOS器件的P沟道MOS晶体管(PMOS)的栅极施加负弱电场的状态下，若温度保持在150℃左右，则在栅极绝缘膜与硅的界面上将产生新的能级及正的固定电荷。因此知道，产生晶体管阈值电压等变化的称为NBTI(Negative Bias Temperature Instability，负偏压温度不稳定性)恶化的现象，使器件特性的长期可靠性下降的情况。其原因可以认为是由于例如C.E.Blat等的论文J.Appl.Phys Vol.69p.1712(1991)所述的下面的作用引起的。即可以认为是由于在栅极绝缘膜与硅的界面产生缺陷，向该缺陷扩散开来的H2O(气体)由于电场及热的作用，产生空穴俘获反应，生成新的界面能级及正的固定电荷。因而，为了抑制该NBTI恶化，在形成对NBTI恶化敏感的器件时，必须尽可能不使H2O向包含栅极绝缘膜的元件形成层扩散。
另外，通常在半导体器件制造工序将要结束之前，在H2气保护气氛中进行热处理，即进行所谓H2烧结处理。该H2烧结处理是恢复因半导体器件制造工序使用的反应性离子蚀刻和等离子体CVD等的等离子体处理而受到的电荷(charge)损伤。但是，在H2烧结处理中，在将过多的H2引入基板内时，则可认为与上述H2O的情况一样，将引起NBTI恶化。
在对多层布线使用上述low-k膜时，存在问题是，这些对元件形成层不希望有的气体的扩散量增加，将加速NBTI的恶化。其第一个理由是，low-k材料与SiO2膜相比，成膜时放出更多的H2O及H2。第二个理由是，low-k材料由于吸湿性高，在形成low-k膜之后，在加热工序中H2O的放出量增加。因而，在将这些low-k材料用于高性能器件时要受到下面的一些限制，即要选择成膜时H2O的放出量少的low-k材料，或者在多层布线的形成工序中要降低加热工序的上限温度等。
另外，在逻辑电路与DRAM形成于单一芯片的混合器件中，在向基板引入过多的H2时，逻辑区的晶体管由于NBTI恶化而引起可靠性下降。而与此相反，DRAM区为了延长影响数据保持特性的保持(retention)时间，必须利用H2以高温进行长时间的烧结。这样，逻辑区与DRAM区具有相反的要求。因此，难以兼顾到逻辑区的晶体管的可靠性和DRAM区的数据保持特性。所有，希望实现能够谋求兼顾逻辑区的晶体管的可靠性和存储器区的数据保持特性的半导体器件及其制造方法。
发明内容
本发明第1方面的一种半导体器件，包括半导体基板、在所述半导体基板内形成的，包含元件形成层的逻辑区、在所述半导体基板内形成的，包含元件形成层的存储器区、在所述逻辑区及所述存储器区上形成的多层布线层、在所述逻辑区及所述存储器区的所述元件形成层与所述多层布线层之间形成的防扩散膜、以及在所述存储器区的所述防扩散膜上形成开口部，所述防扩散膜防止H2O的扩散。
本发明第2方面的一种半导体器件，包括半导体基板、在所述半导体基板内形成的，包含元件形成层的逻辑区、在所述半导体基板内形成的，包含元件形成层的存储器区、在所述逻辑区及所述存储器区上形成的多层布线层、在所述逻辑区与多层布线层之间形成的第一防扩散膜、以及在所述存储区与所述多层布线层之间的比所述防扩散膜更靠近元件形成层侧形成的作为H2供给源的绝缘膜，所述第一防扩散膜防止H2O的扩散。
本发明第3方面的一种半导体器件的制造方法，包括在半导体基板的逻辑区及存储器区内形成晶体管、在逻辑器及存储器区上形成第一绝缘膜、在所述第一绝缘膜上形成防扩散膜、在存储器区上的所述防扩散膜上形成开口部、在所述防扩散膜上及所述开口部内形成低介电常数的第二绝缘膜、以及在所述第二绝缘膜上形成多层布线层，所述防扩散膜防止H2O的扩散。
本发明第4方面的一种半导体器件的制造方法，包括在半导体基板的逻辑区及存储器区内形成晶体管、在逻辑区及存储器区上形成第一绝缘膜、在所述存储器区内的所述第一绝缘膜上形成作为H2供给源的第二绝缘膜、在所述逻辑区内的所述第一绝缘膜上及所述存储器区内的所述第二绝缘膜上形成防扩散膜、以及在该防扩散膜上形成多层布线层，所述防扩散膜防止H2O的扩散。
附图说明
图1为表示本发明第一实施形态的剖面图。
图2为表示图1所示的半导体器件的制造工序的剖面图。
图3为表示与图2相连的制造工序的剖面图。
图4为表示与图3相连的制造工序的剖面图。
图5为表示与图4相连的制造工序的剖面图。
图6为表示与图5相连的制造工序的剖面图。
图7为表示与图6相连的制造工序的剖面图。
图8为表示与图7相连的制造工序的剖面图。
图9为表示与图8相连的制造工序的剖面图。
图10为表示本发明第二实施形态的剖面图。
图11A及图11B为分别表示图10所示开口部的形成位置的平面图。
图12为表示图10所示的半导体器件的制造工序的剖面图。
图13为表示与图12相连的制造工序的剖面图。
图14为表示与图13相连的制造工序的剖面图。
图15为表示本发明第三实施形态的剖面图。
图16为表示图15所示的半导体器件的制造工序的剖面图。
图17为表示与图16相连的制造工序的剖面图。
图18为表示与图17相连的制造工序的剖面图。
图19为表示与图18相连的制造工序的剖面图。
图20为表示与图19相连的制造工序的剖面图。
具体实施方式
下面参照附图说明本发明实施形态。
第一实施形态
图1所示为本发明第一实施形态的半导体器件的简要剖面结构。
如图1所示，在混合形成逻辑电路与DRAM的半导体器件中，逻辑区与DRAM区在紧接多层布线层ML正下方的绝缘膜层的结构是不相同的。即在逻辑区的元件形成层1形成晶体管T1，而在DRAM区的元件形成层2形成由MOS晶体管T2及例如沟道电容TC构成的存储单元MC。这些元件形成层1及2是例如半导体基板或势阱。在DRAM区中，在元件形成层2上形成覆盖性优异的BPSG或PSG膜等CVD绝缘膜3，在该绝缘膜3上形成作为覆盖(cap)膜的CVD-SiO2膜5。
与此不同的是，在逻辑区中，在元件形成层1上形成BPSG或PSG膜等CVD膜3及作为其覆盖膜的CVD-SiO2膜5，再在CVD膜3与CVD-SiO2膜5之间形成由绝缘膜构成的防扩散膜4。该防扩散4具有防止H2O扩散的效果。即该防扩散膜4防止发生在这之后用low-k膜形成多层布线的形成工序中产生的H2O向元件形成层1上存在的容易导致NBTI恶化的栅极绝缘膜扩散的情况。作为具有这样的有防H2O扩散功能的绝缘膜，可以采用例如含有微量N(氮)的SiO2膜(SiO2(N))。该SiO2(N)膜还可以减少H2从上层向下层的扩散量。
在逻辑区的绝缘膜3、4及5形成多个接触心柱6，这些接触心柱6与晶体管T1的扩散层或其他扩散层连接。另外，在DRAM区中，在绝缘膜3及5上形成多个接触心柱6，这些接触心柱6与晶体管T2的扩散层或其他扩散层连接。
在上述绝缘膜5上，采用Cu配线及low-k膜，形成多层布线层。逻辑区及DRAM区内的多层布线层的结构相同。即在绝缘膜5上形成第一low-k膜7，在该第一low-k上形成覆盖膜8。在这些第一low-k膜7及复盖膜8内形成多个第一布线层9。第一布线层9通过由例如Ta形成的势垒(barrier)金属9a，分别与上述接触心柱6连接。
在这些第一布线层9及覆盖膜8上，形成例如SiN或SiC等的绝缘膜10。在该绝缘膜10上，形成第二low-k膜11，在该第二low-k膜11上形成覆盖膜12。在这些绝缘膜10、第二low-k膜11及覆盖膜12内，利用例如双镶嵌(dual damascene)法，形成多个连通心柱13及第二布线层14。在这些连通心柱13及第二布线层14的周围形成势垒金属。这些连通心柱13分别与第一布线层9连接。
接着，在这些第二布线层14及覆盖膜12上，形成例如SiN或SiC等的绝缘膜15。在该绝缘膜15上，形成第三low-k膜16，在该第三low-k膜16上形成覆盖膜17。在这些绝缘膜15、第三low-k膜16及覆盖膜17内，利用例如双镶嵌法，形成多个连通心柱18及第三布线层19。在这些连通心柱18及第三布线层19的周围形成势垒金属。这些连通心柱18分别与第二布线层14连接。
在这些第三布线层19及覆盖膜17上，形成防止Cn扩散的绝缘膜20。在该绝缘膜20上形成CVD-SiO2膜21，在该CVD-SiO2膜21上形成钝化膜22。
下面说明上述半导体器件的制造方法。
下面参照图2至图9说明图1所示的半导体器件的制造方法。另外，在图2至图9中，省略逻辑区的元件形成层1内形成的晶体管T1及DRAM区的元件形成层2内形成的存储单元MC。
如图2所示，在元件形成层1及2上淀积绝缘膜3。作为绝缘膜3，最好是采用台阶的覆盖性好的例如BPSG或PSG膜等CVD膜。然后，在整个表面淀积作为对H2O的防扩散膜的防扩散膜4。作为防扩散膜4，最好是采用含有微量N的SiO2膜(SiO2(N)膜)。该SiO2(N)膜可以利用以SiH4及N2O为主要原料气体的等离子体CVD法进行淀积而成。SiO2(N)膜的N含量为例如5～15原子％，最好是例如8.8～9.8原子％。其理由是，若小于5原子％，则H2O的防扩散效果降低，若超过15原子％，则SiO2(N)膜的介电常数增加，布线电容量将增加。
然后，至少保留逻辑区的防扩散膜4，而去掉DRAM区的防扩散膜4。即在逻辑区的防扩散膜4上利用例如平版印刷，形成未图示的抗蚀性掩模。用该抗蚀性掩模，利用RIE(Reactive Ion Etching，反应性离子蚀刻)对DRAM区的防扩散膜4进行蚀刻。这样，在逻辑区上形成防扩散膜4。
然后，如图3所示，在整个表面淀积绝缘膜5。
再如图4所示，采用CMP(Chemical Mechanical Polishing，化学机械抛光)等方法，使绝缘膜5形成平坦表面。
在这样形成的元件形成层1上的绝缘膜层3、4、5及元件形成层2上的绝缘膜层3、5内，形成未图示的多个接触孔。
然后，利用例如CVD方法，在整个表面淀积钨(W)，利用钨填满多个接触孔。
然后，如图5所示，除去绝缘膜5上的钨，形成平坦表面，形成接触心柱6。
然后，如图6所示，在整个表面形成作为第一布线层的绝缘膜的第一low-k膜7，再在该第一low-k膜7上淀积覆盖膜8。作为第一low-k膜7，也可以采用上述MSQ、HSQ及PAE等低介电常数的某一种膜。在本实施形态中，采用涂布型MSQ膜作为一个例子进行说明。在涂布型MSQ膜的情况下，是将液体原料涂布在晶片上。通过将其以400℃左右进行加热进行缩聚，形成是聚合物的MSQ膜。在该缩聚的过程中，通常产生大量的H2O。在本实施形态中，在该第一low-k膜7成膜时产生的大量H2O利用防扩散膜4，防止其向逻辑区的元件形成层1扩散。
下面的多层布线形成工序由于不是本实施形态的本质内容，故只进行简单说明。首先，对第一low-k膜7及覆盖膜8进行蚀刻，在第一low-k膜7及覆盖膜8内，形成埋入由Cu形成的第一布线层9用的多个沟槽。
如图7所示，在多个沟槽内埋入Ta等势垒金属9a及Cu。沟槽内以外的势垒金属9a及Cu，利用CMP除去，形成平坦表面，形成第一布线层9。
然后，如图8所示，在整个表面形成防止Cu扩散的SiN或SiCN等绝缘膜10。在该绝缘膜10上依次淀积low-k膜11及覆盖膜12。low-k膜11及覆盖膜12构成与第二布线层有关的层间绝缘膜。在该层间绝缘膜中，形成埋入第二布线层14用的多个沟槽及将上述第一布线层9与第二布线层14电气连接用的多个通孔。
如图9所示，在这些通孔及沟槽内，埋入Ta等势垒金属14a及Cu。利用CMP除去沟槽以外的Ta及Cu，形成平坦表面，形成第二布线层14及连通心柱13。这里，对于在low-k膜11成膜时产生的H2O，防扩散膜4具有的功能与形成第一布线层9的情况相同。
通过重复进行形成第二布线层14的工序，则如图1所示，能够形成第三布线19及连通心柱18。然后，如图1所示，在整个表面形成防止Cu扩散的绝缘膜20。在该绝缘膜20上淀积CVD-SiO2膜21。
然后，在含有H2的气体中进行烧结处理，目的在于恢复在多层布线形成工序中由于等离子体处理而受到的电荷损伤，以及提高DRAM的保持时间。这时，为了提高保持特性，对DRAM区的元件形成层供给足够的H2。与此不同的是，对于NBTI恶化很敏感的逻辑区的元件形成层1的H2供给量，由于防扩散膜4的作用而减少。因此，能够防止过多的H2的扩散，能够抑制逻辑区的NBTI恶化。最后，在CVD-SiO2膜21上形成钝化SiN膜(22)，防止从外部气体中的H2O等向元件形成层1、2渗透。
采用上述第一实施形态，在逻辑区的形成晶体管的元件形成层与具有low-k膜的层间绝缘膜之间，形成防止H2O扩散的防扩散膜4。因此，逻辑区内的晶体管能够防止因H2O而产生的NBTI恶化。
另外，在DRAM区，由于没有形成防止H2O扩散的防扩散膜4，因此，能够在烧结处理中引入H2。因而，在元件形成层2内能够引入足够的H2。所以，能够提高存储器单元的保持特性。
另外，本实施形态的防扩散膜4的形成位置，只要配置在至少是在逻辑电路区形成的晶体管T1的栅极绝缘膜(图1中用23表示3)与其上方的低介电常数的层间绝缘膜相互之间即可。
再有，上面是用具有3层布线的半导体器件进行说明的，但并不限定于此，布线层无论是几层的情况下，都可采用本实施形态。即对于多层的层间绝缘膜内采用至少一层以上的由low-k膜形成的层间绝缘膜的多层布线结构，都是有效的。
另外，H2O的产生不限于low-k膜成膜时，例如在多层布线制造工序中，由于low-k膜的吸湿性，取入low-k膜中的H2O，有时也于在后面的加热工序中放出而产生。特别是多孔化的多孔low-k膜，由于存在许多空隙，因此吸湿性更强。因此，即使在成膜时没有产生H2O的情况下，在其后也有可能会放出空隙内的H2O。但是，采用本实施形态，对于这样产生的H2O是有效的。
第二实施形态
下面说明第二实施形态。
图10所示为本发明第二实施形态有关的半导体的剖面图。在图10中，对于与图1相同的部分附加相同的符号，仅对不同的部分进行说明。
在第二实施形态中，紧接多层布线层ML的正下方的绝缘膜结构在逻辑区与DRAM区是不相同的。即在逻辑区及DRAM区中，在元件形成层1及2上，形成覆盖性好的BPSG或PSG膜等CVD绝缘膜3，在该绝缘膜3上，形成对H2O具有防扩散效果的防扩散膜4。在绝缘膜3及防扩散膜4内，形成多个接触心柱6。防扩散膜4的材料与第一实施形态相同。在该防扩散膜4上，形成第一low-k膜7。在该第一low-k膜7上，形成覆盖膜8。在第一low-k膜7及覆盖膜8内部，形成多个第一布线层9。
另外，在DRAM区中，在防扩散膜4形成开口部31。在该开口部31内利用第一low-k膜7填入。
形成该开口部31的区域，如图10所示，是在DRAM区内例如在正上方没有形成第一布线层9的区域，或者如图11A及图11B所示，是第一布线层9相互之间的区域。
如图11A所示，在存储单元MC的尺寸为例如0.9×0.3μm、开口部31的底部与元件形成层2之间的绝缘膜3的膜厚为例如600nm时，只要例如以每2个存储单元设置一个开口部的比例设置开口部即可。在这种情况下，如图10所示，可以是没有形成多层布线层的区域，或者如图11A所示，可以是第一布线层9中的相邻配线之间的区域。
另外，如图11B所示，也可以在第一布线层9中的相邻配线之间的区域，沿第一布线层9的全长形成开口部31。在这种情况下，开口部31的数量只要例如第一布线层每3条形成一个左右即可。
另外，开口部31的数量不限定于上述例子，只要根据开口部31的底部与元件形成层2之间形成的至少一个绝缘膜的膜厚或绝缘膜的材质适当改变即可。
通过该开口部31，可以将提高保持特性所必须的H2提供给DRAM区的元件形成层2。
下面利用图12～图14说明第二实施形态的半导体器件制造方法。另外，在图12～图14中，省略逻辑区的元件形成层1内形成的晶体管T1及DRAM区的元件形成层2内形成的存储单元MC。
如图12所示，在元件形成层1、2上淀积绝缘膜3。作为绝缘膜3，最好是采用台阶覆盖性好的例如BPSG或PSG膜等CVD膜。然后，在整个表面淀积对H2O的防扩散膜即防扩散膜4。作为防扩散膜4，最好是采用含有微量N的SiO2膜(SiO2(N)膜)。该SiO2(N)膜可以利用以SiH4及N2O为主要原料气体的等离子体CVD法进行淀积而成。SiO2(N)膜的N含量是例如5～15原子％，最好是例如8.8～9.8原子％。
然后，在绝缘膜3及防扩散膜4形成接触孔。再利用例如CVD，在整个表面淀积钨(W)，利用钨填入多个接触孔。然后，除去绝缘膜4上的钨，形成平坦表面，形成接触心柱6。
然后，如图13所示，在逻辑区保留防扩散膜4，而除去DRAM区的防扩散膜4的一部分。即，首先在保留有防扩散膜4的区域上，利用平版印刷形成未图示的抗蚀性掩模。用该抗蚀性掩模，利用RIE对防扩散膜4进行蚀刻，形成开口部31。在防扩散膜4上形成开口部后，在全部表面淀积作为第一布线层的绝缘膜的第一low-k膜7。作为第一low-k膜7，与第一实施形态相同，采用例如涂布型MSQ膜。在该涂布型MSQ膜缩聚的过程中，将产生大量的H2O。在本实施形态中，在该第一low-k膜7成膜时产生的H2O，利用防扩散膜4，防止其向逻辑区的晶体管扩散。另外，在DRAM区中，防扩散膜4有开口部31。因此，能够将上述缩聚过程及后面的烧结处理中产生的H2通过该开口部31提供给元件形成层2。
然后，如图14所示，在第一low-k膜7上形成覆盖膜8。在该第一low-k膜7及覆盖膜8内，与第一实施形态相同，形成多个第一布线层9。这些第一布线层9分别与上述接触心柱6连接。
然后，利用与第一实施形态相同的制造工序，依次形成多层布线层ML等，完成图10所示的半导体器件。
采用上述第二实施形态，在逻辑区的元件形成层与形成第一布线层9的第一low-k膜7之间形成抑制H2O扩散的防扩散膜4。因而，逻辑区利用防扩散膜4防止H2O进入，所以能够防止逻辑区内的晶体管产生NBTI恶化。
另外，在DRAM区中，防扩散膜4具有开口部31。因此，能够将上述缩聚过程及后面的烧结处理中产生的H2通过该开口部31提供给元件形成层2。因而，能够提高存储单元的保持特性。
第三实施形态
图15所示为本发明第三实施形态有关的半导体的剖面图。在图15中，对于与图1及图10相同的部分附加相同的符号，仅对不同的的部分进行说明。
如图15所示，在混合形成逻辑电路及DRAM的半导体器件中，逻辑区及DRAM区的紧接多层布线层ML正下方的绝缘膜结构是不相同的。即，在逻辑区及DRAM区中，在元件形成层1、2上形成覆盖性好的BPSG或PSG膜等CVD绝缘膜3。在DRAM区中，在该绝缘膜3上形成作为对元件形成层2的H2供给源的绝缘膜41。作为构成这样的H2供给源的绝缘膜，可以采用例如利用等离子体CVD法形成的氮化硅(SiN)膜。在该绝缘膜41上及上述逻辑区的绝缘膜3上，形成对H2O具有防扩散效果的防扩散膜4。防扩散膜4的材料与第一实施形态相同。
在逻辑区中，在绝缘膜3及防扩散膜4内形成多个接触心柱6，而在DRAM区中，在绝缘膜3、41及防扩散膜4内，形成多个接触心柱6。
在上述防扩散膜4上，形成第一low-k膜7。在该第一low-k膜7上，形成覆盖膜8。在第一low-k膜7及覆盖膜8的内部，形成多个第一布线层9。这些第一布线层9分别与上述接触心柱6连接。
上述DRAM区的形成接触心柱的绝缘膜层，只要由至少二层以二层以上的绝缘膜形成即可，例如可以省略防扩散膜4。
另外，在绝缘膜41上形成防扩散膜4时，能够抑制从绝缘膜41放出的H2向多层布线层ML方向扩散，能够使绝缘膜41放出的H2有效地向元件形成层2扩散。
下面参照图16～图20说明图15所示的半导体器件的制造方法。另外，在图15～图19中，省略逻辑区的元件形成层1内形成的晶体管T1及DRAM区的元件形成层2内形成的存储单元MC。
如图16所示，在元件形成层1、2上淀积绝缘膜3。作为绝缘膜3，最好是采用台阶覆盖性好的例如BPSG或PSG膜等CVD膜。然后，在绝缘膜3上的整个表面上利用等离子体CVD法淀积作为H2的供应源的绝缘膜(SiN)41。该绝缘膜41含H2量很大。然后，保留DRAM区的绝缘膜41，除去逻辑区的绝缘膜41。即在DRAM区的绝缘膜41上利用平版印刷，形成未图示的抗蚀性掩模。用该抗蚀性掩模，利用RIE对逻辑区上的绝缘膜41进行蚀刻。
然后，如图17所示，利用与第一及第二实施形态相同的制造方法，在整个表面淀积对H2O的防扩散膜即防扩散膜4。
然后，如图18所示，利用CMP使防扩散膜4形成平坦表面。
再如图19所示，在元件形成层上的多个绝缘膜层形成多个接触孔。然后，利用CVD在整个表面淀积钨(W)，利用钨填入多个接触孔。然后，除去绝缘膜4上的钨，形成平坦表面，形成接触心柱6。
然后，在整个表面淀积作为第一布线层的绝缘膜的第一low-K膜7。作为第一low-K膜7，与第一及第二实施形态相同，采用例如涂布型MSQ膜。在该涂布型MSQ膜的缩聚过程中，产生大量的H2O，在本实施形态中，该第一low-K膜7成膜时产生H2O，利用防护散膜4防止其向逻辑区的晶体管扩散。然后，在第一low-K膜上形成覆盖膜子。在该第一low-K膜7及覆盖膜8内，与第一及第二实施形态相同，形成多个第一布线层9。这些第一布线层9分别与上述接触心柱6连接。
然后，利用与第一及第二实施形态相同的制造工序，依次形成多层布线层ML等，完成图15所示的半导体器件。
采用上述第三实施形态，在逻辑区，在元件形成层1与形成第一布线层9的第一low-K膜7之间形成防止H2O扩散的防扩散膜4。因而，逻辑区利用防扩散膜4防止H2O进入，因此能够防止逻辑区内的晶体管产生NBTI恶化。
另外，在DRAM区中，在元件形成层2与形成第一布线层9的第一low-K膜7之间形成作为H2供给源的绝缘膜41。因此，在多层布线层的最终形成工序即H2烧结处理中，能够对存储单元供给所需要的而且足够的H2，能够提高存储单元的保持特性。
再有，通过在绝缘膜41上形成抑制H2扩散的防扩散膜4，在包含烧结工序的多层布线工序中的热处理工序中，在DRAM区能够向存储单元提供为了增加保持时间所需要的足够的H2。
另外，第一～第三实施形态说明的是将逻辑电路及DRAM混合形成于单一芯片的情况。但是，不限于DRAM，对于将利用引入H2能够改善保持特性的其他存储器与逻辑电路混合形成的半导体器件，也能够适用第一～第三实施形态。
再有，第一～第三实施形态说明的是采用Cu作为布线层的材料。但是，不限于此，在用Al配线时，也能够得到同样的效果。
另外，也可以有选择地将第一～第三实施形态组合起来加以实施。
其他的优势和修改将容易联想到那些已有技术。因此，发明的更主要的方面不应被局限于在此所描述的细节和有代表性的实施例中。从而不背离附加权利要求所定义的普通发明概念的精神和范围，可以做出不同的修改。
Claims (24)
1.一种半导体器件，其特征在于，包括
半导体基板、
在所述半导体基板内形成的，包含元件形成层的逻辑区、
在所述半导体基板内形成的，包含元件形成层的存储器区、
在所述逻辑区及所述存储器区上形成的多层布线层、
在所述逻辑区及所述存储器区的所述元件形成层与所述多层布线层之间形成的防扩散膜、以及
在所述存储器区的所述防扩散膜上形成开口部，
所述防扩散膜防止H2O的扩散。
2.如权利要求1所述的半导体器件，其特征在于，所述开口部在所述多层布线层中的最下层的布线间的下方形成，所述开口部相对于在所述存储器区形成的多个存储单元配置1个。
3.如权利要求1所述的半导体器件，其特征在于，所述多层布线层包括介电常数低于二氧化硅膜的层间绝缘膜、以及在所述层间绝缘膜内配置的配线。
4.如权利要求1所述的半导体器件，其特征在于，所述防扩散膜是含氮的二氧化硅膜。
5.如权利要求4所述的半导体器件，其特征在于，所述二氧化硅膜内的氮含量为8.8～9.8原子％。
6.如权利要求4所述的半导体器件，其特征在于，所述二氧化硅膜内的氮含量为5～15原子％。
7.一种半导体器件，其特征在于，包括
半导体基板、
在所述半导体基板内形成的，包含元件形成层的逻辑区、
在所述半导体基板内形成的，包含元件形成层的存储器区、
在所述逻辑区及所述存储器区上形成的多层布线层、
在所述逻辑区与多层布线层之间和在所述存储器区与多层布线层之间形成的第一防扩散膜、以及
在所述存储区与所述多层布线层之间的比所述第一防扩散膜更靠近元件形成层侧形成的作为H2供给源的绝缘膜，
所述第一防扩散膜防止H2O的扩散。
8.如权利要求7所述的半导体器件，其特征在于，所述多层布线层包括介电常数低于二氧化硅膜的层间绝缘膜、以及在所述层间绝缘膜内配置的配线。
9.如权利要求7所述的半导体器件，其特征在于，所述第一防扩散膜是含氮的二氧化硅膜。
10.如权利要求9所述的半导体器件，其特征在于，所述二氧化硅膜内的氮含量为8.8～9.8原子％。
11.如权利要求9所述的半导体器件，其特征在于，所述二氧化硅膜内氮含量为5～15原子％。
12.一种半导体器件的制造方法，其特征在于，包括
在半导体基板的逻辑区及存储器区内形成晶体管、
在逻辑区及存储器区上形成第一绝缘膜、
在所述逻辑区的所述第一绝缘膜上形成防扩散膜、
在所述防扩散膜上及所述存储器区的第一绝缘膜上形成第二绝缘膜、以及
在所述第二绝缘膜上形成多层布线层，
所述防扩散膜防止H2O的扩散。
13.如权利要求12所述的半导体器件的制造方法，其特征在于，所述防扩散膜是含氮的二氧化硅膜。
14.如权利要求13所述的半导体器件的制造方法，其特征在于，所述二氧化硅膜内的氮含量为8.8～9.8～原子％。
15.如权利要求13所述的半导体器件的制造方法，其特征在于，所述二氧化硅膜内的氮含量为5～15原子％。
16.一种半导体器件的制造方法，其特征在于，包括
在半导体基板的逻辑区及存储器区内形成晶体管、
在逻辑器及存储器区上形成第一绝缘膜、
在所述第一绝缘膜上形成防扩散膜、
在存储器区上的所述防扩散膜上形成开口部、
在所述防扩散膜上及所述开口部内形成低介电常数的第二绝缘膜、以及
在所述第二绝缘膜上形成多层布线层，
所述防扩散膜防止H2O的扩散。
17.如权利要求16所述的半导体器件的制造方法，其特征在于，所述防扩散膜是含氮的二氧化硅膜。
18.如权利要求17所述的半导体器件的制造方法，其特征在于，所述二氧化硅膜内的氮含量为8.8～9.8原子％。
19.如权利要求17所述的半导体器件的制造方法，其特征在于，所述二氧化硅膜内的氮含量为5～15原子％。
20.一种半导体器件的制造方法，其特征在于，包括
在半导体基板的逻辑区及存储器区内形成晶体管、
在逻辑区及存储器区上形成第一绝缘膜、
在所述存储器区内的所述第一绝缘膜上形成作为H2供给源的第二绝缘膜、
在所述逻辑区内的所述第一绝缘膜上及所述存储器区内的所述第二绝缘膜上形成防扩散膜、以及
在该防扩散膜上形成多层布线层，
所述防扩散膜防止H2O的扩散。
21.如权利要求20所述的半导体器件的制造方法，其特征在于，作为所述H2供给源的所述第二绝缘膜是含Si及N的绝缘膜，所述第二绝缘膜利用等离子体CVD法形成。
22.如权利要求20所述的半导体器件的制造方法，其特征在于，所述防扩散膜是含氮的二氧化硅膜。
23.如权利要求22所述的半导体器件的制造方法，其特征在于，所述二氧化硅膜内的氮含量为8.8～9.8原子％。
24.如权利要求22所述的半导体器件的制造方法，其特征在于，所述二氧化硅膜内的氮含量为5～15原子％。
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