TWI299209B - Memory and logical circuit embedded in a chip of semiconductor device and the manufacturing method thereof - Google Patents

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1299209 九、發明說明： 本申請案是根據並主張日本專利特願2002_127353號 案’申請日2002年4月26日之優先權，其全部的内容可 併入參照文獻中。 【發明所屬之技術領域】 本發明是有關於一種至少使記憶體及邏輯電路混合搭 載至一晶片的半導體裝置及其製造方法。 【先前技術】 中央處理器(Central Processing Unit，CPU)等之高性能 邏輯元件或高速靜態隨機存取記憶體Rand〇m Access Memory，SRAM)等之半導體裝置，為了能夠高速 的動作，而必須要抑制傳遞信號之延遲。因此，在多層導 線中需要降低導線電阻，其中作為導線材料較佳是使用能 夠低電阻化之銅金屬。而且作為絕緣多層導線間之絕緣膜 則必須使用具有較二氧化矽之介電常數低的材料。此種低 介電常數之絕緣膜材料為甲基-聚矽氧烷 (Methyl_p〇lySil〇xane)、氫倍半矽氧烷樹脂 (Hydrogen-Silsesquioxane)、聚（亞芳基）醚 (Poly(Arylene)Ether)等所謂 low_k 膜。此種 1〇w_k 膜之介電 常數k = 2.6〜3.0左右，其比二氧化矽之介電常數 k-3·5=4·3要低。因此，1〇w士膜可以有助於大幅度的減低 延遲日守間。而且，藉由使l〇w-k材料多孔化以降低膜的密 度並卩牛低”龟$數之所謂多孔性(Porous) low_k膜也已妒 開發出來。 & 1299209 ,St為了使高性能邏輯電路與例如動態隨機存取記 L體心載在上之混載元件也可以紐 要形成使關金屬與bw_k材料之多層轉。就必須 然而，在开^成上述之多層導線的情況下， ίίΐΐΐ:顯的可靠度問題。一般而言，在對構:互補 (=0羊S)的門^聰)疋件之Ρ通道金氧半導體電晶體 (PM〇S)㈣極—電場之狀許，溫度簡在150t之 f度’閉絕緣膜與石夕的界面會產生新的準位與正的固定電 何。因此，使電晶體之啟始電㈣改 不穩定狀態(Negative Bias Tempemtu_tabilft}；t 劣化等現象就會產生，而導致元件特 ；：

=、因可以推斷例如是由c.E.Blat之論文二； ΡΜ ν〇1.69ρ.1712 (刪)所記载之次作用。亦即，在間絕 _產生之缺陷中’已擴散之H2〇(氣體)經 1而產生電洞捕捉反應，因而生成新的界面準位 ”正？固定電荷。然而為了抑制此種N抓劣化，對葡TJ 匕敏ί的元件在製造過程中’就必須要限制包含閘絕緣 版之70件形成層，使Η2〇不會擴散。 言’在半導體製程結束之前，必須在氫 行熱處理，以進行所謂氫氣燒結(Si血)處理。 Ht處理是用於回復半導體裝置的製程中所使用之 子钱刻或電漿化學氣相沈積等電漿處理所受到的 1指告。但是在氫燒結處理中，在過剩的氮導入基板内 之'月况下’其與上述H2o之情況—樣會引起酿〗劣化。 1299209 於-I且’在多ΐ導線中使用上述low士膜之情況下，對 ^件形成層而言，不希望的氣體擴散量會增加，而產生 =胃，速NBTI劣化之問題。此第—個理由是^材料 二=虱化矽膜相比較，在成膜時放出更多的氏〇 。 弟厂個理由是因為l〇w_k材料之吸濕性高，在形成 =庫於^^製程巾邮之放出量會增多。於是，將low_k 材枓應用在祕能兀件時，其會制需 ^M4klQW_k㈣舆在錢料形 低熱製程之上限溫度等限制。 件中而「在f記㈣及賴電路搭叙—W的混載元 件中，她區域之電㈣在基板巾導人㈣_ S^VT1劣化而造心件可#度降低。對應於此， 區域則為了增長影響資料維持特性之記 Retention)時間，而需要利用$進行高溫且長 燒二 處理。由於，邏輯區域與DRAM區域具有相反的要= 要使賴_巾的電晶社可靠賴DRAM區域 區:於是’就需要一種能夠使邏輯 並存之半導^置及方^施區域之資料維持特性 【發明内容】 有鑑於此，本發明提供一種半導體裝置，包括半導 j，形成於上述半導縣板内，包含元件形成層之邏輯 ^，形纽上述半導縣㈣，包含元件形成層之記憶 L區域；各自形成於上述邏輯區域與上述記憶胞區域上^ 1299209 層鱼上述遲^试形成在上述邏輯區域之多層導線 沪气防止成之70件形成層之間的擴散防止M，上述 擴放1 方止料防止h2Q擴散至上述_區域。 半導體裝置之製造方法，包括於 輯區域金記㈣k胞區域上形成電晶體，·於邏 之上、；if _ : 或上形成第一絕緣膜；於上述邏輯區域 防止=二絕緣膜上形成擴散防止膜’上述擴散防止膜可 於上频餘賴與上述—域上形 為ΐ太ί，収於上述第二絕緣膜上形成多層導線層。 马裱本發明之上述和其他目的、特徵和 ^下了文特舉健實施例，並配合所_式，作詳細說 【實施方式】 以下4參照所附圖式，說明本發明之實施型熊。 第1實施例 構造騎示本發明第1實施例之半導體農置之剖面 請參照第1圖，在混載有邏輯電路與DRAM之半 裝置中，邏輯區域與DRAM區域在多層導線層ML正下 ΓίίΓί的構造不同。亦即，在邏輯區域之元件形成層 上形成有電晶體Τ1，在DRAM區域之轉形成層2上 形成有由金氧半導體(MqS)電晶體T2與例 ； 容器tc所組成之記憶胞MC。此元件形成層工、2 半導體基板或晶圓。在DRAM區域中，於元件形成層2 1299209 上形成有覆蓋性優良之刪石夕玻璃膜與碟石夕玻璃膜 . 學氣相沈積(CVD)絕軸3,在此絕_ 3上形成有作 蓋膜之化學氣相沈積二氧化矽((：¥1：)41〇2)膜5。 …、 與此相對應，在邏輯區域中，於元件形成層！上开 、 有蝴御玻璃膜或磷秒破璃膜等之CVD絕緣膜3 _ · 頂蓋膜之CVD-Si〇2膜卜而且在CVD絕緣膜、3與 CVD-Si〇2膜5之卿成有由絕賴組成之擴散防止膜*。 此，散防止膜4具有H2㈣止擴散效果。亦即，此擴散防 止膜4可以防止後續使用1〇w_k膜之多層導線形成製程巾響 所產生的h2o擴散至元件形成層j之對NBTI#jb敏感的 閘極絕緣膜巾。作為此種具有_擴散防止機能之絕緣膜 例如是可以使用含有微量之氮的Si〇2_i〇2⑽。此種 Si〇2(N)膜也可以降低從上層至下層之h2的擴散量。 在邏輯區域之絕緣膜3、4、5中形成有複數個接觸窗 插塞6 ’此接觸窗插塞6連接電晶體！之擴散層或其他擴 散層。而且，在DRAM區域之絕緣膜3、5中形成有複數 個接觸窗插塞6，此接觸窗插塞6連接電晶體2之擴散層 φ- 或其他擴散層。 在上述絕緣膜5上形成有使用銅(Cu)導線與1〇w_k膜 之夕層導線層。在迦輯區域與dram區域内之多層導線層 之結構是相同的。亦即，在絕緣膜5上形成有第i 1〇w_k 膜7,在此第1 low-k膜7上形成有頂蓋膜8。在此第丄1〇w_k 膜7與頂蓋膜8内形成有複數個第1導線層9。第1導線 層9透過例如是由钽(Ta)所組成之阻障金屬9a而個別連接 9 1299209 上述接觸窗插塞6。 在此第1 low-k膜7與頂蓋膜8上形成有 石夕或破化⑦等之絕緣膜1G。在絕_ 1G & =化 l〇w-k膜η，在此第2 low_k膜u上形成有靜弟2 此絕緣膜U)、第2 1。4膜n與頂蓋膜i二2。在 ，鑲纽形成之複數個介層窗插塞= 層Η。介層窗插塞13與第2導線層14之周圍 if 金屬。介層窗插塞I3個別連接第！導線層9。乂成有阻Ρ早 而且，在此第2導線層14與頂蓋膜12报 / 是氮化㈣碳化料之絕賴15。在 ^成有例如 第3 ―膜16，在此第3 lGW切^上^ j5上形成有 在此絕緣膜 15131〇W-_6==t_17。 如雙重鑲嵌法形成之複數個介層窗插夷18 a有以例 導線層19。介層窗插塞線基層 阻障金屬。介層窗插塞18 _連接第2導線層=形成有 而且，在此第3導線層19與頂蓋膜17曰^

Cu擴散之絕緣膜2〇。此絕緣膜 /成有方止 me则02膜21上形成有^保Hvr〇2膜 接著，說明上述半導體裝置之製造方法。、 以下請參照第2圖至第9圖以褚明笙n 裝置之製造方法。而且，在第2圖== 區域之元件形成層i内所形成之電 Θ ’略了邈輯 之元件形成層2_形紅記㈣ 請參照第2圖，於元件形成層1、2上沈積-層絕緣膜 10 1299209 絕緣膜3可以使用落差覆蓋性優良之例如_石夕玻 夕玻，等之CVD膜。之後，全面的沈積對H2〇 =，放防止舰之擴餘止膜4。作為此種紐防止膜4 例如疋可以使用含有微量之氮的Si02膜⑽删此 =o2(n)膜是以石夕垸(簡4)與氧化二氮(n2〇)為主原 ，，利用電槳CVD *沈積而成的。Si〇刺膜中N之含= 里例如是5〜15原子百分比(atQmie%)，較佳例如是8.8〜 9.8原子百分比(atomic%)。其理由為當N之含有量低於$ 原子百^比(atomic%)時，氏〇擴散防止機能會降低，-當]^ 之含有量超過15原子百分比(atGmie%)時，Si〇2(N)膜:介 電常數增加，而導致導線電容增加。 、 接著，至少留下邏輯區域中之擴散防止膜4，並除去 DRAM區域中之擴散防止膜4。亦即，在邏輯區域中之擴 散防止膜4上，例如微影技術㈣絲圖示之光阻^ 幕。使用此光阻罩幕，利用反應性離子钕刻(Reactive ^ Etching ’ RIE)製程，蝕刻DRAM區域中之擴散防止膜*。 如此，即可在邏輯區域中形成擴散防止膜4。 之後，晴參照第3圖，全面的沈積絕緣膜5。 接著，請參照第4圖，使肢學顧研磨(Chemicai Mechanical Polishing)法使絕緣膜5平坦化。 於這樣形成之元件形成層1上之絕緣膜3、4、5與元 件形成層2上之絕緣膜3、5内形成未圖示之複數個接觸窗 孔。 之後，例如是利用CVD全面的沈積一層鎢(w)，並以 11 1299209 鎢填滿複數個接觸窗孔。 接著明參如、弟5圖，移除絕緣膜$上之鶴使其平坦 化，而形成接觸窗插塞6。 ’、 ~ 接著，睛苓照第6圖，全面的形成作為第】導線 ，緣膜的第1 w_k膜7，並在此第〗lGw_k膜7上沈積頂 盍膜8。作為第）1〇w_kM7可以使用上述msq、卿、 ^等之低介電常數膜之任—種。在本實施例中，以使用 塗怖型MSQ膜為實例作說明。在塗佈型购膜之情況 二將原料液體塗佈在晶圓上。然後，藉由在鐵前後 縮合反應而形成為聚合體之MSQ膜。在此 程中’一般會產生大量的H2〇。在本實施例中， W切7成膜時產生之大量的H2〇 擴散至邏輯區域之元件形成層1、。 =而i第rr首先，第1 —膜7與頂蓋 膜8而在弟llow切7上沈積頂 由銅所構成之第1導線層9的複數贿渠。 請翏照第7圖，在複數個溝渠内填入 τ ° «渠_卜之阻障金屬9a及銅可_1學 機械研磨移除平坦化㈣成第1導線層9。 接著，請參照第8圖，令而从口 : 石夕网或sicN等之'絕緣膜;成防止銅擴散之氮化 巴緣輕10。在此絕緣膜10上依戽沈 積1〇#膜η與頂蓋獏12。在此，b 12構成與第2導線層14相關的層間絕緣膜。姐層I絕 12 1299209 緣膜中形成為了埋人第2導線層14之複數個溝渠與為 性連接上述第1配線層9與第2配線層14之複數個介層窗 洞0 曰* & -月芬,¾第9目’在介層窗洞與溝渠内填入钽(丁&)等阻 障金屬14a及銅。利用化學機械研磨法移除在溝渠内以 之阻障金屬14a及銅，使其平坦化_成第2導線層14 與介層窗插塞13。在此，對於low_k膜U成膜時產生之 大量的h2o ’擴散防止層4之功能與形成第1導線層之情

況相回。 藉由重複第2導線層14之形成製程，而可以形成在第 1圖中所示之第3導線層19與介層窗插塞18。之後，如第 1圖所示，全面的形成防止銅擴散之絕賴2G，並在此 緣臈20上沈積CVD-Si02膜21。

接著’為了回復衫層導線之形成製程中因電 =遭受到之電荷損害與提升DRAM維持時間之目的 4¾之氣體中進行燒結處理。此時，為了提升維 =躲給絲的H2至職M輯之元件形成層2本 麻、此，供給至對NBTI劣化敏感的邏輯區域之元件形 曰1的H2供給量，相藉由擴散防止朗降低。因此， 以防止過剩的h2擴散，而可以抑制邏輯區域之ΝΒΏ 化。最後’在㈣-峨臈21上形成保護咖 : 防止外在氣體中之h2o等侵人元件形成層卜2中。 曰就上述第1實施例而言，在邏輯區域中，於形 曰曰體之細形成層i與具有lGW切之和絕緣膜之^ 13 1299209 成防止Ha等擴散之擴散防止膜4。 _ 電晶體可以防止因邮而產生Nbti劣化。蹲輯區域中之 而且，由於在DRAM區域中沒右 散之擴散防止膜4,因此在燒結處理等擴 且，在凡件形成層2中導入足约的氏。於曰°，¥入^2。而 憶胞的維持特性。 ，可以提升記 此外，在本實施例中，擴散防止膜4 此之γΓ 低介電常數之相絕緣膜彼 明：===¾ 在複數層之層間絕二; 多層Li構所組成之層間絕緣膜，對於 二、此外，氐0之產生並不限於low七膜成膜時，舉例來 -兒，在多層導線之製造過程中，經由l〇w_k膜之吸濕性， 進入low-k膜之H2〇，也會在後續的熱製程中放出’，、而產 生H2〇之情形。特別是，多孔質的多孔性low-k膜因為疒 在有許多线，其吸祕更提高。於是，即使在成膜時^ 會產生H2〇之情況下，在後續製程中也會有可能放出空隙 中的HzO。然而，對於本實施例而言，對於上述情況^味 之H20也是有效的。 第2實施例 14 l2992〇9 接著說明第2實施例 第10圖為緣示本發明第2實施例之半導體裝置之剖面 1 =意圖。在第10圖中，構件與第1圖相同者給予相同 號，只針對不同的部分作說明。 在第2實施例中’邏輯區域❹以職域在多層導線 層ML正下方之絕緣膜層的構造不同。 2，邏輯區域與DRAM區域中，元件形成層1、2上形 =有覆蓋性骸之则^朗軸卿_财之cvd =緣膜3 ’在此絕緣膜3上形成有對邮具有防止擴散效 之擴放防止膜4。絕緣膜3與擴散防止膜4中形成有複 欠個接觸窗插塞6。擴散防止膜4之材料與第丨實施例相 同。在擴散防止膜4上形成有第i 1〇〜士膜7，在此第i 膜7上形成有頂蓋膜8。在此第1 low-k膜7與頂蓋膜8内 形成有複數個第1導線層9。 另一方面，在DRAM區域中，擴散防止膜4中形成有 開口部31。在此開口部31填充有第11〇〜七膜7。 。請參照第10圖，此開口部31之形成區域，在dram 區，内，例如是正上方沒有形成第丨導線層9之區域，或 如第11A圖與第11B圖所示，在第1導線層9彼此間的區 域0 請參照第11A圖所示，在記憶胞MC之尺寸例如是 _〇3微米’開口部31底部與元件形成層2之間的絕^ 膜3的厚度例如是6〇〇奈米之情況下，也可以例如以兩個 記憶胞對一個之比例設置開口部。在此情況下，請參照第 15 1299209 1〇圖，也可以設置在未形成多層導線層之

圖在第1導線層内，相鄰導線間之區域。W如弟UA 而且，請參照第11B圖，在第巧線層内 間之區域中，也可以形成沿著第】 岭線 31。在此情況下，開口部31之婁欠目存|抽、日:王、幵口部 層9形成⑽開口部31。數目例如是在3個第1導線

此外，開口部31之數目並不 I 目，也可以對應在開口部31底部與元件形 ^至夕料緣_厚度或絕緣膜之材f，㈣適當白^ 通過此開π。卩31 ’為了提升維持特性 以供給至DRAM(I域之元件形成層2^斤而要的氐可 以下請參照第12圖至第14圖以說明第2實施例 之製造方法°而且’在第12圖至第14圖中省 之兀件形成層1内所形成之電晶體丁1與 ▲區域之το件形成層2内所形成之記憶胞妮。、 膜3請ff第12圖，於元件形成層卜2上沈積-層絕緣 、。作為絕緣膜3可以使用落差覆蓋性優良 磷石夕破璃膜等之⑽膜。之後，全面的沈； 八有擴散防止機能之擴散防止膜4。作為此種擴散 胺膜4例如是可以使用含有微量之氮的SiC^(Si〇2(N) 心。^Si〇2(N)膜是以石夕炫(紐4)與氧化二氮(N2〇)為主原 含二旦’利用電漿CVD法沈積而成的。Si〇2(N)膜中N之 "臺例如疋5〜】5原子百分比(atomic%)，較佳例如是8.8 16 1299209 〜9.8原子百分比(at〇mic%)。 接菩之緣膜3、擴散防止膜4中形成接觸窗孔。 接者，例如疋利用CVD全面的沈積一層鎢(w)， 滿複數個接觸窗孔。然後移除絕緣膜4上之 : 化，而形成接觸窗插塞6。 ”坦 接著’請參照第13圖，至少留下邊+ 止膜4:，讀區域中二== 即在紙留下擴散防止膜4之區域上，利用例如_ 而形成未圖R細罩幕。使贱姐轉，利 離子侧(Reactive Ion aching，RIE)製程儀刻擴散防心 4而形成開口部31。開口部31形成後，全面的形成第 1導線層之絕緣膜的第i low_kM 7。作為第j 1〇w士膜7 了以使用例如疋與第1實施例相同之塗佈型Msq膜。 在此塗佈型MSQ膜進行聚縮合反應之過程中，會產生大 量的Hbo。在本實施例中，在此第j 1〇w七膜7成膜時產 生之大量的氏0，藉由擴散防止層4，可以防止其擴散至 邏輯區域之元件形成層丨。而且，在DRAM區域中;'擴散 =止層4具有開口部31。因此，在上述聚縮合之過程與^ 續的燒結處理中產生之H2，可以透過開口部31而供給至 元件形成層2。 σ 之後，請參照第14圖，於第n〇w-k膜7上沈積頂蓋 膜8。於此第ll〇W-k膜7與頂蓋膜8内形成與第i實施例 相同之複數第1導線層。此第丨導線層9各自連接上述接 觸窗插塞6。 17 1299209 導線=利實施咖之製程，依序形成多層 ^ 而凡成弟10圖所示之半導體裝置。 :尤上述第2貫施例而言，在邏輯區域中，於 ==1導線層9之第11〇4膜之間形成防止3 膜止膜4。因此，邏輯區域可藉由擴散防止 產生咖魏之侵人，而可以防止邏輯區域中之電晶體

仰而DRAM區域中，擴散防止膜4具有開口 之H，可縮合之雜與後續的燒結處理中產生 2 透k開口部31而供給至元件形成層2。於是， 可以提升記憶胞的維持特性。 、 此f開口部31例如是以兩個記憶胞對-個之比例或 在3個第1導線層9形成1個之比例形成開口部31。因此， 可以供給必要且足夠之氏至各個記憶胞。於是，可以提 記憶胞的維持特性。 第3實施例 第15圖為緣示本發明第3實施例之半導體裝置之剖面鲁 構造示意圖。在第15圖中，構件與第i圖、第1〇圖相同 者給予相同之標號，只針對不同的部分作說明。 請參照第I5圖’在混载有邏輯電路與£)1^之半導 體裝置中’邏輯區域與DRAM區域在多層導線層ML正下 方之絕緣膜層的構造不同。亦即，在邏輯區域與DRAM區 域中，元件形成層卜2上形成有覆蓋性優良之硼構矽玻璃 膜與磷矽玻璃膜等之CVD絕緣膜3。在DRAM區域中， 18 1299209 3上形成有作為A供給源之絕緣膜41。作為 Μ ’ ·是可以使用利用電 2 =積法所形成之氮切咖)膜。在此絕緣膜Μ 效緣膜3上形成有物具有防止擴散 相同。膜4。擴散防止膜4之材料與第1實施例 邏輯區域中1絕、緣膜3與擴散防止膜4中形成有複 “止Ϊ !Ϊ塞6 ;在職區域中，絕緣膜3、41與擴 、中形成有複數個接觸窗插塞6。 1 ΙοΛϋ擴散防止膜4上形成有第1 lGW_k膜7，在此第 蓋膜^內^上形成有頂蓋膜8。在此第1 low_k膜7與頂 連接上、t、i^、有複數個第1導線層9。第1導線層9個別 逐接上述接觸窗插塞6。 如果3 iDRAM ^域巾形成有接觸窗插塞之絕緣膜層 例如：J:!以上之絕緣膜所構成的話，就能夠省略 散，也可^女二、放出之H2往多層導線層ML方向擴 形成層2。效果的使從絕緣膜41放出之H2擴散至元件 體裝16圖至第2G圖以說明第1頂所示半導 邏輯區试法。而且，在第15圖至第19圖中省略了 區域之:敎兀件形成層1内所形成之電晶體T1 <兀件形成層2内所形成之記憶胞MC。 19 1299209 5月麥照第16圖，於元件形成声 膜3。作為絕緣膜3可以使 S、丨沈積―層絕緣 石夕破璃膜與磷傾翻#之H續良之例如㈣ 膜(SlN)41。此絕緣膜41之氏含有量多。 原之，、、巴緣 作為此種成為H2供給源之絕賴4〗^ 用電浆化學氣相沈積法所形成之氮化可 區，絕緣膜41，並除去邏輯=中Ϊ 例如微馬技術而rt 區域中之絕緣膜41上，利用 J U知技術而形成未圖示之光阻罩幕 幕，利用反應性離子蝕刻(R i 先阻罩 餘刻邏輯II域t之絕緣膜41。 Gn Etehing，網製程 之後’請參照第16圖’利用與第1實施例、第 例相同之方法，全面的沈積針Η 、 散防止膜4。 。積對邮具有擴散防止機能之擴 M h接著1:广、第18圖’使用化學機械研磨(。― Mechamcal P〇llshmg)法使擴散防止膜4平坦化。 然後，請參照第19圖，於這樣 以 =絕入緣膜内形成複數個接觸窗孔。之後，例== 辆滿紐個接觸窗 <瑪便其+坦化，而形成接觸窗插塞 6 〇 接著，全面的形成作為第1導線層之絕緣膜的第i low-k膜7。作為第！ 1()心膜7可以使用與第i實施例、 20 1299209 =2實施例相同之例如是塗佈型M s Q膜。在此塗佈型M s Q 膜之水細口過私中’會產生大量的H2〇。在本實施例中， 在=1 1〇W-k膜7成膜時產生之大量的h2o，、藉由擴散 ί ’ ：二可广防止其擴散至邏輯區域之元件形成層卜接 ，M 〇W_k膜7上沈積頂蓋膜8。在第ii〇w_k膜 V線層9。此弟1導線層9各自連接接觸窗插塞6。 之後，利用與第i實施例、第2實施 二序形成多層導線層ML，而完成第15_示之半二裝 声1 := C ’在邏輯區域中，於元件形成 hV等;产ϊί丄Γ 第1 low，7之間形成防止 防』。因此’邏輯區域可藉由擴散 晶體產生〜㈣防止_域中之電 二域中，於元件形成層2與具有 矛1 V綠層9之弟1 l〇w_k膜7之間形 之絕緣臈41。因此，在為多層導線^，為112供給源 H2燒結處理巾，可以供給必要且足夠】^最終形成製程的 於是，可以提升記憶胞的轉特性。2至各個記憶胞。

此外，藉由在絕緣膜41上形成如连丨 止膜4，在包含燒結製程與多層制擴散之擴散防 中’可以供給足夠之私至各個記===之熱處理製程 區域之維持時間。 L而可以提升DRAM 1299209 命々，外在第1Λ知例至第3實施例中’其係以將邏輯 =兵DRAM混載在-晶片上為實例作說曰月。但是，本發 &以改善維持 其他記㈣與賴電路之半物裝置，也可以適用 弟1貫施例至第3實施例之發明。 作炎=在第1 Λ &例至第3實施例中，其係以使用銅 =為¥線材料為實例作說明。但是，本發戦不限定於此， 使用銘導線之情況下，也可以得到相同之效果。 电而且，第1貫施例至第3實施例也能夠選擇的組合而 貫施之。 、雖然本發明已以一較佳實施例揭露如上，然其並非用 以限=本發明，任何熟習此技藝者，在不脫離本發明之精 範圍内，當可作些許之更動與潤飾，因此本發明之保 遵範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 第1圖為繪示本發明第1實施例之剖面圖； ，2圖為繪示第1圖所示之半導體裝置之製程剖面圖； 第3圖為繪示接續第2圖之製程剖面圖； 第4圖為繪示接續第3圖之製程剖面圖； 第5圖為繪示接續第4圖之製程剖面圖； 第6圖為繪示接續第5圖之製程剖面圖； 第7圖為繪示接續第6圖之製程剖面圖； 第8圖為繪示接續第7圖之製程剖面圖； 第9圖為繪示接續第8圖之製程剖面圖； 22 1299209 第10圖為繪示本發明第2實施例之剖面圖； 第11A圖與第11B圖為分別繪示第10圖所示開口部 之形成位置的平面圖； 第12圖為繪示第10圖所示之半導體裝置之製程剖面 圖； 第13圖為繪示接續第12圖之製程剖面圖； 第14圖為繪示接續第13圖之製程剖面圖； 第15圖為繪示本發明第3實施例之剖面圖；； 第16圖為繪示第15圖所示之半導體裝置之製程剖面 圖； 第17圖為繪示接續第16圖之製程剖面圖； 第18圖為繪示接續第17圖之製程剖面圖； 第19圖為繪示接續第18圖之製程剖面圖；以及 第20圖為繪示接續第19圖之製程剖面圖。 【主要元件符號說明】 1、2:元件形成層 3、10、15、41 :絕緣膜 4:擴散防止膜 5、21 : CVD-Si02 膜 6:接觸窗插塞 7、 11、16 : low-k 膜 8、 12、17 :頂蓋膜 9、 14、19 :導線層 9a :阻障金屬 23 1299209 13、18 :介層窗插塞 20 :絕緣膜 22 :保護膜 23 :閘絕緣膜 31 :開口部 MC :記憶胞 ML :多層導線層 ΊΠ、T2 :電晶體 TC :溝渠式電容器

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Claims (1)

1299209 十、申請專利範圍： 1· 一種半導體裝置，包括·· 一半導體基板； 一邏輯區域，設置於該半導體基板内，且該邏輯區域 包括元件形成層； 一記憶胞區域，設置於該半導體基板内，且該記憶胞 區域包括元件形成層； 一多層導線層，各自設置於該邏輯區域與該記憶胞區 域上方； 一第一擴散防止膜，設置於該邏輯區域與該多層導線 層之間’該第一擴散防止層防止h2〇擴散；以及 一絕緣膜，設置於該記憶胞區域與該多層導線層之 間，該絕緣膜作為h2之供給源。 2·如申晴專利範圍第1項所述之半導體裝置，更包括 一第二擴散防止膜，設置於該絕緣膜與該多層導線層之間。 3·如申請專利範圍第1項所述之半導體裝置，其中該 多層導線層包括： Λ 一、層H賴，該層間絕緣狀介電常數低於氧化 膜，以及 一導線，設置於該層間絕緣膜内。 4.如申請專利範圍第！項所述 第一擴散防止膜為—含錢之氧切膜：_ " 5·如申請專利範圍第4 、 含有氮之氧化销之氮含量、^之+導體裝置，其中該 里馬8.8至9.8原子百分比。 25 1299209 6·如申請專利範圍第4項所述之半導體裝置， 3有氫之氧化矽膜之氮含量為5至15原子百分比/、 7·如申請專利範圍第j項所述之半導體裝置，其 夕θ導線層的最下層與第一擴散防止膜接觸。一 〇χ 8.—種半導體裝置之製造方法，包括： 電晶ir半導體基板之-賴區域與—記憶胞區域内形成 於該邏輯區域與該記憶胞區域上形成一第一絕緣膜； 、於該記憶胞區域之該第-絕緣膜上形成作為供^ 源之一第二絕緣膜； 、、口 辦一於該邏輯區域之該第—絕賴上與該記憶胞區域之該 弟-絕緣膜上形成-擴散防止膜，該擴餘止膜防止邮 之擴散；以及 於該擴散防止膜上形成多層導線層。 、、9·如帽專纖㈣8項所述之半導體裝置之製造方 八中該弟一纟巴緣膜為一含有石夕與氮之絕緣膜，該第二 絕緣膜Μ賴化學氣相沈積法形_。、 一 10.如申請專·圍第8顿述之半導财置之製造 方法，其中該擴散防止膜為—含有氮之氧化石夕膜。 11·如中請專利範圍第1G項所述之半導體裝置之製造 其中該含錢之氧化賴之氮含量為8.8至9.8原 子百分fch。 26 1299209 分比。 13.如申請專利範圍第8項所述之半導體裝置之製造 方法，其中該多層導線層的最下層與第一擴散防止膜接觸。 27 1299209 七、 指定代表圖： (一） 本案指定代表圖為：第（1 )圖。 (二） 本代表圖之元件符號簡單說明： 1、2 :元件形成層 3、10、15 :絕緣膜 4:擴散防止膜 5、21 : CVD-Si02 膜 6:接觸窗插塞 7、 11、16 ·· low-k 膜 8、 12、17 :頂蓋膜 9、 14、19 :導線層 9a :阻障金屬 13、18 :介層窗插塞 20 :絕緣膜 22 :保護膜 23 :閘絕緣膜 MC :記憶胞 ML :多層導線層 ΤΙ、T2 :電晶體 TC :溝渠式電容器 八、 本案若有化學式時，請揭示最能顯示發明特徵的化 學式： 無