TWI278965B - Semiconductor device and manufacturing method thereof - Google Patents

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TWI278965B TW093102009A TW93102009A TWI278965B TW I278965 B TWI278965 B TW I278965B TW 093102009 A TW093102009 A TW 093102009A TW 93102009 A TW93102009 A TW 93102009A TW I278965 B TWI278965 B TW I278965B
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Tatsuya Usami
Noboru Morita
Koichi Ohto
Kazuhiko Endo
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Nec Electronics Corp
Nec Corp
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Description

1278965 五、發明說明 ci) ·〜--：---------- 一、 【發明所屬之技術領域】 本發明係關於一半導酹 j 於一包括由鑲嵌方法形成的^ 、裟造方法，尤其係關 製造方法。 成的夕層内連線之半導體裝置及其 二、 【先前技術】 近年來’伴隨著達到半導體 片尺寸之技術上進步，積集度與更小晶 連線更寬泛的應用，並且=線的微縮與多層内 法，稱為鑲嵌製程變得廣成=連線結構的方 渠或介層孔而形成Sdii!藉銅填充内連線溝 ^ 乂鬥逑綠或介層窗插塞，然後以CMP(化學 機械研磨）方法來平坦化。雖鈇th鑪山制4 — l τ κ 雖然此鑲敗製程一定使内連線 翁集地間隔開’由於内連線之間的寄生電容…旦 密^的内連線也帶來信號延遲的問題。為了克服這信號 延遲的問題，因此内連線電容的降低是很重要的事情。 作為降低内連線電容方法，以一個低介電常數的材料 用作為層間絕緣膜代替習知二氧化矽型絕緣膜的方法被大 量研究。現在，參照附圖，說明一習知鑲嵌製程，其中一 低介電常數膜使用為層間絕緣膜。圖U與圖12是示^橫剖 面圖’依序顯示習知鑲喪方法的步驟。 首先，如圖11 (a)所不，在第一阻障膜2和第一層間絕 緣膜3連續長成在基板1之後，抗反射膜的塗佈和光阻連續 地長成在第一層間絕緣膜3上，然後進行曝光和顯影形成 光阻圖案（未顯示在圖中），這光阻圖案用作為遮罩，以一
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2知乾蝕刻技術形成第一内連線溝渠。接著，在以氧灰化 ^光阻圖案和抗反射膜之後，長咸第一阻障金屬4與銅 的=積，然後藉由去除覆蓋在第一層間絕緣膜3上的第一 阻障金屬4與銅的部分，形成底層内連線5。 其次，如圖11(b)所示，在此底層内連線5上，依序長 成SiCN的第二阻障膜6(用來防止銅擴散和在介層孔的形成 中作為餘刻停止部）與第二層間絕緣膜7 (由低介電常數材 料如SiOC、含氫的矽酸鹽類（hydrogeri siisesqui〇xane， 以後稱為HSQ)或含甲基的石夕酸鹽類（methyl silsesquioxane，以後稱為MSQ)之膜所製成）。之後，抗 反射膜的塗佈和光阻連續地長成在第二層間絕緣膜7上， 然後為了形成介層孔7 a而進行曝光和顯影來形成光阻圖案 (未顯示在圖中），並以這光阻圖案作為遮罩，以一習知乾 I虫刻技術餘刻弟二層間絕緣膜7。其次，在以氧灰化去除 光阻圖案和抗反射膜之後’以回姓刻來餘刻第二阻障膜6 而形成介層孔7 a以貫通第二層間絕緣膜7和第二阻障膜6。 其次，如圖11 (c )所示，長成銅9 a以及用作内連線材 料基底的第二阻障金屬8的沉積，如圖11 (d)所示，去除覆 蓋在第二層間絕緣膜7上的第二阻障金屬8與鋼9a的部分， 藉以形成一連接底層内連線5之介層省插塞9。 之後，用上述相同方法，在其上I成第三阻障膜丨〇和 第三層間絕緣膜11，並且使用習知微影與乾蝕刻技術形成 第二内連線溝渠11 a (參見圖1 2 (a ))，然後，在第三阻障金 屬12和銅13a沉積之後（參見圖12(b))，覆蓋第三層間絕緣
第10頁 1278965 五、發明說明（3) " ------ 膜11上的第三阻障金屬12與銅13a的部分#CMp法去☆ , 成上層内連線13(參見圖12(c))。一具有指定多層内#連而形 結構之半導體裝置可以重複這些步驟來製作。 、、 在此一鑲嵌製程，阻障膜必須不僅有防止在下層内 線或介層窗插塞的銅擴散到上層層間絕緣膜 9 、 ^ J 刀月匕，而Η 畜二層孔或内連線隨後形成在上層層間絕緣膜時有作 刻停止部的功能。例如，如果第二阻障膜6無法令人滿”音 地作為蝕刻停止部，當第二層間絕緣膜7在圖1丨（I)的步思驟 ，刻時’未以第二阻障膜6停止之蝕刻會繼續暴露底層乂内 連線5 ’因此在執行去除光阻圖案之氧灰化中，底層^連 線5的表面可以被氧化，而產生在底層内連線5與介層插 m的錯誤連接。為了克服上述問題，阻障膜必須提 仏對上層層間絕緣膜的高蝕刻選擇比，而從此觀點， 使用材料譬如Sic、SiN或SiCN。 、吊 此外，關於有SiN之阻障膜的沉積存在一個問題，例 如在日本公開專利公報第9 1 50/20 0 2號中，當SiN沉穑μ庚 大約是4 0 0 °C，隨著基板溫度上升，銅變得易於聚集並且& :ΐ:m性也會惡⑶。抑制銅聚集的-個方法是明顯 也认疋較低的沉積溫度，但如果沉積溫度設定過低， 膜會變成低密度的絕緣膜，無法提供ji〇2等的層間絕 一，令人滿意的姓刻選擇比。因此，j上述專利公報中 揭露—阻障膜（鋼擴散防止絕緣膜）製成有一個層狀杜構， 由在350 °C以下低溫CVD(化學氣相沉積）方法長成的α 一 緣膜以及在350 t到450它的範圍之高溫不CVD法長成的第
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内連線側的膜沉積溫度 的膜沉積溫度高而防止 一絕緣膜’在其中銅聚集藉由使在 低而抑制，藉由使在層間絕緣膜側 蝕刻選擇比的降低。 此外，當一低介電常數膜用作為層間絕緣膜，也必項 :低阻障膜的介電常數以便減少在内連線 2電’ = °SiN型阻障膜的介電常數是相當高，當Si〇F等的含氟 :用作下層層間絕緣膜並且進行電㈣ =
:皮；刻產生的氣自由基損壞。同·，SiC型的阻障；：ί 2触刻選擇比和低介電常數在5附近的優點 不=以防止銅擴散能力的缺點^此，在日本公開專利有公 ::二°®2號揭露一結構，其中在設置有溝渠或孔的 展"=1 &曰間絕緣膜（第一絕緣層）上，形成第二絕緣 二ΐΐ Ϊ成元素是Si、㈤“原子數量與si原子數量 到0·8 ^原子數量抓原子數量的比設定 • $ . Q，此外在日本公開專利公報第83870/2002 -3 f露f 一種結構，其中第二絕緣層包含1〇21到1〇22(』 ^ 3奴虱鍵的基（CHn基），藉以達成低介電常數與高蝕刻 選擇比。 蓺由然在日本公開專利公報第9 1 50/2002號所述之技 立★ 有防止銅擴散和作為钮刻停1止部的功效是作為阻 障膜必要功效的考慮，介電常數完全末列入考慮。因此， =使，；I電常數膜用作層間絕緣膜，阻障膜可以增加整體 介電常數’所以仍有内連線電容無法充足地降低之問題。 此外’在日本公開專利公報第8 3 8 6 9 / 2 〇 〇 2號與日本公
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五、發明說明（5) 開專利公報第8387〇 作為在各個結構裡的邱覆蓋層間絕緣膜和 層間絕緣膜的高蝕刻選二纟：SlCN型絕緣膜提供下層 擴散低的極佳功效。妙- 數以及使金屬 它的c成分變得更,1而在SlCN型絕緣膜的情形下，當 战刀吏传更多，蝕刻選擇比》'辑 少，它的介電常數增加所以J成分變得更 實際上，㈣些到内連線電容的降低。 擇比和減少介電常數t “、、、。構無法同時增加钱刻選 料的f ί ’阻P早臈除了上述功能之外’必須要對内連缭材 ::銅有好的黏性。除非在銅和阻障膜之間的 L亞在内連線表面的銅原子變得容易移冑，產生電遷移 阻障膜之間的黏性。 丁凡王未考慮銅和 =而言之’在鑲傲方法，其中銅内連線由cMp方法形 ί胺ΐ ί的是在銅内連線與上層層間絕緣膜之間形成的阻 =，合^下四亦即m絕緣膜的蚀刻選擇 t 该要高；2.應該有效防止鋼擴散；3.介電常數應該 降低；以及4.與銅内連線應該黏著良好，已經長久等待 新方案’可滿足所有這些要求的阻障膜。 根據上述問題，本發明的主要a的是提供一半導體裝 置’包括一阻障膜，具有對層間絕緣说的高蝕刻選擇比、 良好防止銅擴散的功效、低介電常數和對鋼内連線有極佳 黏性，以及提供此一半導體裝置之製造方法。
第13頁 1278965 五、發明說明（6) 三、【發明内容】 ’因此，本發明提供一種半導體裴置，有鑲嵌方法形成 的内連線或介層窗插塞；包括一結構，其中具有不同碳成 分的包含矽和碳的多數層狀膜製成的阻障族配置在該内連 線或該介層窗插塞和上層的層間絕緣膜之間。 此外，本發明提供一種半導體裝置，有鑲嵌方法形成 的内連線或介層窗插塞；包括一結構，其中具有不同碳成 分的包含矽、碳和氮的多數層狀膜製成的阻障膜配置在該 内連線或該介層窗插塞和上層的層間絕緣膜之間。 此外，在本發明中，該阻障膜可以包含，具有低碳成 分的低碳濃度膜在該内連線或該介層窗插塞邊，以及具有 石反成分大於低碳濃度膜的高碳濃度膜在該層間絕緣膜邊， 較佳地當在該阻障膜的紅外線吸收光譜中，紅外線吸收帶 的紅外線吸收區域具有在81〇 cnr1附近的峰部和在1 250 cm 1的峰部’分別以11和I 2表示，在該阻障膜的低碳濃度膜 的I 2 / II值大約是〇 · 〇 〇 4到〇 · 〇 〇,6 7，在該阻障膜的高碳濃度 膜的12/11值大約是〇·〇〇67到0.014。 此外’在本發明中，如果形成在該阻障膜上的該層間 絕緣膜是一低介電常數膜，其主要組成元素是矽、碳和 氧’從蝕刻選擇性的觀點來看，它是-最有效的。 此外’本發明提供一半導體裝置之-製造方法，其中内 連線或介層窗插塞以鑲嵌方法形成；包括在該内連線或該 =層窗插塞和上層層間絕緣膜之間配置阻障膜的步驟，隊 Ρ早膜由具有不同碳成分的包含矽和碳的多數層狀膜製成。
第14頁 1278965 五、發明說明（7) 此外，本發明提供一半導體裝置之製造方法，其中内 連線或介層窗插塞以鑲嵌方法形成；包括在該内連線或該 介層窗插塞和上層層間絕緣膜之間配置阻障膜的步驟，阻 障膜由具有不同碳成分的包含矽 '碳和氮的多數層狀膜製 成。 、 此外，本發明提供一半導體裝置之製造方法，包括至 少以下步驟：在内連線或介層窗插塞形成的基板上形成一 阻障膜’其中至少具有低碳成分的包含矽、碳和氮的低碳 濃度膜以及具有碳成分大於低碳濃度膜包含矽、碳和氮的 局碳濃度膜以此次序置放；在該阻障膜上形成一層間絕緣 膜，其主要組成元素是矽、碳和氧；當使用形成在該層間 絕緣膜上的光阻圖案作為遮罩和該低碳濃度膜作為蝕刻停 止部，執行乾餘刻，藉以去除該層間絕緣膜和該高碳濃度 ，；以含氧氣體灰化去除該光阻圖案；以回蝕刻去除該$ 碳濃度膜以形成介層孔或内連線溝渠；並且以一阻障金屬 和一内連線材料填充該介層孔或該内連線溝渠，藉以形成 介層窗插塞或内連線。 、 曰 此外’本發明提供一半導體裝置之製造方法，包括至 少以下步驟：在第一内連線形成的基板上形成第一阻障 膜’其中至少具有低碳成分的包含砍、碳和氮的低碳濃度 膜以及具有碳成分大於低碳濃度膜包含矽、碳和氮的高碳 濃度膜以此次序置放；在該第一阻障膜上形成一第一 絕緣膜、第二阻障膜和第二層間絕緣膜，其主要組成元^ 是石夕、碳和氧；當使用形成在該第二層間;邑緣膜;L的二二
1278965 五、發明說明（8) $阻圖案作為遮罩和該低碳濃度膜作為蝕刻停止部，執行 ，餘刻，藉以去除該第二層間絕緣Μ、該第二阻障膜、該 2 一層間絕緣膜和該高碳濃度膜；以含氧氣體灰化去除該 第一光阻圖案；當使用形成在該第二層間絕緣膜上的第二 光阻圖案作為遮罩和該第二阻障膜作為蝕刻停止部，執行 乾14刻’藉以去除該第二層間絕緣膜；以含氧氣體灰化去 除該第二光阻圖案；以回蝕刻去除該低碳濃度膜以形成包 含介層孔的内連線溝渠；並且以一阻障金屬和一内連線材 料填充該内連線溝渠，藉以形成第二内連線。 此外，在本發明中，以使用電漿CVD法，改變來源氣 體壓力’並且使用三甲基石夕烷、四甲基矽烷和三曱基乙烯 基石夕烧其中之一作為來源氣體，該阻障膜或該第一阻障膜 較佳地連續形成在單一相同腔室中。特別是當使用s i⑶型 y料時’較佳地以來源氣體三曱基矽烷、氨氣和氦使用電 桌CVD法’該低碳濃度膜以氣體壓力約mo到53 0 Pa長成， 而該高碳濃度膜以氣體壓力約530到730 Pa長成。 如上述，在本發明中，配置在内連線或介層窗插塞和· 上層層間絕緣膜之間的阻障膜製成為有具有不同碳成分的 夕數膜構成的一層狀結構，特別是具有低碳成分的低碳濃 度膜ό又置在底層，具有南碳成分的高碳濃度膜設置在上 層，藉以由低碳濃度膜的存在確實地提供對銅擴散的有效 防止、高蝕刻選擇比和對銅内連線的良好黏性，而由高碳 濃度膜的存在有效降低整體介電常數，因此可以滿足阻障 膜的所有要求。
1278965 五、發明說明（9) 四、【實施方式】 如在先前技術中所說明，為了減少在多層内連線中在 内連線之間的電容，使用SiOC、HSQ、MSQ等等的低介電常 數膜為層間絕緣膜變成廣為普及，並且作為被配置在内連 線或介層窗插塞和上層層間絕緣膜之間的阻障膜，同時滿 足以下四個要求是重要的’亦即’防止銅擴散，對層間絕 緣膜的钱刻選擇比南’使介電常數低，和對内連線或介層 窗插塞黏附良好。 但是，在一個習知實例（日本公開專利公報第 9 1 5 0/20 0 2號）中，其中一Si CN型阻障膜有一個層狀結構， 由在低>jdl長成的弟' ^絕緣膜增和在rfj溫長成的第二絕緣膜 組成，介電常數與膜的黏性皆未被考慮到。而在另一習知
只例（日本公開專利公報第83869/2002號）中，其中在siCN 型阻P早膜中’ C原子數量與S i原子數量的比和n原子數量與 Si原子數量的比分別被設置在〇· 2到〇· 8和〇· 15到1. 〇之 間。在另一習知實例（日本公開專利公報第8387〇/2〇〇2號） 中，其中SiCN型阻障膜包含l〇2i^ 1 022 (cm-3)含碳氫鍵基： 而未考慮到黏性。因此，這些結構沒有一個完全符合上述 四個要求。 本發明人注意到在構成元素包括i少石夕和碳的$ i c型 或SiCN型的絕緣膜中，碳成分與蝕刻選擇比、防止銅擴散 能力、介電常數和對銅的黏性有著密切的關係，並且從^ 些關係所做的實驗，發現介電常數隨著阻障膜中的碳成
1278965 五、發明說明（10) ^ =而降低’而触刻選擇性、防止銅擴散能力和 隨者減少其中的碳成分而增加。… 根據上述實驗結果，如圖丨所示，配置在内連線或介 二自插塞和上層層間絕緣膜之間的阻障膜（在圖中，配置 ^層内連線5與Si〇c等等低介電常數膜製成的第二 之間的第二阻障膜6)有一個由具有不同碳成分的 石山，危所構成的層狀結構（在圖中，由具有低碳成分的低 二=二膜6a與具有高碳成分的高碳濃度膜⑽所構成的一雙 層、％構），低碳濃度膜6a的存在能達成高蝕刻選擇性、有 Ϊ，t銅擴散、和對銅的極佳黏性，同時高碳濃度膜6b的 子在能達成降低第二阻障膜6整體的介電常數。 進一步說明本發明的上述實施例，本發明的實例下面 多照附圖詳細描述。 實例1 首先，將參照圖2到圖8，說明如本發明第—實 U體t置及其製造方&。圖2到圖4是示意橫剖面圖，依 斤說明包括本發明阻障膜的半導體裝置製造方法的步驟， 亚且為作圖方便起見，他們被分成三張圖。此外，^ 5 a :=意橫剖面圖，每一張顯示如本發明之阻障膜的另疋一 禋…構，圖6到圖8是圖示，解釋本發明阻障膜有的功效 參照圖2到圖4，下面將說明包括系發明阻障膜：半導 體裝置製造方法。此外，本實例的以下說明是 =，並且介層孔形成其中的第二層間絕緣膜是一低介 電吊數膜，和配置在底層内連線和第二塊層間絕緣膜之間 第18頁 1278965 五、發明說明（11) 的弟一部阻障膜暑且古 / m , ^ go _ ^ A有一個有不同碳成分的膜的層狀結 構，冬發明不限於下诂者，， 〇 ,,,,, 、 此只例’可以應用在各種變化的實施 例。例如，一低介雷舍叙… 只他 ,-uu ,.. 书數膜可以使用在任一層間絕緣膜 上，雖然本發明的厗处沾Μ 士 ^ ^ 有層狀結構的阻障膜的盤s力士 L ^但I早膜，具 丨早朕的數目沒有上限。此外，當 明使用銅作為内連繞姑粗4 ^ 塞:回餘作為内連線材料’並且内連線或介層窗插 增减百不先，如圖2(a)所示，在元件例如M0S(金屬氧化物半 V體）電晶體所形成的基板1±，第一阻障膜2和第一層間 絕緣膜3以CVD法、電漿CVD法等等連續形成，用厚度約 5 0nm用來抑制曝光時反射的抗反射膜14和厚度約“⑹旧的 化學增強光阻的塗佈，以KrF微影完成曝光和顯影而形成 光阻圖案15a，其用來形成第一内連線溝渠3a。第一阻障 膜2和第一層間絕緣膜3的材料可以從群組si〇2、SiN、
SiON、SiC、SiCN等等中適當地選擇，只要此兩材料的組 合可以提供好的钱刻選擇比。 之後’如圖2 ( b)中，在第一層間絕緣膜3以已知的乾 I虫刻技術餘刻之後，光阻圖案丨5 a和農反射膜丨4 a以氧電漿 灰化去除，然後第一阻障膜2以回蝕刻—蝕刻，藉以形成貫 通第一層間絕緣膜3和第一阻障膜2的第一内連線溝渠3 a。
接著’如圖2 ( c )所示，使用濺鍍法，第一阻障金屬的 沉積達厚度約2 0 nm ’而形成鈦' 氮化鈦、组、氣化鈕、氮
第19頁 1278965 五、發明說明（12) 化鎢等等的一單層膜或由從前述膜中的群組選出的二 多層所組成的-層狀膜，然後為了徒進用來作為内U = 料的銅的電鍍成長，銅的種子金屬（未顯示在圖中） 度約lOOnm。之後，在銅5a以電鍍法形成厚度約6〇〇nm， 用銅5a填滿第一内連線溝渠仏内部之後，銅和第一 金屬4位在第一層間絕緣膜3上的部分以CMp法去除，如 2(d)所示，藉以在第一層間絕緣膜3中形成底層内連線5。 、其次’如圖2(e)所示，用CVD法、電聚CVD法等等 成包括矽和碳構成元素的Sic型或SiCN型材料的第二 〆 膜6為厚度約20到80nm。第二阻障膜6需要能提供形 的第二層間絕緣膜7的高姓刻選擇比，確實防止 、 内連線5擴散進入第二層間絕緣膜7，提供介電 到曰 種 約 以減少在底層内連線5和上層内連線13之間的内連線電]足 容，和與底層内連線5黏附良好❶為此目的，在形 低碳成分的低碳濃度膜6a以後，在同一腔室形成具有言$ 成分的高碳濃度膜，而令人滿意的钮刻選擇比、^止:二 散和對底層内連線的黏性由低碳濃度膜仏的存在達^ 且介電常數的充分降低由高碳濃度膜扑的存在產生。、’ 關於SiCN型第二阻障膜的製造方法，例如， 平行板型電漿CVD設備和分別以流速約1〇〇到2〇〇 250到400 sccm、約25 0到4〇〇 sccm供£三甲基矽烷 ΓΛ、上氣當來源氣體，在基板溫度是約_到 C和功率是約250到400W的條件下完成沉積。 當用三甲基石夕燒、氨氣與氦的混合氣體作為來源氣
1278965 五、發明說明（13) 體，形成第二阻障膜6，包含各種的成分，例如Si-CH3鍵、 Si_CH2鍵、Si-C鍵、Si-N鍵、Si_H鍵等等，並且通過氣壓 的改變，能改變Si吒113鍵數量與Si-C鍵數量的比，因此也 能改變包含在第二阻障膜6的碳含量。例如，當腔室中的 氣壓設定在約2.5到4.0 Torr(大約為33 0到53 0 Pa)，形成 低碳濃度膜6 a，而當氣壓設定在約4 · 0到5. 5 T 〇 r r (大約為 530到730 Pa)，形成高碳濃度膜6b。 在上述各別氣壓長成的低碳濃度膜6a和高碳濃度膜6b 所包含的Si-CH3鍵數量與Si-C鍵數量的比顯示在圖6。圖6 指出當在低碳濃度膜6a的Si-CH3/Si-C比率是大約0. 005， 在高碳濃度膜6 b的比率是大約0. 0 1 2 5，因此在高碳濃度膜 6b的Si-CH3鍵的比例顯示高於在低碳濃度膜6a的Si-CH3鍵 的比例。 此外，低碳濃度膜6a和高碳濃度膜6b的膜組成可以用 FTIR(傅立葉轉換紅外線）光譜學檢查。具體而言，Si—Ch3 鍵有一個峰部在1250 cm-1附近，而S i -C鍵有一個峰部在 810 cnr1附近。當吸收帶從1 3 0 0到1 220 cnr1的圍繞區域以 I 2表示，和從1 2 2 0到6 0 0 cm-1的圍繞區域以11表示，所得 的比率如下。低碳濃度膜6a的I 2/11 = 0· 0 04到0. 0 067， 並且高碳濃度膜6b的1 2/ 1 1 = 0.0 0 67-到0.014，因此，在 高碳濃度膜6b的Si-CH3鍵的比例是高；!ρΓ低碳濃度膜6a。 於此，根據其上形成的層間絕緣膜的蝕刻選擇比、在 内連線之間電容的可接受值等等，適當地設置低碳濃度臈 6a和高碳濃度膜6b的碳成分和膜厚度，並且他們的值未具
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體定。此外’雖然低碳濃度膜6a和高碳濃度膜6b在附圖 中是彼此不同的，實際上，如果第二阻障膜6的上部分和 底部分有不同的碳成分也可以，甚而第二阻障膜6可以有 碳成分沿膜厚度方向（沿圖中的垂直方向）逐漸改變的姓 構。 、、" 其次’如圖3(a)所示，在第二阻障膜6上，第二層間 絕緣膜7以CVD法、電漿CVD法、塗佈法等等形成厚度約15〇 到30 0 nm。例如，當si〇C使用為第二層間絕緣膜7，可以 使用一製造方法，其中使用一種平行板型電漿CVD設備和 和分別以流速約5 00到1 5 0 0 seem、約300到500 seem、約
1^50到40 0 seem供應三甲基矽貌（3MS)、氧氣、氫氣當來源 氣體，在基板溫度是約3 3 0到4 0 0 °C和功率是約6 〇 Q到7 5 0 W 的條件下完成沉積。此外，當使用二氧化矽以外的材料作 為第二層間絕緣膜7時，形成一用為硬遮罩的二氧化矽膜 (硬遮罩膜16)厚度約50到20 0 nm。因此，它不一定需要使 用低介電常數膜作為第二層間絕緣膜7，但當使用s丨〇 c、 HSQ、MSQ等膜或增加多孔性處理後的任一膜，本發明的阻 障膜的功效變得明顯清楚。 之後，在作為在曝光中抑制反射的抗反射膜丨4b長成 在弟一層間絕緣膜（或硬遮罩膜1 6 )上_厚度約5 〇 nm之後， 作為介層孔圖案形成的化學增強光阻$佈塗佈到厚度約 60 0 nm ’以KrF微影進行曝光和顯景$而形成光阻圖案1 5b。 接著，使用低碳濃度膜6 a作為蚀刻停止部，抗反射膜 1 4b、第二層間絕緣膜1 0和高碳濃度膜⑽依序以習知乾蝕
1278965 五、發明說明（15) --—-- 刻技術蝕刻，如圖3(b)所示。 =後’在光阻圖案1 5b和抗反射臆14b被氧電漿灰化去 示之彳、，低奴濃度膜6 a以圖3 ( c )所示的回蝕刻來蝕刻，藉 ^形成介層孔7a貫通第二層間絕緣膜1〇、高碳濃度膜6b、 和低碳濃度膜6a。 現在，在半導體裝置的習知製造方法中，因為在第二 曰&絕緣膜（SiOC) 7和第二阻障膜6之間的蝕刻選擇比是 的，在第二層間絕緣膜7乾蝕刻時，可能暴露出底層 本咚線I ’ e並且除了在第二阻障膜6的有機成分在氧灰化時 。:為，氧化碳氣體，所以底層内連線5在氧灰化步驟時 I :被氧化，造成在底層内連線5和形成在底層内連線5的 二^窗插塞9之間錯誤連接的問題。特別是當Si〇c等低介 j數膜使用為第二層間絕緣膜7時，低介電常數膜可能 2電漿損壞，並且，& 了克服此問題，應用一偏壓來給 火化電漿一方向性。然而，這讓第二阻障膜6更容易被 触刻’而使前述問題變得更加嚴重。 與此對比，在本實例第二阻障膜6的結構中，低碳濃 度膜形成為底層，並且第二層間絕緣膜7與低碳濃度膜& 的，刻選擇比是令人滿意的大，此外，其中碳成分少並且 對氧灰化的抵抗高。這使形成介層孔_7a的乾蝕刻確實停止 在低碳濃度膜6a上，因此，防止底層内·連線5的曝光，抑 制灰化步驟中底層内連線5的氧化。 、此外，因為低碳濃度膜6a具有高度的能力防止銅擴散 並且對銅内連線有極佳黏性，銅原子運動造成的電移可以
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，確I防止。而且’因為置為上層的高碳濃度膜6b具有低 1電¥數（在本實例的製造條件下，·它的介電常數是約: • 53 )，可以減少整個第二阻障膜2的介電常數，並且 田使用具有低介電常數的一層間絕緣膜，能使在内 之間的電容小。 4 主其次’如圖3(d)所示，在去除硬遮罩膜16之後，第一 阻障金屬8例如鈦、氮化鈦、鈕、氮化鈕或氮化鎢的膜形^ 成厚度約20 nm以改進黏性，然後銅的種子金屬膜（未在圖 中顯不）形成約厚度1 0 0 nm。接著，在作為内連線材料的田 銅9a以電鑛法形成厚度約6〇〇 nm以填滿介層孔7a内部之 後’鋼9a和第二阻障金屬8的多餘部份以CMp法研磨，以平 坦化表面，如圖3(e)所示，藉以形成連接底層内連線5 介層窗插塞9。 、 、之後，如圖4(a)到4(c)所示，第二内連線溝渠Ua形 成在第三層間絕緣膜丨丨中，並且以銅填充其内部，形成連 接介層窗插塞9的上層内連線13。執行上述步驟數次，可 以形成具有鑲嵌結構的指定多層内連線。 為了檢查上述半導體裝置的功效，進行以下實驗。 先，製作樣品，其中具有高碳成分厚度5〇 nm的高碳 膜6b單獨形成為第二阻障膜6 ;製作樣品，其中具有低= 成分厚度10 nm的低碳濃度膜6a以及具-有高碳成分厚度^ 龍的高碳濃度膜6b以與本實例相同方式分別形成為第a二 障膜6的底層和上層；製作樣品，其中具有低碳成分厚度 50 nm的低碳濃度膜6a單獨形成為第二 二
第24頁 1278965 五、發明說明（17) ^7品的介層窗插塞鏈進行電阻的測量。測量的結果顯示在 ，7是一圖示，顯示介層窗插塞 接广連線的路徑)。如圖7所示，二以Ϊ 圖中^和^ ί Ϊ，）比具有雙層結構的本實例樣品（在 I的入^吏用低碳濃度膜6a的樣品（在圖左側）具有較 窗插塞鏈良率，這顯示出因為僅 有較 表==膜不能充分作為㈣停止部，而銅内連：： 荚和內被虱化，錯誤連接更容易發生在介層窗插 :的膜ίί之間的連接部分。這清楚地表示藉由讓碳成分 Ρ分阻障膜，彳以改進阻障膜作為蝕刻停止 、.日丨旦ί外，使用上述三型樣品（WN0. 4、WN〇. 6和WNO. 7)， 二=:移（EM)抵抗。結果顯示在圖8。圖8是顯示EM壽命的 二:，其中在水平軸表示晶圓標準，並且T50(即MTF(平 :石山ΐ :間)）晝在垂直軸。如在圖8清楚地見到，僅使用 二 =J6b的樣品(WN〇.4)的Τ5〇是短的，而本實例具雙 7^二τΐ的樣品（WN〇· 6)和僅使用低碳濃度膜6a的樣品（WN0· BMfi y· a都疋長的。這清楚地顯示出，藉由設置低碳濃度 _、=銅内連線的側邊，對銅的黏性_上升並且有效地防止 、’5 K政因此，可以獲得高可靠性的一半導體裝置。 ，山、曾t述實驗結果指出’當阻障膜僅由具有高碳成分的高 ^度膜6b組成’因為層間絕緣膜的餘刻選擇比不足，在 氧灰化步驟中内連線表面被氧化，並且在内連線和介層窗 第25頁 1278965 、發明說明（18) 插塞之間的錯誤連接容易發生，並且除了在㈣線和 抵抗。與這對比’以具低碳成分 的低妷很度膜6a作為一部分阻障膜（特別是在内連 Ϊ實：3丄：3擇比增加，因此抑制内連線表面的氧 二:塞電阻的減小’介層窗插塞鏈良率的 γΪ二ί= 黏性和M壽命的上升。而且因為等 同於僅使用具有低碳成分的低碳濃度膜6a的那些 =π4)Λ=可以在本實例的結構獲得，顯然一地二設 置低厌浪度膜6a作為一部分阻障膜。同時，如果阻 濃度膜6“且成’介電常數變得過份地高。所以明 貝的^有本實例的層狀結構可以同時滿足四個要求；亦 :低US擇比、高的擴散防止能力、☆電常數的充足 降低、和黏性的良好改善。 :農产L上明中，第二部阻障膜6具有結構，其中低碳 ΐ 2ΐ 層（在底層内連線5邊）和高碳濃度膜6b ‘，二m J f第^層間絕緣膜7邊），但是，代替那一結 別# & 1 所不，高碳濃度膜6b和低碳濃度膜6a可以分 的“八I=1和上層。在此情形丁，與底層内連線5接觸 以以:=π奴辰度膜6b所以無法改進對銅的黏性，但是可 今雷A二方式獲得防止銅擴散、減少-第二阻障膜6的整體 此外吊〜作為第二層間絕緣膜7的蝕細停止部的功效。 产膜6a 還〜可忐有一結構，其中如圖5(b)所示，在低碳濃 、農产膣fi '问奴濃度膜6b)的底層與高碳濃度膜6b(或低碳 辰度膜6a)之間具有第三膜6c(可以是具有介於其它二膜之 1278965 五、發明說明（19) 間碳成分的膜，具有大於高碳濃度膜6b碳成分的膜（或小 於低碳濃度膜6 a碳成分的膜），甚至是其它組成或結構的 膜）。 此外，雖然在上述用3MS(三甲基矽烷）來製作SiCN 膜’用4MS(四甲基矽烷）或TMVS(三甲基乙烯基矽烷）能提 供相似的作用。尤其是當使用大分子量的TMVS，與使用 3MS的情形相較，介電常數減少將近約0· 5。此外，SiCN的 雙層結構於此作為第二阻障膜6的結構，可使用Sic/SiCN (上層SiC和低層siCN)或SiCN/SiC代替。 實例2 一其次’參照圖9到圖1 0，說明如本發明第二實例的一 種半，體裝置和製造方法。圖9到圖丨〇是示意橫剖面圖， 依序ί明如第一貫例之半導體裝置的製造方法的步驟，並 =為製圖方便起見，他們被劃分成二張圖。在本實例，具 。本發明層狀結構之一阻障膜應用於介層孔第一鑲嵌製 =除此之外，其他部分的結構、製造方法等等與第一實 歹’目同。下面說明其具體步驟。 例如二先電日與/，—/例相同的^式’在基板1上形成元件 3 > it η # a ^ 連續形成第一阻障膜2和第一層間絕緣膜 層二膜3形：t的r圖㈣作為遮罩，㈣第-化去除之德，— 在^阻圖案15a和抗反射膜Ha被氧電漿灰 一内連線：盖渠q精回蝕刻蝕刻第一阻障膜2，藉以形成第 鈦、氮化鈦、Μ、s作力Γ 阻 屬而形成 、匕组、鼠化鶴等等的一單層膜或由從
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=2膜中的群組選出的二或更多層所組成的一層狀膜，然 、二勺種子金屬（未顯示在圖中）形咸其上。在以電鑛法形 ^銅5 a以填滿第一内連線溝渠3 a内部之後，銅5 a和第一阻 P早金屬4的夕餘部分以CMp法去除，藉以在第一層間絕緣膜 中形成底層内連線5(參照圖9(a)到圖9(d))。 $次’如圖9(e)所示，使用三甲基矽烷、氨氣和氦氣 作，^ =氣體，在氣體流速、氣體壓力、基板溫度和功率 .^ ^ :例相同的情形下低碳濃度膜6a與高碳濃度膜6b所 製成的^二阻障膜6以電漿CVD法形成厚度約20到80 nm。 ^其次，如圖10(a)所示，使用三甲基矽烷、氧氣和氦 氣作為來源氣體，在氣體流速、基板溫度和功率與第一實 例相同的情形下在第二阻障膜6上以電漿CVD法形成厚度約 15(^到30 0 nm Si〇c製成的第二層間絕緣膜1〇，接著，形 成第二層間絕緣膜7、第三阻障膜丨〇和第三層間絕緣膜 11,。之後’用來形成介層孔7 a的光阻圖案（未顯示在圖中） 形成在第三層間絕緣膜u上，並且使用低碳濃度膜6&作為 蝕刻停止部，以已知乾蝕刻技術連續蝕刻抗反射膜、第三 層間絕緣膜11、第三阻障膜10、第二層間絕緣膜7和高 濃度膜6b。 其次’在光阻圖案和抗反射膜以氧電漿灰化去除之 後，用來形成第二内連線溝渠lla的光-阻圖案（未顯示在圖 中）形二成其上，如圖l〇(b)所示，然後使用第三阻障膜1〇當 蝕刻停止部，以已知乾蝕刻技術連續蝕刻抗反射膜、第三 層間絕緣膜11。之後，在光阻圖案和抗反射膜以氧電漿灰
第28頁 1278965 五、發明說明（21) 化去除之後，以回蚀刻蝕刻低碳濃度膜6a，藉以形成與介 層孔7a合而為一的第二内連線溝渠ua。 其次，如圖1 0 (c )所示，在形成第三阻障金屬丨2例如 鈦、氮化鈦、钽、氮化鈕或氮化鎢和銅種子金屬（未顯示 在圖中）的膜之後’以電鑛法形成銅1 3 a的膜以便用銅1 3 a 填滿介層孔7a和第二内連線溝渠lla裡面，以CMp法去除鋼 13a和弟二阻卩早金屬12的多餘部份，如圖i〇(d)所示，藉以 形成和上層内連線1 3連接的底層内連線5。之後，重複執 行上述步驟，可以形成具有鑲嵌結構的指定多層内連線。 在這個方法，同樣地，第二層間絕緣膜7對低碳濃度 膜6a的餘刻選擇比是令人滿意地大，另外，對氧灰化的抵 抗高。這使形成介層孔7a的乾蝕刻確實停止在低碳濃度膜 6a上，因此，底層内連線5的曝光可以避免，並且在灰化 步驟f 1内連線5的氧化作用可以良好地抑制。此外，因 為低碳濃度膜6a具有高的防止銅擴散能力與對銅 極佳黏性’提高了Μ抵抗。而且，因為置於上十層的= 度膜6b有低介電常數，第二阻障膜2的整體介電常數可以 相當地降低’ ％使當使用具有低介電常數的層間絕緣膜， 能保持在内連線之間的電容低。 h雖，在第二實例的說明是做為介-層孔第一鑲嵌製程， ^ 一種鑲嵌製程，本發明可以類似地£用到雙重硬遮罩製 程，/其中内連線溝渠以形成一硬遮罩在第二層間絕緣膜7 上形成，或是應用到其他種鑲嵌製程。此外，在上述的實 例中，層狀結構中的阻障膜說明為siC型或以⑶型的阻障 第29頁 1278965 五、發明說明一 ----- ’ 甘—古西Κ 例，、罟！成是石夕、碳和氮，但本發明不限於上述實 比可以應用到通過改變其中碳成务而改變其蝕刻選擇 對銅内連線的黏性和介電常數的材料的所有阻障膜。 如上所述，如本發明之半導體裝置及其製造方法有以 下功效。 、 本發明的第一功效是能克服下列問題：當介層孔或内 連線溝渠形成在其上的層間絕緣膜中，乾蝕刻暴露底層的 内連線或介層窗插塞，並且使其表面被後續灰化氧化，而 降低介層窗插塞連接的可靠性的問題；因為層間絕緣膜和 内連線之間不佳的黏性和對銅擴散預防能力的不足使得電 遷移阻力惡化的問題；阻障膜造成内連線之間電容的增加 的問題。 原因在於在内連線或介層窗插塞和其上層層間絕緣膜 (特別是低介電常數絕緣膜）之間形成的SiC型或siCN型的 阻障膜具有多數不同碳濃度膜的層狀結構（較佳地是一低 碳濃度膜的底層和一高碳濃度膜的上層構成的一雙層結 構）’藉以增加層間絕緣膜對低碳濃度膜的蝕刻選擇比， 提尚對銅内連線或介層窗插塞的黏性，以低碳濃度膜的存 在良好地防止銅擴散，而以高碳濃度膜的存在減少整體介 電常數。 _ 此外’本發明的第二功效在於讓阻障膜能提供上述功 效而不讓其製造方法步称過度複雜化。 原因在於層狀結構的阻障膜並非使用不同構成元素的 膜形成，而是使用相同構成元素但藉由簡單地改變其中碳
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第31頁 1278965 圖式簡單說明 五、【圖式簡單說明】 圖1是一示意橫剖面圖，顯示如本發明第一實例包括 阻障膜之半導體裝置的結構。 圖2 ( a )〜（e )是一系列的示意橫剖面圖，顯示如本發明 的第一實例包括阻障膜之半導體裝置之製造方法（單鑲嵌 製程）的步驟。 圖3 ( a )〜（e )是一系列的示意橫剖面圖，顯示如本發明 的第一實例包括阻障膜之半導體裝置之製造方法（單鑲嵌 製程）的後續步驟。 圖4 ( a )〜（c )是一系列的示意橫剖面圖，顯示如本發明 的第一實例包括阻障膜之半導體裝置之製造方法（單鑲嵌 製程）的後續步驟。 圖5 ( a )〜（b )是二張示意橫剖面圖，每一圖顯示如本發 明的第一實例包括阻障膜之半導體裝置之另一種結構。 圖6是一圖示，顯示低碳濃度膜和高碳濃度膜的化學 成分。 圖7是一圖示，顯示具有第一實例層狀結構的阻障膜 的介層窗插塞鏈的良率，並且由單獨低碳濃度膜和單獨高 碳濃度膜組成的阻障膜的介層窗插塞鏈的良率。 圖8是一個圖示，顯示顯示具有第一實例層狀結構的 阻障膜的EM壽命，並且由單獨低碳濃度膜和單獨高碳濃度 膜組成的阻障膜的EM壽命。 _ 圖9 ( a )〜（e )是一系列的示意橫剖i圖，顯示如本發明 的第二實例包括阻障膜之半導體裝置之製造方法（鑲嵌製
第32頁 1278965 圖式簡單說明 程）的步驟。 圖1 0 ( a )〜（d )是一系歹ij的示意橫剖面圖，顯示如本發 明的第二實例包括阻障膜之半導體裝置之製造方法（鑲嵌 製程）的後續步驟。 圖1 1 ( a )〜（d )是一系列的示意橫剖面圖，顯示半導體 裝置之習知製造方法的步驟。 圖1 2 ( a )〜（c )是一系列的示意橫剖面圖，顯示半導體 裝置之習知製造方法的後續步驟。 【元件符號說明】 1 基板 2 阻障膜 3 第一層間絕緣膜 3a 第一内連線溝渠 4 第一阻障金屬 5 底層内連線 5 a 銅 6 阻障膜 6a 低碳濃度膜 6b 高碳濃度膜 6c 第三膜 7 第二層間絕緣膜 _ 7 a 介層孔 8 第二阻障金屬
1278965 圖式簡單說明 9 介層窗插塞 9 a 銅 10 第三阻障膜 11 第三層間絕緣膜 11a 第二内連線溝渠 12 第三阻障金屬 13 上層内連線 13a 銅 14 抗反射膜 14a 抗反射膜 14b 抗反射膜 15a 光阻圖案 15b 光阻圖案 16 硬遮罩膜 16 覆蓋絕緣膜
第34頁

Claims (1)

  1. :=脅縣巧2_號專^
    、申諝專利範圍 W種半導體裝置，具有以鑲嵌方法形成的一内連線或 —介層窗插塞，包括： 狀_ @ 構，其中具有不同碳成分的包含矽和碳之多數層 屑二# j成的一阻障膜，該阻障膜配置在該内連線或該介 i二間t和該内連線或該介層窗插塞的上層的一層間絕緣 L八一g種Λ半導體裝置，具有以鑲嵌方法形成的一内連線或 一介層窗插塞，包括 叙U、"構，其中具有不同碳成分的包含矽、碳和氮的多 入:^ f製成的一阻障膜，該阻障膜配置在該内連線或該 :層固插塞和上層的一層間絕緣膜之間。 人如目申士睛專利、範®第1項之半導體裝置，其中該阻障膜包 *奸^ 低反成刀的一低碳濃度膜’在該内連線或該介層 二土 以及具有碳成分大於該低碳濃度膜的一高碳濃 度膜，在該層間絕緣膜侧。 A膜：么 ' 九專利範圍第3項之半導體裝置，其中當在該阻障 膜的紅外線吸收光言並φ y ，有在以㈣附近的I:外線吸收帶的紅外線吸收區威 ‘ 峰部和在1 2 5 0 c πτ1的一峰部，分別 以1 1和I 2表示時， 阻P早膜的低碳遭度膜的12/11值大約是〇· 004到 .’在該阻障膜的高 膜㈣川 0. 0 0 6 7 到 0 · 〇 1 4。 5專利耗圍第1至4項中任一項之半導體裝置，其 幵y 、 ^阻卩早膜上的該層間絕緣膜是由一低介電常數膜 第35頁 1278965
    六、申請專利範圍 Η別更征替掩貫 所製成，此低介電當 ^τ~—^ 6. 一種半導體梦要 、的主要組成凡素是矽、碳和氧。 窗插塞是以鑲/方、^\造方法’其中—内連線或一介層 如下步驟：瓜方法形成；此半導體裳置之製造方法包括 在該内連綠+ ^ X 夷的上層之一屉或该υ層窗插塞和該内連線或該介層窗插 :具有；同C;之間配置-阻障膜’隸障膜係 7 一#^_\刀之包含矽和碳的多數層狀膜製成。 窗插塞是 如下步驟：人方法形成，此半導體裝置之製造方法包括 在該内遠綠4、^ X β ^ 塞的上層之一、或该；1層1^插塞和該内連線或該介層窗插 i有不；碳：1間絕緣膜之間配置一阻障膜’該阻障膜由 8如由往蛮刀之包含矽、碳和氮的多數層狀膜製成。 其中，月利乾圍第6或7項之半導體裝置之製造方法， 痒：内連線或該介層窗插塞邊形成低碳成分的- 於ΐ 21 ΐ，然後，在該層間絕緣膜邊形成具有碳成分大 ^低奴》辰度膜的一高碳濃度膜。 .Λ如申請專利範圍第6或7項之半導體裝置之製造方法， 其中在該阻障膜上的該層間絕緣膜是以一絕緣膜所形成， 此絕緣膜的主要組成元素是矽、碳和氧。 10· —種半導體裝置之製造方法，其中包括至少以下步 驟： 在形成有一内連線或一介層窗插塞的一基板上形成 一，其中至少依序疊設··具有低碳成分之包含石夕、 阻障膜 碳
    第36頁
    和氣的一低碳濃度膜以及具有碳成分大於該低碳濃度膜之 包含矽、碳和氮的一高碳濃度膜； 在該阻障膜上形成一層間絕緣膜，其主要組成元素是 石夕、碳和氧； 當使用形成在該層間絕緣膜上的一光阻圖案作為一遮 罩和使用該低碳濃度膜作為一蝕刻停止部，執行乾蝕刻， 藉以去除該層間絕緣膜和該高碳濃度膜； 以含氧氣體灰化去除該光阻圖案； 以回姓刻去除該低碳濃度膜以形成一介層孔或一内連 線溝渠；以及 以一阻障金屬和一内連線材料填充該介層孔或該内連 線溝渠’藉以形成一介層窗插塞或一内連線。 11· 一種半導體裝置之製造方法，其中包括至少以下步 驟： 在形成有一第一内連線的一基板上形成一第一阻障 膜’其中至少依序疊設：具有低碳成分之包含矽、碳和氮 的一低碳濃度膜，及具有碳成分大於該低碳濃度膜之包含 石夕、碳和氮的一高碳濃度膜； 在該第一阻障膜上形成一第一層間絕緣膜、一第二阻 P早臈和一第二層間絕緣膜’此三者中任一者之主要組成元 素均為砍、碳和氧； 使用形成在該第二層間絕緣膜上的一第一光阻圖案作 為遮罩和使用該低碳濃度膜作為蝕刻停止部，執行乾蝕 刻’藉以去除該第二層間絕緣膜、該第二阻障膜、該第一
    1278965 六、申請專利範圍 層間絕緣祺 以—含" 使用形 為遮罩和使 刻，藉以去 以*一含 以回蝕 内連線溝渠 以'阻 以形成一第 12.如申請 造方法，其 氣體壓力， 腔室中。 和該高 氧氣體 成在該 用該第 除該第 氧氣體 刻去除 :以及 障金屬 二内連 專利範 中使用 該阻障 月9曰修(粟)正替換頁 碳濃度膜； 灰化去除該第一光阻圖案，· 第二層間絕緣膜上的一第二光阻圖 二阻障膜作為蝕刻停止部，執行乾蝕 二層間絕緣膜； 灰化去除該第二光阻圖案； 各亥低叾反/辰度膜以形成包含一介層孔的一 和一内連線材料填充該内連線溝渠，藉 線。 曰 圍第6、7、10或11項之半導體裝置之製 電漿CVD(化學氣相沉積）法，改變來源、 膜或該第一阻障膜連續形成在單一相>同 13·如申請專利範圍第12項之半導體裝置之製造方法，其 中使用三甲基矽烷、四甲基矽烷和三甲基乙烯基矽燒其/中 之一作為來源氣體。 14·如申請專利範圍第8項之半導體裝置之製造方法，其 中以三甲基矽烷、氨氣和氦的一來源氣體使用電漿CVD ” 法，該低碳濃度膜以氣體壓力約3 3 0到530Pa長成，而該高 碳濃度膜以氣體壓力約530到730Pa長成。 @ 15.如申請專利範圍第1 0或11項之半導體裝置之製造方 法，其中以三甲基矽烷、氨氣和氦的一來源氣體使用電裝 CVD法，該低碳濃度膜以氣體壓力約330到530Pa長成，而
    1278965 日修«正持換頁丨 六、申請專利範圍 該高碳濃度膜以氣體壓力約530到73OPa長成 1^1 第39頁
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1521127B1 (en) 2003-10-01 2009-05-27 Ricoh Company, Ltd. Toner, process of manufacturing toner, developer, toner container, process cartridge, image forming apparatus, and image forming process
US20060009038A1 (en) 2004-07-12 2006-01-12 International Business Machines Corporation Processing for overcoming extreme topography
US20060138668A1 (en) * 2004-12-27 2006-06-29 Hung-Wen Su Passivation structure for semiconductor devices
JP5180426B2 (ja) * 2005-03-11 2013-04-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4578332B2 (ja) * 2005-06-15 2010-11-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2007020684A1 (ja) * 2005-08-15 2007-02-22 Renesas Technology Corp. 半導体集積回路装置およびその製造方法
US7557447B2 (en) * 2006-02-06 2009-07-07 Nec Electronics Corporation Semiconductor device and method for manufacturing same
JP4675258B2 (ja) * 2006-02-22 2011-04-20 富士通セミコンダクター株式会社 半導体装置の製造方法および半導体装置
JP2007305739A (ja) * 2006-05-10 2007-11-22 Nec Electronics Corp 半導体装置
US8563431B2 (en) * 2006-08-25 2013-10-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7459388B2 (en) 2006-09-06 2008-12-02 Samsung Electronics Co., Ltd. Methods of forming dual-damascene interconnect structures using adhesion layers having high internal compressive stresses
JP4110192B1 (ja) * 2007-02-23 2008-07-02 キヤノン株式会社 光電変換装置及び光電変換装置を用いた撮像システム
US7645701B2 (en) * 2007-05-21 2010-01-12 International Business Machines Corporation Silicon-on-insulator structures for through via in silicon carriers
KR100900231B1 (ko) * 2007-06-21 2009-06-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2009088269A (ja) * 2007-09-28 2009-04-23 Toshiba Corp 半導体装置、およびその製造方法
US7456030B1 (en) * 2007-10-11 2008-11-25 National Semiconductor Corporation Electroforming technique for the formation of high frequency performance ferromagnetic films
JP4675393B2 (ja) * 2008-05-12 2011-04-20 パナソニック株式会社 半導体装置および半導体装置の製造方法
JP5530118B2 (ja) * 2009-04-08 2014-06-25 東京エレクトロン株式会社 酸化マンガン膜の形成方法、半導体装置の製造方法および半導体装置
US7928570B2 (en) * 2009-04-16 2011-04-19 International Business Machines Corporation Interconnect structure
US20100282758A1 (en) * 2009-05-08 2010-11-11 Gm Global Technology Operations, Inc. Interlocking Hollow Tanks
KR100937953B1 (ko) * 2009-07-02 2010-01-21 주식회사 아토 반도체 소자 및 그 제조 방법
CN102110639B (zh) * 2009-12-23 2013-12-04 中芯国际集成电路制造(上海)有限公司 制作扩散阻挡层的方法
US8349746B2 (en) * 2010-02-23 2013-01-08 Applied Materials, Inc. Microelectronic structure including a low k dielectric and a method of controlling carbon distribution in the structure
CN102468218B (zh) * 2010-10-29 2014-07-02 中芯国际集成电路制造(北京)有限公司 形成双镶嵌结构的方法、半导体器件
JP5408116B2 (ja) * 2010-12-17 2014-02-05 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5755471B2 (ja) * 2011-03-10 2015-07-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN102760689B (zh) 2011-04-29 2015-03-04 中芯国际集成电路制造(上海)有限公司 半导体器件制造方法
CN102881632B (zh) * 2011-07-13 2014-12-17 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US8525339B2 (en) 2011-07-27 2013-09-03 International Business Machines Corporation Hybrid copper interconnect structure and method of fabricating same
US8754508B2 (en) * 2012-08-29 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure to increase resistance to electromigration
US9312203B2 (en) 2013-01-02 2016-04-12 Globalfoundries Inc. Dual damascene structure with liner
JP6037914B2 (ja) * 2013-03-29 2016-12-07 富士フイルム株式会社 保護膜のエッチング方法およびテンプレートの製造方法
WO2015068251A1 (ja) * 2013-11-08 2015-05-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6318433B2 (ja) * 2013-11-28 2018-05-09 大陽日酸株式会社 シリコン窒化膜の形成方法及びシリコン窒化膜
US10163644B2 (en) 2014-02-07 2018-12-25 Taiwan Semiconductor Manufacturing Company Interconnect structure including a conductive feature and a barrier layer on sidewalls and a bottom surface of the conductive feature and method of forming the same
KR102161793B1 (ko) * 2014-07-18 2020-10-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN105336673A (zh) * 2014-07-28 2016-02-17 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
US9437484B2 (en) 2014-10-17 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Etch stop layer in integrated circuits
US9576852B2 (en) * 2015-06-26 2017-02-21 GlobalFoundries, Inc. Integrated circuits with self aligned contacts and methods of manufacturing the same
KR102521554B1 (ko) * 2015-12-07 2023-04-13 삼성전자주식회사 배선 구조물, 배선 구조물 설계 방법, 및 배선 구조물 형성 방법
US10658296B2 (en) * 2016-09-30 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric film for semiconductor fabrication
KR102356754B1 (ko) 2017-08-02 2022-01-27 삼성전자주식회사 반도체 장치
US10510657B2 (en) * 2017-09-26 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with interconnecting structure and method for manufacturing the same
KR102606765B1 (ko) * 2018-02-07 2023-11-27 삼성전자주식회사 비아 플러그를 갖는 반도체 소자 및 그 형성 방법
US10741442B2 (en) 2018-05-31 2020-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer formation for conductive feature
US10672652B2 (en) * 2018-06-29 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gradient atomic layer deposition
KR102580659B1 (ko) * 2018-10-01 2023-09-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20210137276A (ko) * 2020-05-07 2021-11-17 삼성전자주식회사 반도체 소자
US20220108917A1 (en) * 2020-10-06 2022-04-07 Applied Materials, Inc. Low resistance and high reliability metallization module
CN115775768B (zh) * 2023-02-13 2023-07-04 长鑫存储技术有限公司 半导体结构及其制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6227151B1 (en) * 1997-08-01 2001-05-08 Ford Global Technologies, Inc. Gasoline internal combustion engine
US6436824B1 (en) * 1999-07-02 2002-08-20 Chartered Semiconductor Manufacturing Ltd. Low dielectric constant materials for copper damascene
US6337151B1 (en) 1999-08-18 2002-01-08 International Business Machines Corporation Graded composition diffusion barriers for chip wiring applications
US6593653B2 (en) * 1999-09-30 2003-07-15 Novellus Systems, Inc. Low leakage current silicon carbonitride prepared using methane, ammonia and silane for copper diffusion barrier, etchstop and passivation applications
US6784485B1 (en) * 2000-02-11 2004-08-31 International Business Machines Corporation Diffusion barrier layer and semiconductor device containing same
US6417092B1 (en) * 2000-04-05 2002-07-09 Novellus Systems, Inc. Low dielectric constant etch stop films
JP4425432B2 (ja) 2000-06-20 2010-03-03 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2002083870A (ja) 2000-09-11 2002-03-22 Tokyo Electron Ltd 半導体装置及びその製造方法
JP4484345B2 (ja) 2000-09-11 2010-06-16 東京エレクトロン株式会社 半導体装置及びその製造方法
US6350675B1 (en) * 2000-10-12 2002-02-26 Chartered Semiconductor Manufacturing Ltd. Integration of silicon-rich material in the self-aligned via approach of dual damascene interconnects
US6768200B2 (en) * 2000-10-25 2004-07-27 International Business Machines Corporation Ultralow dielectric constant material as an intralevel or interlevel dielectric in a semiconductor device
US7091137B2 (en) * 2001-12-14 2006-08-15 Applied Materials Bi-layer approach for a hermetic low dielectric constant layer for barrier applications
US20030134499A1 (en) * 2002-01-15 2003-07-17 International Business Machines Corporation Bilayer HDP CVD / PE CVD cap in advanced BEOL interconnect structures and method thereof
US6656840B2 (en) * 2002-04-29 2003-12-02 Applied Materials Inc. Method for forming silicon containing layers on a substrate
US6917108B2 (en) * 2002-11-14 2005-07-12 International Business Machines Corporation Reliable low-k interconnect structure with hybrid dielectric

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