TWI484554B - Semiconductor device and manufacturing method thereof - Google Patents

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TWI484554B
TWI484554B TW098119252A TW98119252A TWI484554B TW I484554 B TWI484554 B TW I484554B TW 098119252 A TW098119252 A TW 098119252A TW 98119252 A TW98119252 A TW 98119252A TW I484554 B TWI484554 B TW I484554B
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Noboru Morimoto
Yasutaka Nishioka
Junko Izumitani
Atsushi Ishii
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Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，特別是關於使用金屬鑲嵌技術之半導體裝置的製造方法，與藉由其方法而製造之半導體裝置者。
形成於半導體基板之數個半導體元件，例如藉由多層配線彼此電性連接而構成特定之電路。伴隨微細化而開發出配線構造為埋入配線構造。埋入配線構造例如係在形成於絕緣膜之配線溝，及孔等配線開口部內，藉由金屬鑲嵌(Damascene)技術埋入配線材料而形成。金屬鑲嵌技術中有單道金屬鑲嵌(Single Damascene)與雙道金屬鑲嵌(Dual Damascene)。
例如，在專利文獻1中提出有在由矽氮化膜、矽氧化氮化膜、矽碳化膜或矽碳化氮化膜構成之絕緣膜，與形成於其上之由有機聚合物系低介電常數絕緣材料而構成之絕緣膜，與進一步形成於其上之由矽氮化膜、矽碳化膜或矽碳化氮化膜而構成之絕緣膜的3層構造中，藉由金屬鑲嵌技術而形成銅配線之技術。此外，在專利文獻2中提出有控制藉由金屬鑲嵌技術而形成銅配線之SiOC膜的碳組合之技術。
進一步，在專利文獻3中揭示有包括：在閘極電極間以塗布法埋入矽氧烷SOG之步驟；在該矽氧烷SOG上藉由電漿CVD法而形成氟化矽氧化膜之步驟；形成貫穿矽氧烷SOG與氟化矽氧化膜而到達半導體基板之接點的步驟；在氟化矽氧化膜上藉由塗布法而形成氟化聚醯亞胺之步驟；以配線溝圖案蝕刻氟化聚醯亞胺，而形成到達氟化矽氧化膜之配線溝的步驟；及在接點內與配線溝內埋入導電物質而形成配線之步驟的半導體裝置之製造方法。
而後，在專利文獻4中有關於包括鋁多層配線構造之半導體裝置的記載，且提出有將鋁配線以藉由電漿CVD法而形成之SiON挾著的方式作配置，而防止藉由電漿CVD法而形成之層間膜的SiOF膜從大氣中等吸收水分，其水分對鋁配線之耐絕緣性等造成不良影響的手法。
此外，在專利文獻5中揭示有在下層包含有臭氧TEOS，在上層包含有電漿氧化膜之配線層構造。進一步，在專利文獻6中揭示有藉由在層間絕緣膜為有機矽烷與臭氧之熱CVD膜上，藉由電漿CVD法形成矽氧化膜，而形成耐濕性之多層層間膜的手法。此外，在專利文獻7中揭示有於配線層中，藉由在低介電常數膜之含有氟的電漿CVD氧化膜之上與下形成富含矽之氧化膜，而防止氟從含有氟之電漿CVD氧化膜擴散。而後，在專利文獻8中揭示有於配線層中，在上下形成耐濕性之絕緣膜(矽氮化物)，並在其間形成吸濕性之臭氧TEOS的構造。
在半導體基板之主表面上形成MISFET(金屬絕緣體半導體場效電晶體)之半導體元件後，在半導體基板之主表面上，以覆蓋半導體元件之方式而形成層間絕緣膜。近年來，伴隨微細化，MISFET之閘極電極間的間隔變窄，在此種層間絕緣膜中須使用對閘極電極間等埋入特性良好之絕緣膜。以電漿CVD(化學氣相沈積)法而形成之絕緣膜的埋入特性低，於閘極電極間之間隔比較窄情況下，無法確實地埋入其空間，而可能發生空隙。另外，如O3 -TEOS(四乙氧基矽烷)氧化膜藉由熱CVD法而形成之絕緣膜，及如SOG(旋塗式玻璃)膜藉由塗布法而形成之絕緣膜，則為閘極電極間之空間等的埋入特性良好之膜。
[專利文獻1]
日本特開2005-136152號公報
[專利文獻2]
日本特開2005-223021號公報
[專利文獻3]
日本特開平11-87510號公報
[專利文獻4]
日本特開平6-302704號公報
[專利文獻5]
日本特開平7-153840號公報
[專利文獻6]
日本特開平5-109910號公報
[專利文獻7]
日本特開平11-317454號公報
[專利文獻8]
日本特開平6-53210號公報
但是，先前之技術有如下的問題點。埋入特性優良之O3 -TEOS氧化膜及SOG膜的絕緣膜有吸濕性比藉由電漿CVD法而形成之絕緣膜高的性質。因而，在此等絕緣膜成膜之階段，會吸收水分而水分之含有量容易提高。在此，所謂水分之含有量，以下係指包含水分及OH基兩者的含有量。形成此種埋入特性雖優良，不過水分之含有量容易提高的絕緣膜作為層間絕緣膜，在其層間絕緣膜中形成接觸孔而埋入插塞後，在其層間絕緣膜上進一步形成絕緣膜，並藉由金屬鑲嵌技術而形成配線時，判明起因於該層間絕緣膜之水分含有量高，而可能配線之可靠性降低。
亦即，經本發明人研究而判明在吸濕性高且水分含有量容易變多的層間絕緣膜上，形成耐濕性低之絕緣膜情況下，其層間絕緣膜與絕緣膜之界面電性減弱，即使銅配線中之銅(Cu)不擴散，仍容易經由該界面而引起絕緣破壞。
此外，在專利文獻3中，形成最下層之配線的層之層間絕緣膜亦係藉由塗布法而形成之膜，且包含多量水分。因而，會有起因於配線間之漏電流及配線與接點間之漏電流而無法確保關於耐絕緣性之可靠性的問題。
進一步，在專利文獻4中，形成於半導體基板上之絕緣膜全部藉由電漿CVD法而形成。依據該專利文獻4，假設在閘極電極間埋入層間絕緣膜情況下，會有不易在閘極電極間儘量減少間隙而埋入層間絕緣膜的問題，及因為成為藉由介電常數比較高之SiON膜挾著鋁配線的構造，配線延遲變大，而半導體器件之動作不易高速化的問題。
此外，在專利文獻5中，關於形成於電漿氧化膜上之層間膜及配線構造，亦未做任何考慮，而有無法兼顧積體電路之高速動作與可靠性的問題。
進一步，在專利文獻6中，將有機矽烷與臭氧構成之熱CVD膜與藉由電漿CVD法形成之矽氧化膜作為疊層構造之情況，因為埋入配線間之有機矽烷與臭氧構成之熱CVD膜包含多量水分，以致有無法確保關於起因於配線間之漏電流及配線與接點間之漏電流的耐絕緣性之可靠性的問題。
此外，在專利文獻7中，因為主要之層間膜係藉由電漿CVD法而形成，所以將其適用於埋入閘極電極之層間膜的情況，會有配線間之埋入特性惡化的問題。而後，因為成為配線藉由配線介電常數比較高之富含矽的氧化膜而挾著之構造，所以有配線延遲變大，而半導體器件之動作不易高速化的問題。
而後，專利文獻8係首先形成配線材料後，蝕刻配線材料而形成數個配線，其後，以埋入配線間及配線上之方式形成矽氮化物，並在其上以埋入配線間及配線上之方式形成臭氧TEOS。而後，在其上以埋入配線間及配線上之方式形成矽氮化物而形成器件。將該手法作為前提而形成多層配線構造時，於配線間亦放進2層介電常數高之矽氮化物。因而，專利文獻8會有配線延遲變大，而半導體器件之動作不易高速化的問題。
本發明係為了解決上述問題點而完成者，其目的係提供一種可使半導體裝置之可靠性提高的半導體裝置之製造方法，其他目的係提供一種藉由此種方法而製造之半導體裝置。
本發明之半導體裝置之製造方法包括以下步驟。在包含有主表面之半導體基板中，形成彼此隔以間隔之第一閘極電極及第二閘極電極。在半導體基板上，藉由熱化學性氣相生長法及塗布法之至少任何一個，而在第一閘極電極與第二閘極電極之間的區域，以比第一閘極電極及第二閘極電極之高度高的態樣形成第一層間絕緣膜。在第一層間絕緣膜上，藉由電漿化學氣相生長法而形成第二層間絕緣膜。形成貫穿第二層間絕緣膜及第一層間絕緣膜，而電性連接於半導體基板之第一插塞電極。以覆蓋第一插塞電極之方式，而在第二層間絕緣膜上，藉由電漿化學氣相生長法而形成包含有特定之介電常數的第三層間絕緣膜。藉由在第三層間絕緣膜中實施蝕刻，而形成露出第二層間絕緣膜及第一插塞電極的配線溝。藉由在配線溝內形成配線，而經由第一插塞電極電性連接配線與半導體基板。
本發明之其他半導體裝置之製造方法包括以下步驟。在包含有主表面之半導體基板中，形成彼此隔以間隔之第一閘極電極及第二閘極電極。在半導體基板上，藉由熱化學性氣相生長法及塗布法之至少任何一個，而在第一閘極電極與第二閘極電極之間的區域，以比第一閘極電極及第二閘極電極之高度高的態樣形成第一層間絕緣膜。形成貫穿第一層間絕緣膜，而電性連接於半導體基板之第一插塞電極。實施除去第一層間絕緣膜含有之水分用的特定之熱處理。以覆蓋第一插塞電極之方式，而在第一層間絕緣膜上，藉由電漿化學氣相生長法形成第二層間絕緣膜。在第二層間絕緣膜上，藉由電漿化學氣相生長法而形成包含有特定之介電常數的第三層間絕緣膜。藉由在第三層間絕緣膜及第二層間絕緣膜中實施蝕刻，而形成露出第一層間絕緣膜及第一插塞電極的配線溝。藉由在配線溝內形成配線，而經由第一插塞電極電性連接配線與半導體基板。
本發明之半導體裝置包括：半導體基板、第一閘極電極及第二閘極電極、第一層間絕緣膜、第二層間絕緣膜、第一插塞電極、第三層間絕緣膜、配線溝與配線。半導體基板包含有主表面。第一閘極電極及第二閘極電極以彼此隔以間隔之方式而形成於半導體基板上。第一層間絕緣膜在第一閘極電極與第二閘極電極間之區域，以比第一閘極電極及第二閘極電極之高度高的態樣形成於半導體基板上，而含有特定含有密度之水分及OH基，並且包含有特定之介電常數。第二層間絕緣膜形成於第一層間絕緣膜上，包含有比特定含有密度低之水分及OH基的含有密度，且包含有特定之介電常數。第一插塞電極貫穿第二層間絕緣膜及前述第一層間絕緣膜而電性連接於半導體基板。第三層間絕緣膜藉由包含有比第一層間絕緣膜及第二層間絕緣膜之各個特定的介電常數低，且比矽氧化膜之介電常數低的特定介電常數之材料，以覆蓋第一插塞電極之方式而形成於第二層間絕緣膜上，並包含有比特定含有密度低之水分及OH基的含有密度。配線溝貫穿第三層間絕緣膜而露出第二層間絕緣膜及第一插塞電極。配線形成於配線溝內，並經由第一插塞電極而與半導體基板電性連接。
 [發明之效果]
根據本發明一個實施形態之半導體裝置之製造方法，因藉由熱化學性氣相生長法及塗布法之至少任何一個形成覆蓋閘極電極之第一層間絕緣膜，可良好地埋入鄰接之閘極電極間的區域。而後，因藉由熱化學性氣相生長法等形成而水分之吸濕性提高的第一層間絕緣膜，係藉由因藉由電漿化學氣相生長法形成而耐濕性提高之第二層間絕緣膜來覆蓋。藉此，阻止第一層間絕緣膜中之水分從第一層間絕緣膜向上方擴散，可防止在配線之底面與第一插塞電極之上面接觸的第二層間絕緣膜與第三層間絕緣膜之界面形成起因於水分之絕緣破壞路徑。其結果，可電性確實地連接配線與第一插塞電極，並且可確保鄰接之配線與配線的絕緣性，而可確保作為半導體裝置之可靠性。
根據本發明其他實施形態之半導體裝置之製造方法，因藉由熱化學性氣相生長法形成而吸濕性提高之第一層間絕緣膜含有的水分藉由熱處理而除去，除去其水分之第一層間絕緣膜係藉由其藉由電漿化學氣相生長法形成而耐濕性高的第二層間絕緣膜覆蓋。藉此，可抑制在第一層間絕緣膜與第二層間絕緣膜之界面形成絕緣破壞路徑。其結果可使作為半導體裝置之可靠性提高。
根據本發明進一步其他實施形態之半導體裝置，以第一插塞電極貫穿之方式而形成之第二層間絕緣膜及第三層間絕緣膜包含有比第一層間絕緣膜之特定含有密度低之水分及OH基的含有密度，而後，形成配線溝與配線之第三層間絕緣膜係藉由包含有比第一層間絕緣膜及第二層間絕緣膜之各個特定的介電常數低，且比矽氧化膜之介電常數低的特定之介電常數之材料而形成。藉此，阻止第一層間絕緣膜中之水分從第一層間絕緣膜向上方擴散，可防止在配線之底面與第一插塞電極之上面接觸的第二層間絕緣膜與第三層間絕緣膜之界面形成起因於水分之絕緣破壞路徑。其結果，可電性確實地連接配線與第一插塞電極，並且可確保鄰接之配線與配線的絕緣性，而可確保作為半導體裝置之可靠性。
(第一種實施形態)就本發明第一種實施形態之半導體裝置作說明。如圖1所示，本半導體裝置，首先，覆蓋形成於半導體基板1之半導體元件的絕緣膜11係藉由埋入特性良好之熱CVD法等而形成，而後，以覆蓋其絕緣膜11之方式，藉由耐濕性優良之電漿CVD法而形成絕緣膜14。以貫穿其絕緣膜11及絕緣膜14之方式形成插塞13。進一步在其絕緣膜14上形成由介電常數比較低之Low-k膜構成的絕緣膜16，並在其絕緣膜16中藉由金屬鑲嵌技術而形成電性連接於插塞13之配線20。
就半導體裝置之構造進一步詳細作說明。在半導體基板1之主表面形成包含如MISFETQn、Qp之MISFET的半導體元件。以覆蓋其MISFETQn、Qp之方式，而在半導體基板1之表面上形成絕緣膜10。在其絕緣膜10之上藉由熱CVD法而形成絕緣膜11。在其絕緣膜11上藉由電漿CVD法而形成絕緣膜14。絕緣膜11係以埋入MISFET之閘極電極5a與閘極電極5b之間的方式而形成於形成有如MISFET之半導體元件的半導體基板1之主表面上。
絕緣膜14係矽(Si)原子之數密度比絕緣膜11大之膜，且吸濕性比絕緣膜11低。絕緣膜10、11、14中形成接觸孔12。在其接觸孔12中埋入插塞13。插塞13電性連接於MISFET之源極區域或汲極區域(n- 型半導體區域6a、n+ 型半導體區域8a、p- 型半導體區域6b、p+ 型半導體區域8b)。此外，插塞13與閘極電極電性連接(未圖示)。在絕緣膜11上形成絕緣膜14，在其絕緣膜14上形成絕緣膜16。亦即，絕緣膜11與絕緣膜16不直接相接，而在絕緣膜11與絕緣膜16之間介有絕緣膜14。
絕緣膜16中形成開口部17。開口部17中埋入配線20。在開口部17之底下，插塞13上面之至少一部分露出，配線20與插塞13相接而電性連接。配線20由形成於半導體基板1上之數個配線層中最下層的配線層而構成。就形成各絕緣膜10、11、14、16用之材料於後述。
其次，就上述半導體裝置之製造方法作說明。首先如圖2所示，例如準備由包含有1~10Ωcm程度之電阻率的p型單晶矽等構成之半導體基板(半導體晶圓)1。其次在其半導體基板1之主表面形成元件分離區域2。元件分離區域2由矽氧化膜等構成，例如係藉由STI(淺溝渠絕緣)法或LOCOS(矽局部氧化)法等而形成。
其次，在半導體基板1之形成n通道型MISFET的區域形成p型井3a。此外，在半導體基板1之形成p通道型MISFET的區域形成n型井3b。p型井3a例如藉由離子佈植硼(B)等之p型雜質而形成。此外，n型井3b例如藉由離子佈植磷(P)或砷(As)等之n型雜質而形成。
其次，在半導體基板1之表面(p型井3a及n型井3b之表面)形成閘極絕緣膜4。閘極絕緣膜4例如由薄的氧化矽膜等構成，且例如藉由熱氧化法等而形成。其次如圖3所示，在p型井3a之閘極絕緣膜4上形成閘極電極5a。此外，在n型井3b之閘極絕緣膜4上形成閘極電極5b。閘極電極5a、5b例如由多晶矽膜(摻雜多晶矽膜)等而形成。
形成閘極電極5a、5b時，首先在半導體基板1上形成多晶矽膜。其次藉由將光抗蝕膜(未圖示)作為遮罩，在位於形成n通道型MISFET之區域的多晶矽膜之部分離子佈植磷(P)或砷(As)等n型雜質，該多晶矽膜之部分作為低電阻之n型半導體膜。而後，藉由將其他光抗蝕膜(未圖示)作為遮罩，在位於形成p通道型MISFET之區域的多晶矽膜之部分離子佈植硼(B)等p型雜質，該多晶矽膜之部分作為低電阻之p型半導體膜。其次，藉由將該多晶矽膜使用光微影法及乾式蝕刻法予以圖案化，而形成閘極電極5a、5b。
其次，藉由將閘極電極5a作為遮罩，而在p型井3a之區域離子佈植磷(P)等n型雜質，而形成低雜質濃度之n- 型半導體區域6a。此外，藉由將閘極電極5b作為遮罩，而在n型井3b中離子佈植硼(B)等p型雜質，而形成低雜質濃度之p- 型半導體區域6b。其次，在閘極電極5a、5b之側壁上形成例如由矽氧化膜等構成之側壁絕緣膜7。側壁絕緣膜7例如藉由在半導體基板1上形成矽氧化膜，在該矽氧化膜上實施各向異性蝕刻而形成。
其次，藉由將閘極電極5a及側壁絕緣膜7作為遮罩，而在p型井3a中離子佈植磷(P)等n型雜質，而形成n+ 型半導體區域8a(源極、汲極)。此外，藉由將閘極電極5b及側壁絕緣膜7作為遮罩，在n型井3b中離子佈植硼(B)等p型雜質，而形成p+ 型半導體區域(源極、汲極)8b。n+ 型半導體區域8a之雜質濃度比n- 型半導體區域6a高，p+ 型半導體區域8b之雜質濃度比p- 型半導體區域6b高。
其次，使閘極電極5a、5b、n+ 型半導體區域8a及p+ 型半導體區域8b的表面露出，以覆蓋其表面之方式，例如形成如鎳(Ni)膜之金屬膜(未圖示)。其次如圖4所示，藉由在其金屬膜中實施特定之熱處理，而在閘極電極5a、5b、n+ 型半導體區域8a及p+ 型半導體區域8b的表面分別形成金屬矽化物層9。藉此可使n+ 型半導體區域8a及p+ 型半導體區域8b之擴散電阻及接觸電阻等低電阻化。其後除去未反應之金屬膜(鎳膜)。
本半導體裝置由於因微細化而要求低電阻化，金屬矽化物層9並非係鈷矽化物層，而宜為鎳矽化物層。藉由金屬矽化物層9為鎳矽化物層，可更加降低金屬矽化物層9之電阻，而可更減低n+ 型半導體區域8a及p+ 型半導體區域8b之擴散電阻及接觸電阻等。該鎳矽化物與鈷矽化物等比較，耐熱性低，並在約500℃引起相差排。因而，形成金屬矽化物層9後，需要留意熱處理時僅可容許溫度約為500℃以下的熱處理。如此在半導體基板1之p型井3a中形成n通道型之MISFETQn，在n型井3b中形成p通道型之MISFETQp。
其次，如圖5所示，以覆蓋閘極電極5a、5b及側壁絕緣膜7之方式，而在半導體基板1之表面上形成由矽氮化膜等構成之絕緣膜10。其次，以覆蓋其絕緣膜10之方式，藉由熱CVD法而形成由矽氧化膜等構成之絕緣膜(第一層間絕緣膜)11。此時，絕緣膜11係以埋入MISFETQn、Qp之閘極電極5a與閘極電極5b的空間之方式而形成。換言之，係以至少在閘極電極5a與閘極電極5b之間的區域比閘極電極5a及閘極電極5b之高度高的態樣，而在半導體基板上形成絕緣膜11。
絕緣膜10之膜厚比絕緣膜11之膜厚薄。絕緣膜11係作為層間絕緣膜之功能的絕緣膜，而絕緣膜10係作為在絕緣膜11中形成接觸孔時之蝕刻停止器膜的功能之絕緣膜。絕緣膜10與絕緣膜11藉由彼此蝕刻特性(蝕刻速度)不同之材料而形成，例如絕緣膜10宜為矽氮化膜，絕緣膜11宜為矽氧化膜。
本半導體裝置中，絕緣膜11係含有矽(Si)與氧(O)作為構成元素之絕緣膜，且宜為將矽(Si)與氧(O)作為主成分，更宜為矽氧化(SiOX )膜。另外，矽氧化膜典型而言係二氧化矽(SiO2 )膜，不過本半導體裝置於矽(Si)與氧(O)之原子比(原子數比率)與化學計量比(SiO2 )有偏差之情況，亦為包含於矽氧化膜者。
絕緣膜11中之矽(Si)與氧(O)的組合比，亦即矽(Si)與氧(O)之原子數比(O原子數/Si原子數)宜為1.5以上，該情況，絕緣膜11之氧(O)的含有量對矽(Si)之含有量的原子數比成為1.5以上。此外，以SiOX 註記絕緣膜11之組合時，該SiOX 中之X成為1.5以上(X≧1.5)。
此外，絕緣膜11亦可進一步含有微量之碳(C)。該情況下，絕緣膜11中之矽(Si)與碳(C)的組合比，亦即矽(Si)與碳(C)之原子數比(C原子數/Si原子數)宜為0.05以下。該情況，絕緣膜11之碳(C)的含有量對矽(Si)之含有量的原子數比成為5%以下。此外，以SiOX CY 註記絕緣膜11之組合時，該SiOX CY 中之X成為1.5以上(X≧1.5)，Y成為0.05以下(Y≦0.05)。另外，絕緣膜11亦可進一步含有氫(H)。
再者，近年來伴隨微細化，而MISFET之閘極電極間的間隔變窄，為了埋入閘極電極間之空間而須形成之絕緣膜11應使用埋入特性良好之絕緣膜。以電漿CVD法所形成之絕緣膜其埋入特性比較差，於閘極電極間之空間狹窄情況下，無法充分地埋入其空間，而可能發生空隙。另外，如O3 -TEOS氧化膜以熱CVD法所形成之絕緣膜，及如SOG膜以塗布法所形成之絕緣膜為在閘極電極間之空間等埋入特性良好之膜。因而，本半導體裝置之絕緣膜11不適用藉由電漿CVD法所形成之絕緣膜，而適用藉由熱CVD法及塗布法所形成之絕緣膜。
亦即，本半導體裝置之絕緣膜11係由可埋入閘極電極間之狹窄空間的絕緣膜而構成，該絕緣膜11並非藉由電漿CVD法，而宜藉由熱CVD法或塗布法形成。此種絕緣膜11有O3 -TEOS氧化膜(臭氧TEOS膜)或SOG膜。SOG膜例如可使用聚矽氮烷系之SOG膜。SOG膜於塗布後，以溫度400℃~500℃實施退火處理。聚矽氮烷系之SOG膜為了使氮(N)成分氧化，退火處理在氧化氛圍中進行。另外，所謂O3 -TEOS氧化膜，係將臭氧(O3 )及四乙氧基矽烷(TEOS:Tetraethoxysilane)作為原料氣體(Source gas)，藉由熱CVD法所形成之矽氧化膜。成膜時之半導體基板的溫度約為400℃~500℃。
此外，如上述，本半導體裝置係將金屬矽化物層9形成鎳矽化物層。因而，產生鎳矽化物層之耐熱性(約500℃)的限制。因此，藉由熱CVD法形成絕緣膜11情況下，成膜溫度需要為500℃以下。此外，藉由塗布法形成絕緣膜11情況下，塗布後之退火溫度需要為500℃以下。
其次，如圖6所示，藉由在絕緣膜11上實施藉由化學性機械研磨(CMP:Chemical Mechanical Polishing)法之研磨處理，將絕緣膜11之上面予以平坦化。另外，在形成有絕緣膜11之階段，若絕緣膜11上確保充分之平坦性時，亦可省略該平坦化處理。
其次，如圖7所示，在絕緣膜11上形成絕緣膜(第二層間絕緣膜)14。如上述，絕緣膜11不適用藉由電漿CVD法而形成之絕緣膜，而係適用藉由熱CVD法及塗布法形成之埋入特性比較高之絕緣膜。但是，此種埋入特性高之絕緣膜與藉由電漿CVD法而形成之絕緣膜比較時，會有作為膜之緻密度低，矽(Si)原子數之數密度小，且吸濕性高的性質。
以同一材料作比較之情況，例如在矽氧化膜中，將O3 -TEOS等作為原料氣體藉由熱CVD法所形成之矽氧化膜，及藉由塗布法堆積SOG所形成之矽氧化膜，與將TEOS等作為原料氣體而藉由電漿CVD法所形成之矽氧化膜比較，作為膜之緻密度低，矽原子數之數密度小。
此因水及OH基之含有密度為藉由熱CVD法及塗布法所形成之絕緣膜比藉由電漿CVD法所形成之絕緣膜高。進一步，關於水及OH基之含有密度，即使材料不同，仍為藉由熱CVD法及塗布法所形成之絕緣膜比藉由電漿CVD法所形成之絕緣膜高。這個情形例如在後述之藉由電漿CVD法所形成之Low-k絕緣膜、由Low-k材料等之低介電常數材料構成的低介電常數絕緣膜、矽氧化膜、矽氧化氮化膜、矽氮化系及矽碳化系之材料與藉由熱CVD法所形成之O3 -TEOS氧化膜及藉由塗布法所形成之SOG膜之間成立。因而，絕緣膜14在形成之階段吸濕，水分之含有量容易提高。
在此，形成絕緣膜11後，例如以溫度為800℃以上之高溫實施退火處理時，絕緣膜11變緻密，Si原子之數密度變大，而不易吸濕。但是，該退火處理因為構成金屬矽化物層9之鎳矽化物層的耐熱性(約500℃)有限制所以無法實施。因而，在絕緣膜11上以相接於絕緣膜11之方式形成耐濕性低之膜時，其膜與絕緣膜11之界面電性減弱，該界面成為絕緣破壞路徑，而可能使耐絕緣破壞性降低。
因此，本半導體裝置為了將絕緣膜14形成電性特性與耐濕性優良之膜，宜藉由電漿CVD法形成。絕緣膜14係含有矽(Si)與氧(O)作為構成元素而作為絕緣膜，不過宜將矽(Si)與氧(O)作為主成分，更宜為矽氧化(SiOX )膜或是矽氧化氮化(SiON)膜(或是矽氧氮化膜)。
在此，矽氧化氮化(SiON)膜係將矽(Si)與氧(O)作為主成分，且其中導入(添加)氮(N)之絕緣膜。絕緣膜14中之矽(Si)與氧(O)的組合比，亦即矽(Si)與氧(O)之原子數比(O原子數/Si原子數)宜為1.5以上。該情況絕緣膜14之氧(O)的含有量對矽(Si)之含有量，其原子數比為1.5倍以上。此外，以SiOX 或SiOX NY 註記絕緣膜14之組合時，該SiOX 或SiOX NY 中之X為1.5以上(X≧1.5)。
將絕緣膜14作為不含氮(N)之矽氧化(SiOX )膜時，可降低絕緣膜14之介電常數，並可減低後述之配線20間的寄生電容。此外，將絕緣膜14作為含有矽(Si)與氧(O)與氮(N)之矽氧化氮化(SiON)膜情況下，絕緣膜14中之矽(Si)與氮(N)的組合比，亦即矽(Si)與氮(N)之原子數比(N原子數/Si原子數)宜為0.2以下。
該情況，絕緣膜14之氮(N)的含有量對矽(Si)之含有量，其原子數比為20%以下。此外，以SiOX NY 註記絕緣膜14之組合時，該SiOX NY 中之X為1.5以上(X≧1.5)，Y為0.2以下(Y≦0.2)。因絕緣膜14中之矽(Si)與氮(N)之原子數比(N原子數/Si原子數)為0.2以下，於是可抑制藉由導入氮(N)而絕緣膜14之介電常數增加，並減低後述之配線20間的寄生電容。此外，絕緣膜14中亦可進一步含有氫(H)。
此外，作為絕緣膜14雖亦可使用矽氮化(SiN)系與矽碳化(SiC)系之材料，不過由於矽氮化系之材料的介電常數(例如電容率k=7~8)高，而提高配線間之寄生電容，因此宜使用介電常數比其低(例如電容率k=3.5~5程度)之矽碳化(SiC)系之材料。
矽碳化(SiC)系之材料雖宜將矽(Si)與碳(C)作為主成分，不過除了矽(Si)及碳(C)以外，亦可包含氫(H)、氮(N)、氧(O)。因此，作為絕緣膜14可適用由矽(Si)與碳(C)構成之矽碳化(SiC)膜、由矽(Si)與碳(C)與氮(N)構成之矽碳化氮化(SiCN)膜(或是含碳之矽氮化膜)、或是由矽(Si)與碳(C)與氧(O)構成之SiOC膜(或是SiCO膜、含碳之矽氧化膜)。
在此，SiCN膜係將矽(Si)與碳(C)作為主成分，且其中導入(添加)氮(N)之絕緣膜。此外，SiOC膜係將矽(Si)與碳(C)作為主成分，且其中導入(添加)氧(O)之絕緣膜。如此，絕緣膜14因使用矽碳化(SiC)系之材料，於是可使絕緣膜14之介電常數(電容率)比矽氮化膜之介電常數(電容率)低。
如上述，藉由電漿CVD法所形成之絕緣膜14與藉由熱CVD法或塗布法所形成之絕緣膜11作比較時，雖埋入狹窄空間之埋入特性差，不過膜本身緻密且成為膜中之矽(Si)的原子數之數密度大之膜，藉此吸濕性低且耐濕性高。進一步在電漿中之成膜形成法之電漿CVD法，因水或OH基等在成膜中效率佳地排出，所以膜中不致納入水及OH基而可形成耐濕性佳之層間絕緣膜。另外，熱CVD法因在成膜中之水及OH基的排出性比電漿CVD法差，所以某種程度在膜中納入水及OH基。此外，塗布法中，因為係在旋轉塗布材料溶液等之後，進行加熱硬化處理而形成絕緣膜，所以多量之水及OH基納入膜中。
由於絕緣膜14形成於平坦化之絕緣膜11的上面上，因此埋入特性不致形成問題，可以吸濕性比絕緣膜11低而耐濕性優良的絕緣膜14覆蓋水分之含有量容易提高的絕緣膜11。因而，絕緣膜11與絕緣膜14之界面不致劇烈地電性減弱，可防止在該界面形成絕緣破壞路徑，而可使耐絕緣破壞性提高。
如此，本半導體裝置係絕緣膜14(第二層間絕緣膜)為矽(Si)原子之數密度比絕緣膜11(第一層間絕緣膜)大之膜。在此，所謂矽(Si)原子之數密度，對應於每單位體積之矽(Si)原子數。因此亦可說是絕緣膜14之每單位體積的矽(Si)原子數比絕緣膜11大。
如絕緣膜11及絕緣膜14，為將矽(Si)及氧(O)作為主成分之絕緣膜的情況，矽(Si)原子之數密度愈小，膜之緻密度愈低，且吸濕性愈高。此關係除了由矽(Si)與氧(O)構成之矽氧化(SiOX )膜的情況之外，由矽(Si)與氧(O)與氮(N)構成之矽氧化氮化(SiON)膜的情況，亦為只要膜中之矽(Si)與氮(N)之原子數比(N原子數/Si原子數)係0.2以下即成立。
此外，即使是比較各矽氧化膜之情況，比較各矽氧化氮化膜之情況，或是比較矽氧化膜與矽氧化氮化膜之情況的任何一種，只要矽氧化氮化膜中之矽(Si)與氮(N)的原子數比(N原子數/Si原子數)係0.2以下，上述關係即成立。
進一步，即使絕緣膜11及絕緣膜14中之一方或兩者進一步含有微量之碳(C)的情況，上述之關係仍成立。另外，所謂微量之碳，該情況下係指絕緣膜中之矽(Si)與碳(C)的原子數比(C原子數/Si原子數)係0.05以下程度之量。因此，本半導體裝置係絕緣膜14為矽(Si)原子之數密度比絕緣膜11大之膜，且絕緣膜14為吸濕性比絕緣膜11低之膜。
此外，如絕緣膜11及絕緣膜14，為將矽(Si)及氧(O)作為主成分之絕緣膜，係藉由氟酸(HF)蝕刻而獲得，不過矽(Si)原子之數密度愈小，氟酸之蝕刻速度愈大。因而將矽(Si)及氧(O)作為主成分之絕緣膜，可判斷為藉由氟酸之蝕刻速度愈大，矽(Si)原子之數密度愈小，且吸濕性愈高之膜。
藉此，藉由比較氟酸之蝕刻速度，可判別絕緣膜11與絕緣膜14之哪一個係矽(Si)原子之數密度大，且吸濕性低之膜。本半導體裝置因絕緣膜14係比絕緣膜11之矽(Si)原子之數密度大且吸濕性低之膜，所以進行氟酸之蝕刻情況下，絕緣膜14之蝕刻速度比絕緣膜11之蝕刻速度小。亦即，比起藉由熱CVD法所形成之O3 -TEOS氧化膜及藉由旋塗式玻璃法所形成之SOG膜(絕緣膜11)，以電漿CVD法所形成之矽氧化膜或矽氧化氮化膜(絕緣膜14)係矽(Si)原子之數密度大，氟酸之蝕刻速度小之膜，且吸濕性低。
其次，在絕緣膜14上形成特定之光抗蝕圖案(未圖示)。將其光抗蝕圖案作為遮罩，藉由在絕緣膜14、絕緣膜11及絕緣膜10中實施乾式蝕刻，而如圖8所示形成接觸孔12。接觸孔12形成於閘極電極5a、5b、n+ 型半導體區域8a及p+ 型半導體區域8b的上方。因而在接觸孔12之底下，n+ 型半導體區域8a之一部分或是p+ 型半導體區域8b之一部分露出。此外閘極電極5a、5b之一部分露出(未圖示)。
形成接觸孔12用之乾式蝕刻，首先以比起對絕緣膜10之蝕刻率，而對絕緣膜14、11之蝕刻率為較快的蝕刻條件，藉由使絕緣膜10作為蝕刻停止器之功能，而依序在絕緣膜14及絕緣膜11中實施蝕刻。其次，以比起對絕緣膜14之蝕刻率，而對絕緣膜10之蝕刻率為較快的蝕刻條件，藉由在絕緣膜10中實施蝕刻，而形成貫穿絕緣膜10、11、14之接觸孔12。
為了形成接觸孔12而在絕緣膜11中實施蝕刻時，因使絕緣膜10作為蝕刻停止器之功能，所以可避免藉由其蝕刻而在半導體基板1之區域造成蝕刻損傷，或是加工尺寸精度惡化。因而，雖宜形成絕緣膜10，不過不必要時，亦可不形成絕緣膜10。
其次如圖9所示，在接觸孔12內形成由鎢(W)膜或銅(Cu)膜等之導體構成的插塞(第一插塞電極)13。首先，在包含接觸孔12之側壁及底部的絕緣膜11上形成導電性障壁膜13a。其次，以掩埋接觸孔12內之方式而在導電性障壁膜13a上形成主導體膜13b。導電性障壁膜13a例如由鈦膜、氮化鈦膜或是此等的疊層膜等而構成，主導體膜13b例如由鎢(W)膜或銅(Cu)膜等而構成。
其次，藉由實施化學性機械研磨處理或是回蝕處理，除去位於絕緣膜11之上面上的導電性障壁膜13a之部分及主導體膜13b之部分，而形成位於接觸孔12內之導電性障壁膜13a的部分及主導體膜13b之部分作為插塞13。插塞13係由將銅(Cu)或鎢(W)作為主成分之主導體膜13b與鈦膜等之導電性障壁膜13a而構成。另外，研磨主導體膜13b及導電性障壁膜13a時，有與絕緣膜11之研磨的選擇性低之情況，該情況下，亦有與導電性障壁膜13a等一起研磨絕緣膜11之上面的情況。
其次如圖10所示，以覆蓋插塞13之方式，而在絕緣膜14上形成絕緣膜(第三層間絕緣膜)16。絕緣膜14亦可利用於藉由蝕刻而在絕緣膜16中形成配線溝等時，避免藉由其蝕刻而在下層造成損傷或是加工尺寸精度惡化。亦即在絕緣膜16中實施蝕刻時，可使絕緣膜14作為蝕刻停止器膜之功能。因而，絕緣膜14與絕緣膜16係藉由蝕刻速度彼此不同之材料而形成。如此，藉由使絕緣膜14作為對絕緣膜16之蝕刻的蝕刻停止器之功能，無須在絕緣膜16與絕緣膜14之間設置新的蝕刻停止器，可謀求半導體器件之低介電常數化，並可謀求高速化。
使絕緣膜14作為蝕刻停止器膜之功能時，宜提高絕緣膜14之蝕刻速度與絕緣膜16之蝕刻速度的蝕刻選擇比(絕緣膜16之蝕刻速度/絕緣膜14之蝕刻速度)。例如宜使用對絕緣膜14其蝕刻選擇比為3以上的絕緣膜作為絕緣膜16。
如上述，絕緣膜14由矽氧化(SiOX )膜、矽氧化氮化(SiON)膜、矽氮化(SiN)膜、或是矽碳化(SiC)系材料而形成，進一步亦可亦含有微量之氫(H)。絕緣膜14為由此等之膜等構成的絕緣膜情況下，絕緣膜16之材料係含有矽(Si)與氧(O)作為構成元素之絕緣膜時，可確保與絕緣膜14之蝕刻選擇比，可使絕緣膜14作為蝕刻停止器膜而充分發揮功能。
此外，考慮絕緣膜14作為蝕刻停止器膜之功能，與介電常數(電容率)比矽氮化膜低之矽碳化(SiC)系材料的優點時，絕緣膜14中之矽(Si)與碳(C)之組合比，亦即矽(Si)與碳(C)之原子數比(C原子數/Si原子數)宜為0.5以上。該情況絕緣膜14之碳(C)的含有量對矽(Si)之含有量，其原子數比為0.5倍以上。
此外，以SiCX 註記將絕緣膜14作為SiC膜之情況的絕緣膜14之組合，以SiCX NY 註記將絕緣膜14作為SiCN膜之情況的絕緣膜14之組合，而後以SiCX OY 註記將絕緣膜14作為SiCO膜之情況的絕緣膜14之組合時，該SiCX 、SiCX NY 或SiCX OY 中之X為0.5以上(X≧0.5)。
進一步，絕緣膜16係稱為Low-k絕緣膜、由Low-k材料等之低介電常數材料構成之低介電常數絕緣膜時，由於亦可減低鄰接配線間之寄生電容，因此更加適宜。另外，所謂低介電常數絕緣膜(Low-k絕緣膜)可例示包含有比包含於鈍化膜之氧化矽膜(例如TEOS氧化膜)之介電常數低的介電常數之絕緣膜。一般而言，將包含有比TEOS氧化膜之電容率(ε=4.1~4.2程度)低之電容率的絕緣膜(絕緣材料)稱為低介電常數絕緣膜(低介電常數材料)，且在研究層面報告有ε=1.8~3程度。
上述之低介電常數材料有有機聚合物系材料與二氧化矽系材料。其中主成分不含Si之有機聚合物會有容易變形，應力集中於不易變形之配線群而容易斷線的缺點。因此，低介電常數材料主要使用將矽(Si)與氧(O)作為主成分之二氧化矽系材料。其二氧化矽系之低介電常數材料例如有包含Si-CH3 者。Si-CH3 系材料一般而言稱為SiOC或OSG(有機二氧化矽玻璃)，電容率係2.1~3.3程度。
進一步亦可為藉由電漿CVD法而形成之矽氧化氟化(SiOF)膜(或是含有氟之矽氧化膜)，電容率係3.5~3.9。此等低介電常數材料之SiOC、OSG及SiOF可簡單地爭取與絕緣膜14之材料的矽氧化(SiOX )膜、矽氧化氮化(SiON)膜、矽氮化(SiN)膜或是矽碳化(SiC)膜之蝕刻選擇性，蝕刻選擇比(絕緣膜16之蝕刻速度/絕緣膜14之蝕刻速度)可為3以上。另外，在此所謂蝕刻選擇性，係指藉由蝕刻而在絕緣膜16中形成配線溝等時之蝕刻選擇性。
在此，就成膜方法作說明。Si-CH3 系材料亦可藉由旋轉塗布法或電漿CVD法而形成。但是藉由旋轉塗布法形成絕緣膜16之情況，因為係旋轉塗布溶液後進行加熱硬化處理，所以絕緣膜16中包含多量水分，而在絕緣膜14與絕緣膜16間的界面形成起因於水分之絕緣破壞路徑。因此，為了防止該情形，本發明係藉由電漿CVD法而形成絕緣膜16。
以電漿CVD法形成情況下，原料氣體之主成分係含有Si-CH3 之成分(TMS(三甲基矽烷(Trimethyl Silane))、TMCTS(四甲基環四矽氧烷(Tetramethyl Cyclo Tetrasiloxanes))等)、氧化劑(O2 、CO2 等)等，藉由使該原料氣體以基板溫度350℃~400℃反應而形成低介電常數絕緣膜。
絕緣膜16係含有矽(Si)與氧(O)之絕緣膜，不過除了矽(Si)及氧(O)以外，亦可含有碳(C)、氫(H)、氟(F)。如此，絕緣膜16係含有矽(Si)與氧(O)，並宜為將矽(Si)與氧(O)作為主成分，更宜為矽氧化膜或包含有比矽氧化膜低之介電常數的低介電常數絕緣膜。絕緣膜16使用低介電常數絕緣膜情況下，如上述宜使用將矽(Si)與氧(O)作為主成分之二氧化矽系之低介電常數材料。
絕緣膜16中之矽(Si)與氧(O)的組合比，亦即矽(Si)與氧(O)之原子數比(O原子數/Si原子數)宜為1.0以上。該情況，絕緣膜16之氧(O)的含有量對矽(Si)之含有量，其原子數比為1.0倍以上，絕緣膜16之氧(O)的含有量為矽(Si)之含有量以上。此外，將絕緣膜16之組合註記為SiOX CY (絕緣膜16對應於含有碳之二氧化矽系低介電常數材料膜之情況)時，該SiOX CY 中之X為1.0以上(X≧1.0)。此外，為了將電容率形成例如3.3以下之較低值，SiOX CY 中之Y宜為0.5以上(Y≧0.5)。
絕緣膜14適用矽氧化(SiOX )，絕緣膜16之材料係將矽(Si)與氧(O)作為主成分之情況，因為絕緣膜14中不包含氮(N)及碳(C)，所以與絕緣膜16之蝕刻的關係，絕緣膜14可能無法獲得作為蝕刻停止器之充分的蝕刻選擇比。
因此，絕緣膜16之材料係由低介電常數材料(Low-k絕緣膜、Low-k材料)構成之低介電常數絕緣膜時，對絕緣膜14可獲得高蝕刻選擇比，並且可減低鄰接配線間之寄生電容。本半導體裝置之絕緣膜14係使用矽氧化(SiOX )膜，絕緣膜16係使用由低介電常數材料構成之低介電常數絕緣膜。
其次如圖10所示，在絕緣膜16上藉由光微影法形成特定之抗蝕圖案RP1。其次如圖11所示，將抗蝕圖案RP1作為蝕刻遮罩，藉由在絕緣膜16中實施乾式蝕刻而選擇性除去絕緣膜16而形成開口部17。此時，藉由以比絕緣膜14容易乾式蝕刻絕緣膜16之蝕刻條件而蝕刻絕緣膜16，可使下層之絕緣膜14作為蝕刻停止器膜之功能。在開口部17之底下，絕緣膜14露出，並且插塞13之上面露出。其後如圖12所示，除去抗蝕圖案RP1。
在此，設計上係以插塞13之上面全體露出於開口部17之底下的方式，而在絕緣膜16中形成開口部17。但是實際上起因於光微影(抗蝕圖案RP1)之對準誤差等，而可能發生開口部17與插塞13之位置偏差。即使有該位置偏差，插塞13之上面全體仍露出於開口部17之底下時，只須估計其偏差量而預先加大設計開口部17之尺寸即可，不過這樣一來，擔心半導體裝置的晶片尺寸會加大其部分。
因此，通常是將電性連接時獲得充分之接觸面積作為條件，不使插塞13之上面的一部分露出於開口部17內，而容許開口部17平面地觀察伸出於外側。圖12所示之步驟係插塞13中一部分插塞13d，其上面全體露出於開口部17之底下，而插塞13c僅上面之一部分露出於開口部17之底下。
其次如圖13所示，在包含開口部17之底下及側壁之絕緣膜16上，例如形成由鉭(Ta)膜、氮化鉭(TaN)膜或是此等之疊層膜等構成的膜厚約50nm程度之比較薄的導電性障壁膜18。導電性障壁膜18藉由濺鍍法及CVD法等而形成。此外，導電性障壁膜18例如包含有抑制或防止後述之主導體膜19的銅擴散之功能，及使主導體膜19與絕緣膜(絕緣膜14~16)之密合性提高的功能等。
作為此種導電性障壁膜18之材料，除了上述鉭系材料之外，亦可使用幾乎不與銅反應之氮化鎢(WN)或氮化鈦(TiN)等高熔點金屬氮化物等。此外，作為導電性障壁膜18之材料，亦可使用在高熔點金屬氮化物中添加矽(Si)之材料及不易與銅反應之鈦(Ti)、鎢(W)、鈦鎢(TiW)合金、釕(Ru)等高熔點金屬。此外，作為導電性障壁膜18亦可不使用上述材料之單體膜，而使用疊層膜。
其次，在導電性障壁膜18上以填充開口部17之方式，例如形成膜厚約800~3600nm程度之對導電性障壁膜18相對性較厚之由銅構成的主導體膜19。主導體膜19例如使用濺鍍法或電鍍法等而形成。此外，主導體膜19可藉由將銅作為主成分之導體膜，例如藉由銅或銅合金(Cu為主成分，例如包含Mg、Ag、Pd、Ti、Ta、Al、Nb、Zr或Zn等)而形成。
或是，亦可在導電性障壁膜18上，藉由濺鍍法等形成相對性較薄之由銅(或銅合金)等構成之晶種膜，並在其晶種膜上藉由電鍍法等而形成相對性較厚之由銅(或銅合金)等構成之主導體膜19。其後，例如在非氧化性氛圍(例如氫氛圍)中，藉由在半導體基板1中實施熱處理，而使主導體膜19之結晶粒生長。
其次如圖14所示，藉由化學性機械研磨法，研磨主導體膜19及導電性障壁膜18直至絕緣膜16之上面露出。除去位於絕緣膜16上面內之導電性障壁膜18及主導體膜19的部分，藉由在開口部17內保留導電性障壁膜18及主導體膜19，而在開口部17內形成配線20。配線20由相對性較薄之導電性障壁膜18與相對性較厚之主導體膜19而構成。
配線20係埋入形成於絕緣膜16之開口部17內的配線(埋入配線)，以其配線20之底下的一部分相接於插塞13之上面，而配線20與插塞13電性連接。藉此配線20經由插塞13而與n+ 型半導體區域(源極、汲極)8a、p+ 型半導體區域(源極、汲極)8b或是閘極電極5a、5b等電性連接。另外，除了化學性機械研磨法之外，例如亦可藉由電荷蝕刻等之蝕刻法而除去不需要之導電性障壁膜18及主導體膜19。
此外，本半導體裝置如在顯示於圖12之步驟中的說明，容許開口部17與插塞13之對準偏差，只要插塞13之上面的至少一部分從開口部17露出而與配線20相接即可。因而，成為插塞13中之插塞13d係其上面之全部相接於配線20，不過插塞13c僅其上面之一部分與配線20相接，其他上面部分藉由絕緣膜16而覆蓋的狀態。亦即，插塞13c係成為上面之一部分與配線20相接，其餘之上面部分以絕緣膜16覆蓋之狀態。
此種情況下，插塞13c與其鄰接於連接於該插塞13c之配線20a的配線20b之間的距離，比相鄰配線20間之間隔(配線20a與配線20b之間隔)最接近的間隔更短，而在彼此鄰近之插塞13c與配線20b之間，特別是在絕緣膜14與絕緣膜16之界面中容易產生絕緣破壞。
關於該絕緣破壞，藉由本發明人之研究，從實驗確認該絕緣膜破壞係起因於絕緣膜14與絕緣膜16之界面的水分。本半導體裝置係以在會吸濕而包含比較多水分之絕緣膜11上堆疊水分不易透過之絕緣膜14，而使絕緣膜14與絕緣膜16之界面形成排除水分之界面。藉此可防止在絕緣膜14與絕緣膜16之界面中形成弱之絕緣破壞路徑，並確認即使插塞13c與配線20b之間鄰近，仍可防止在插塞13c與配線20b之間產生絕緣破壞。進一步，藉由製造上不易含有水分之電漿CVD法形成絕緣膜14及絕緣膜16，可防止在絕緣膜14與絕緣膜16之間的界面形成起因於水分之絕緣破壞路徑。
其次，半導體基板1係配置於電漿CVD裝置之處理室內。在其電漿處理裝置室內導入氨氣，藉由施加電漿電源，而對半導體基板1實施氨(NH3 )電漿處理。此外，或是亦可導入氮(N2 )氣及氫(H2 )氣，而實施N2 /H2 電漿處理。藉由實施此種還原性電漿處理，藉由實施化學性機械研磨處理而氧化之配線20表面的氧化銅(CuO、Cu2 O、CuO2 )還原成銅(Cu)，進一步將氮化銅(CuN)層形成於配線20之表面極薄的區域。
其次如圖15所示，以覆蓋配線20之方式，而在半導體基板1之表面上形成絕緣膜21。絕緣膜21作為由銅配線構成之配線20的障壁絕緣膜之功能。因此，絕緣膜21抑制或防止配線20之主導體膜19的銅擴散於以後形成之絕緣膜22中。絕緣膜21宜用為對銅之障壁性優良的材料膜，例如宜使用矽氮化(SiN)膜、矽碳化(SiC)膜或矽碳化氮化(SiCN)膜。此等之膜例如可藉由電漿CVD法等而形成。
此外，矽氧化氮化(SiON)膜亦包含有抑制或防止銅(Cu)之擴散的功能。因而，作為絕緣膜而含有矽(Si)與氧(O)與氮(N)時，不僅絕緣膜22，還可使絕緣膜16保有抑制或防止銅(Cu)之擴散的功能。此外，在鄰接之配線20間的絕緣膜16與絕緣膜21之界面中可進一步抑制或防止形成絕緣破壞路徑。藉此可使配線20之可靠性更加提高。
其次，在絕緣膜21上依序形成絕緣膜22、絕緣膜23及絕緣膜24。絕緣膜22、24可藉由與絕緣膜16同樣之材料而形成。此外，絕緣膜23作為蝕刻停止器膜，可藉由與絕緣膜14同樣之材料而形成。
其次如圖16所示，藉由乾式蝕刻法等而在絕緣膜21~24中形成到達配線20之開口部(連通孔)30及開口部(配線溝)31。開口部31係藉由選擇性除去絕緣膜24及絕緣膜23而形成。開口部30係在開口部31之底下藉由選擇性除去絕緣膜22及21而形成。在開口部30之底下，配線20之上面露出。其次，除去形成於露出於開口部30底下之配線20表面的氧化銅。此例如藉由氫(H2 )電漿處理之還原性電漿處理，將形成於配線20表面之氧化銅(CuO、Cu2 O、CuO2 )還原成銅(Cu)來進行。
其次，在包含開口部30及開口部31底面及側面的絕緣膜24上形成由與導電性障壁膜18同樣之材料構成的薄之導電性障壁膜32。導電性障壁膜32包含有與導電性障壁膜18同樣之功能，例如包含有抑制或防止後述之主導體膜33的銅擴散之功能、及使主導體膜33與絕緣膜21~24之密合性提高的功能等。其次，以填充開口部30、31內之方式，而在導電性障壁膜32上形成由與主導體膜19同樣之材料構成的主導體膜33。其後，例如在非氧化氛圍(例如氫氛圍)中藉由在半導體基板1上實施熱處理，而使主導體膜33之結晶粒生長。
其次，以藉由化學性機械研磨法在主導體膜33及導電性障壁膜32上實施研磨處理，使絕緣膜24之上面露出。除去位於絕緣膜24上面上之導電性障壁膜32及主導體膜33的部分，藉由在開口部30、31內保留導電性障壁膜32及主導體膜33而形成配線34。配線34包含有由位於開口部31之導電性障壁膜32及主導體膜33的部分構成之配線部(配線本體)與由位於開口部(連通孔)30之導電性障壁膜32及主導體膜33的部分構成之連通孔部。配線34之配線部經由配線34之連通孔部而與配線20電性連接。其後依需要藉由反覆實施與圖15及圖16所示之步驟同樣的步驟，可進一步形成上層之配線層，不過在此省略其說明。如此形成半導體裝置之主要部分。
上述之半導體裝置之製造方法係首先以覆蓋MISFET之閘極電極5a、5b的方式，藉由熱CVD法形成絕緣膜11，以覆蓋其絕緣膜11之方式而在絕緣膜11上藉由電漿CVD法形成絕緣膜14。其次在其絕緣膜11及絕緣膜14中形成插塞13，以覆蓋其插塞13之方式形成Low-k膜等由低介電常數材料構成的絕緣膜16。而後在其絕緣膜16中形成電性連接於插塞13之配線20。
因而，首先以藉由熱CVD法形成覆蓋閘極電極5a、5b之絕緣膜11，可良好地埋入鄰接之閘極電極5a與閘極電極5b間的區域。而後，將藉由熱CVD法形成而水分之吸濕性高的絕緣膜11，藉由以藉由電漿CVD法形成而耐濕性高的絕緣膜14覆蓋。藉此如圖17所示，可阻止絕緣膜11中之水分從絕緣膜11向上方擴散，並防止在配線20之底面與插塞13之上面接觸的絕緣膜14與絕緣膜16之界面形成起因於水分之絕緣破壞路徑。其結果可電性確實地連接配線20與插塞13，並且可確保鄰接之配線20與配線20的絕緣性，而可確保作為半導體裝置之可靠性。
進一步於絕緣膜16之蝕刻時，以使用絕緣膜14作為蝕刻停止器，無須在絕緣膜16與絕緣膜14之間設置新的蝕刻停止器。此外，因為絕緣膜16亦以低介電常數材料構成，所以可謀求半導體器件之動作的高速化。進一步以藉由電漿CVD法形成絕緣膜14及絕緣膜16，在製造過程絕緣膜14及絕緣膜16中包含之水分減少，而可防止在絕緣膜14與絕緣膜16之間的界面形成起因於水分之絕緣破壞路徑。
(第二種實施形態)在此係就可使生產性(生產量(throughput))提高的半導體裝置作說明。前述之覆蓋閘極電極5a、5b的絕緣膜11係使埋入特性良好用的絕緣膜，且藉由熱CVD法而形成。熱CVD法定性而言成膜速度極小。因此只有閘極電極之埋入係藉由熱CVD法形成絕緣膜11，於形成其絕緣膜11後，藉由成膜速度為比較快之電漿CVD法形成絕緣膜14a，可使生產性提高。
此外，與藉由熱CVD法之絕緣膜11比較，因藉由電漿CVD法之絕緣膜14a者硬度高，對CMP處理造成刮痕之耐性高，所以對於以熱CVD法形成之絕緣膜11不實施CMP處理的本實施形態從這一點也較優。
如圖18所示，本實施形態之半導體裝置係只有閘極電極5a、5b之埋入而藉由熱CVD法形成絕緣膜11，絕緣膜11係覆蓋基底之閘極電極5a、5b的部分比周圍突出。而後，以覆蓋其絕緣膜11之方式，藉由電漿CVD法形成絕緣膜14a。另外，由於其以外之結構與圖1所示之半導體裝置同樣，因此在同一構件上註記同一符號而省略其說明。
其次，就上述半導體裝置之製造方法作說明。經過前述圖1至圖4所示之步驟後，如圖19所示，藉由熱CVD法以埋入閘極電極5a與閘極電極5b間之區域的方式形成絕緣膜11。換言之，至少在閘極電極5a與閘極電極5b間之區域，係以比閘極電極5a及閘極電極5b之高度更高的態樣，在半導體基板上形成絕緣膜11。
在其絕緣膜11上，藉由電漿CVD法形成由矽氧化膜構成之絕緣膜14a。在此，絕緣膜11為了填充鄰接之閘極電極5a、5b間的區域而以最小限度之膜厚形成。此外，形成於其絕緣膜11上之絕緣膜14a係為了確保平坦性與特定之膜厚而形成。
其次如圖20所示，藉由化學性機械研磨法研磨絕緣膜14a之上面，而將絕緣膜14a之表面予以平坦化。此時，係以絕緣膜11之表面不露出之方式而僅研磨絕緣膜14a。因而，預先需要以充分之膜厚形成絕緣膜14a。所研磨之絕緣膜14a的上面成為平坦化之狀態。
其次與圖8所示之步驟同樣地，如圖21所示，在絕緣膜14a、11中形成接觸孔12。其次與圖9所示之步驟同樣地在其接觸孔12內形成插塞13(參照圖22)。其次經過與圖10~圖14所示之步驟同樣的步驟形成配線等。如圖22所示，以覆蓋插塞13之方式而在絕緣膜14a上形成絕緣膜16。並在其絕緣膜16上形成抗蝕圖案RP1。
將其抗蝕圖案RP1作為遮罩，藉由在絕緣膜16中實施各向異性蝕刻而形成開口部17(參照圖23)。此時如前述，使絕緣膜14a作為蝕刻停止器之功能，藉由在絕緣膜16中實施蝕刻而在絕緣膜16中形成開口部17。其次如圖23所示，在開口部17內形成配線20。其後與圖15及圖16所示之步驟同樣地形成絕緣膜22、23、24、開口部30、31及配線34(參照圖15、圖16)。
根據上述之半導體裝置之製造方法，除了前述第一種實施形態之效果外，還獲得其次之效果。亦即，藉由成膜速度比較慢之熱CVD法，以埋入閘極電極5a、5b間之區域時需要之最小膜厚形成絕緣膜11，並藉由在其絕緣膜11上藉由成膜速度比較快之電漿CVD法形成絕緣膜14a，與前述之半導體裝置之製造方法比較，可更加提升生產量，而提高生產性。
(第三種實施形態)在此係就藉由熱CVD法而形成之絕緣膜，係藉由其藉由電漿CVD法而形成之絕緣膜確實覆蓋的半導體裝置作說明。如圖24所示，本實施形態之半導體裝置係在絕緣膜11上形成絕緣膜14a，並在其絕緣膜14a上進一步形成絕緣膜14b。如後述絕緣膜11係藉由熱CVD法形成，絕緣膜14a、14b係藉由電漿CVD法而形成。另外，就其以外的結構，由於與圖1所示之半導體裝置同樣，因此在同一構件上註記同一符號而省略其說明。
其次，就上述之半導體裝置之製造方法作說明。首先在前述圖19所示之步驟之後，如圖25所示，藉由化學性機械研磨法在絕緣膜14a中實施研磨處理。此時覆蓋閘極電極5a、5b之絕緣膜11的部分係隆起成凸狀，該部分絕緣膜11之表面露出。其次如圖26所示，在絕緣膜14a、11上藉由電漿CVD法形成絕緣膜14b。該絕緣膜14b宜為與下層之絕緣膜14a密合性佳的膜，並宜為同種之膜。
其次，與圖8所示之步驟同樣，如圖27所示，在絕緣膜14b、14a、11中形成接觸孔12。其次與圖9所示之步驟同樣，在其接觸孔12內形成插塞13。其次經過與圖10~圖14所示之步驟同樣的步驟而形成配線等。如圖28所示，以覆蓋插塞13之方式而在絕緣膜14b上形成絕緣膜16。並在其絕緣膜16上形成抗蝕圖案RP1。
將其抗蝕圖案RP1作為遮罩，藉由在絕緣膜16中實施各向異性蝕刻而形成開口部17(參照圖29)。此時如前述，使絕緣膜14b作為蝕刻停止器之功能，藉由在絕緣膜16中實施蝕刻而在絕緣膜16中形成開口部17。其次如圖29所示，在開口部17內形成配線20。其後與圖15及圖16所示之步驟同樣地形成絕緣膜22、23、24、開口部30、31及配線34(參照圖15、圖16)。
根據上述之半導體裝置之製造方法，除了前述第一種實施形態之效果外，還獲得其次之效果。亦即在絕緣膜14a中實施研磨處理時，絕緣膜14a之殘留膜的確保困難的情況等中，以覆蓋絕緣膜14a之方式，藉由形成絕緣膜14b，可在絕緣膜11上特定膜厚部分之程度確保絕緣膜14a及14b。此外，在絕緣膜14a中實施研磨處理時，即使絕緣膜11之表面露出，其露出之絕緣膜11藉由絕緣膜14b覆蓋，可確實阻止因藉由熱CVD法形成而包含比較多水分之絕緣膜11中的水分向上方擴散，可使電性可靠性進一步提高。
(第四種實施形態)在此係就插塞係由銅以外之金屬形成，且形成其插塞之絕緣膜與相接於該絕緣膜而形成配線的絕緣膜係由相同主成分構成之絕緣膜的情況作說明。
如圖30所示，本實施形態之半導體裝置係在藉由熱CVD法而形成之絕緣膜11中形成由銅以外之金屬構成的插塞13，以覆蓋其插塞13之方式而在絕緣膜11上藉由電漿CVD法形成絕緣膜14c。在其絕緣膜14c上形成絕緣膜16。在絕緣膜16、14c中形成露出插塞13之表面的開口部17，並在其開口部17中形成配線20。另外，就其以外之結構由於與圖1所示之半導體裝置同樣，因此在同一構件上註記同一符號而省略其說明。
其次，就上述之半導體裝置之製造方法作說明。經過與前述圖2~圖6所示之步驟同樣的步驟後，如圖31所示，在絕緣膜11、10中形成露出n+ 型半導體區域8a、p+ 型半導體區域8b之表面的接觸孔12。此外，亦形成露出閘極電極5a、5b之表面的接觸孔(未圖示)。其次，如圖32所示，在接觸孔12內形成插塞13。插塞13由導體部3b，其係由銅以外之金屬例如由鎢等形成，及導電性障壁膜13a而構成。
其次如圖33所示，以覆蓋插塞13之方式而在絕緣膜11上形成絕緣膜14c。如前述藉由熱CVD法而形成之絕緣膜11容易吸濕性高且水分之含有量多。因而，在絕緣膜11上形成耐濕性低之絕緣膜時，可能在其絕緣膜與絕緣膜11之界面形成絕緣破壞路徑，而耐絕緣破壞性降低。
因此，為了不致在絕緣膜14c與絕緣膜11之界面形成絕緣破壞路徑，絕緣膜14c宜藉由電漿CVD法而形成。此外，本發明人確認在形成絕緣膜14c之前，藉由在絕緣膜11中實施溫度為400~500℃，時間約20分鐘程度之退火處理，可有效除去包含於絕緣膜11之水分。因而，係在形成插塞13後，並在形成絕緣膜14c之前實施該退火處理。
進一步，絕緣膜14c之主成分宜與絕緣膜11之主成分相同，絕緣膜14c之主成分宜為矽(Si)與氧(O)。典型之材料有將TEOS氣體作為原料，而藉由電漿CVD法所形成之矽氧化膜，及將矽烷系氣體作為原料，而藉由電漿CVD法所形成之矽氧化膜及含有氮之矽氧化膜。
其次，在絕緣膜14c上形成絕緣膜16。絕緣膜14c係為了避免在藉由蝕刻而在絕緣膜16中形成用於形成配線之溝及孔時，藉由過度蝕刻而對下層造成損傷或是加工尺寸精度降低而形成。亦即，絕緣膜14c可作為在絕緣膜16中實施蝕刻時之蝕刻停止器的功能。因而，絕緣膜14c與絕緣膜16宜以蝕刻速度彼此不同之方式而藉由不同材料形成。絕緣膜16係與前述之半導體裝置同樣宜為Low-k膜。
其次，在絕緣膜16上藉由光微影法形成特定之抗蝕圖案RP1。其次如圖34所示，將抗蝕圖案RP1作為蝕刻遮罩，在絕緣膜16中實施乾式蝕刻，藉由選擇性除去絕緣膜16，而形成露出絕緣膜14c之表面的開口部17。此時，藉由以比絕緣膜14c容易乾式蝕刻絕緣膜16之條件而蝕刻絕緣膜16，可使下層之絕緣膜14c作為蝕刻停止器膜之功能。其次如圖35所示，將抗蝕圖案RP1作為遮罩，藉由在露出於開口部17底下之絕緣膜14c的部分實施乾式蝕刻，而形成露出插塞13之表面的開口部17。其後除去抗蝕圖案RP1。
其次如圖36所示，在開口部17內形成包含導電性障壁膜18及主導體膜19之配線20。導電性障壁膜18例如作為鉭(Ta)膜、氮化鉭(TaN)膜或此等之疊層膜而形成。此外，主導體膜19例如藉由銅或銅合金而形成。如此形成半導體裝置之主要部分。
上述之半導體裝置之製造方法係藉由熱CVD法形成而水分之吸濕性高的絕緣膜11，藉由其藉由加以熱處理除去水分後，包含有與絕緣膜11相同之主成分，並藉由電漿CVD法形成而耐濕性高的絕緣膜14覆蓋。藉此，因為絕緣膜11與絕緣膜14c之界面的密合性提升，並且從絕緣膜11除去水分，所以可抑制在該界面形成絕緣破壞路徑。其結果可使作為半導體裝置之可靠性提高。
此外，本半導體裝置與前述之半導體裝置同樣，容許開口部17與插塞13之對準偏差，只要插塞13上面之至少一部分從開口部17露出而與配線20相接即可。因而插塞13中成為插塞13d係其上面之全部與配線20相接，插塞13c係僅其上面之一部分與配線20相接，其他上面之部分藉由絕緣膜16覆蓋的狀態。亦即，插塞13c係成為上面之一部分與配線20相接，其餘之上面部分以絕緣膜16覆蓋之狀態。
此種情況下，插塞13c與鄰接於連接於該插塞13c之配線20a的配線20b之間的距離，比相鄰之配線20間的間隔(配線20a與配線20b之間隔)為最接近的間隔更短，而在彼此鄰近之插塞13c與配線20b間的絕緣膜14與絕緣膜16之界面容易產生絕緣破壞。
因而，對水分含有量比較多之絕緣膜11進行熱處理而除去水分之後，藉由形成包含有與絕緣膜11之主成分相同主成分且耐濕性高的絕緣膜14c，可防止在插塞13c與配線20b之間形成電性弱之絕緣破壞路徑。藉此，即使插塞13c與配線20b之間接近，仍可防止在插塞13c與配線20b之間產生絕緣破壞。此外，因插塞13由銅以外之金屬而形成，不致造成銅在絕緣膜14c中擴散，而與對特定之插塞13與連接於其插塞13之配線不同的其他配線電性連接。
另外，插塞13含有銅(Cu)之情況，絕緣膜14c宜係矽氧化氮化(SiON)膜。因為含有矽(Si)、氧(O)與氮(N)之矽氧化氮化(SiON)膜包含有抑制或防止銅之擴散的功能，所以插塞13含有銅(Cu)之情況，將絕緣膜14c作為矽氧化氮化(SiON)膜時，即使成為藉由開口部17與插塞13之對準偏差，而插塞13c上面之一部分藉由絕緣膜14c覆蓋之狀態，仍可抑制或防止插塞13中之銅(Cu)擴散於絕緣膜14c中。藉此，可確實防止在插塞13c與配線20b之間產生絕緣破壞。
本半導體裝置如上述，係假設插塞13包含銅(Cu)之情況。構成插塞13之主導體膜13b例如將鎢(W)作為主成分情況下，由於不需要考慮銅從插塞13向絕緣膜14c擴散，因此絕緣膜14c亦可使用矽氧化(SiOX )膜與矽氧化氮化(SiON)膜之任何一個。考慮介電常數時，宜使用矽氧化(SiOX )膜。由於矽氧化(SiOX )膜可比矽氧化氮化(SiON)膜降低介電常數，因此絕緣膜14c藉由使用矽氧化(SiOX )膜，可更加減低鄰接之配線20間的寄生電容。
(第五種實施形態)在此，就從包含銅之金屬形成插塞，此外相接於形成其插塞之絕緣膜而形成配線的絕緣膜，係防止銅之擴散的絕緣膜之情況作說明。
如圖37所示，本實施形態之半導體裝置係在藉由熱CVD法而形成之絕緣膜11上，藉由電漿CVD法而形成絕緣膜14。並在其絕緣膜14,11中形成插塞13。以覆蓋其插塞13之方式，藉由電漿CVD法而將絕緣膜14d形成於絕緣膜14上。在其絕緣膜14d上形成絕緣膜16。在絕緣膜16、14d中形成露出插塞13之表面的開口部17，而在其開口部17中形成配線20。另外，就其以外之結構，由於與圖1所示之半導體裝置同樣，因此在同一構件上註記同一符號，而省略其說明。
其次，就上述之半導體裝置之製造方法作說明。首先經過與前述之圖2~圖9所示的步驟同樣之步驟後，如圖38所示，以覆蓋插塞13之方式，而在絕緣膜14上藉由電漿CVD法形成絕緣膜14d。並在其絕緣膜14d上進一步形成絕緣膜16。在其絕緣膜16上形成抗蝕圖案RP1。其次，將該抗蝕圖案RP1作為遮罩，藉由在絕緣膜16及絕緣膜14d中實施各向異性蝕刻，而形成露出插塞13之表面的開口部17。其後，除去抗蝕圖案RP1。其次如圖39所示，在開口部17內形成配線20。如此形成半導體裝置之主要部分。
上述之半導體裝置之製造方法，首先如第一種實施形態中之說明，藉由熱CVD法形成而水分之吸濕性高的絕緣膜11，藉由其藉由電漿CVD法形成而耐濕性高的絕緣膜14覆蓋，阻止絕緣膜11中之水分從絕緣膜11向上方擴散，可防止在絕緣膜14與絕緣膜14d之界面形成絕緣破壞路徑。其結果，可電性確實地連接配線20與插塞13，並且可確保鄰接之配線20與配線20的絕緣性，而可確保作為半導體裝置之可靠性。
此外，本半導體裝置係插塞13由包含銅之金屬而形成，絕緣膜14d為包含矽(Si)與氮(N)之絕緣膜。因為包含矽(Si)與氮(N)之絕緣膜包含有抑制或防止銅之擴散的功能，所以在插塞13含有銅(Cu)之情況下，因絕緣膜14d為包含此種矽(Si)與氮(N)之絕緣膜，即使藉由開口部17與插塞13之對準偏差，而成為插塞13c之上面一部分藉由絕緣膜14d而覆蓋之狀態，仍可抑制或防止插塞13中之銅(Cu)擴散於絕緣膜14d中。藉此，可確實防止在插塞13c與配線20b之間產生絕緣破壞。
該包含矽(Si)與氮(N)之絕緣膜，除了矽氮化(SiN)膜之外，例如可適用含有矽(Si)與氧(O)與氮(N)之矽氧化氮化(SiON)膜，及含有矽(Si)與碳(C)與氮(N)之矽碳化氮化(SiCN)膜等。
絕緣膜14d為矽氧化氮化(SiON)膜之情況，絕緣膜14d中之矽(Si)與氮(N)之組合比，亦即矽(Si)與氮(N)之原子數比(N原子數/Si原子數)宜為0.01以上。該情況絕緣膜14d之氮(N)的含有量對矽(Si)之含有量，其原子數比為1%以上。此外，以SiOX NY 註記絕緣膜14d之組合時，該Y為0.01以上(Y≧0.01)。藉此，可藉由絕緣膜14d抑制插塞13中之銅擴散，而確實防止在插塞13c與配線20b之間產生絕緣破壞。
此外，絕緣膜14d中之氮(N)的含有率過高時，絕緣膜14d之介電常數高，且配線20間之寄生電容增大。因而將絕緣膜14d作為矽氧化氮化(SiON)膜情況下，絕緣膜14d中之矽(Si)與氮(N)之組合比，亦即矽(Si)與氮(N)之原子數比(N原子數/Si原子數)宜為0.01以上，且0.2以下。該情況下，絕緣膜14d為氮(N)之含有量對矽(Si)之含有量，其原子數比為1%以上20%以下。此外，以SiOX NY 註記絕緣膜14d之組合時，Y為0.01以上0.2以下(0.01≦Y≦0.2)。藉此，可實現因絕緣膜14d對銅之障壁性提高而在插塞13c與配線20b間之耐絕緣破壞性提高的效果，與配線20間之寄生電容減低的效果兩者。
另外，第四種實施形態係敘述藉由熱CVD法在形成覆蓋閘極電極5a、5b之絕緣膜11之後，並在藉由電漿CVD法形成絕緣膜14之前，藉由在絕緣膜11中實施溫度為400~500℃，時間約為20分鐘程度之退火處理，而有除去包含於絕緣膜11之水分的效果。該退火處理不限於第四種實施形態，亦可適用於其他實施形態之半導體裝置中，因在絕緣膜11中實施該退火處理，除去包含於絕緣膜11中之水分，可使耐絕緣破壞性進一步提高。
另外，在實際之適用中，至少藉由熱CVD法所形成之絕緣膜11在至少一部分露出之狀態下，可從因實施退火處理而露出之絕緣膜11有效地除去水分。第一種實施形態及第五種實施形態中，係在形成絕緣膜11之步驟與在該絕緣膜11中實施化學性機械研磨處理而進行平坦化之步驟之間，在絕緣膜11中實施化學性機械研磨處理而進行平坦化之步驟與在絕緣膜11之上藉由電漿CVD法形成絕緣膜14之步驟之間，以及在形成接觸孔12之步驟與形成插塞13之步驟之間中的任何一個之間進行該退火處理。第二種實施形態及第三種實施形態係在形成絕緣膜11之步驟與形成絕緣膜14之步驟之間，以及在形成接觸孔12之步驟與形成插塞13之步驟之間中的任何一個之間進行該退火處理。
此外，絕緣膜11係舉例說明藉由熱CVD法而形成之絕緣膜，不過亦可為藉由旋塗式玻璃法而形成之SOG膜及藉由熱CVD法而形成之膜與SOG膜的疊層膜。
此次揭示之實施形態係例示，且並非限制於此者。本發明並非上述說明之範圍，而係藉由申請專利範圍來顯示，並主張包含與申請專利範圍均等之意義及範圍的全部變更。
1．．．半導體基板
2．．．元件分離區域
3a．．．p型井
3b．．．n型井
4．．．閘極絕緣膜
5a、5b．．．閘極電極
6a．．．n- 型半導體區域
6b．．．p- 型半導體區域
7．．．側壁絕緣膜
8a．．．n+ 型半導體區域
8b．．．p+ 型半導體區域
9．．．金屬矽化物層
10、11、14a．．．絕緣膜
12．．．接觸孔
13、13c、13d．．．插塞
13a．．．導電性障壁膜
13b．．．主導體膜
20．．．配線
21、22、23、24．．．絕緣膜
30、31．．．開口部
32．．．導電性障壁膜
33．．．主導體膜
34．．．配線
Qn、Qp．．．MISFET
圖1係本發明之第一種實施形態的半導體裝置之剖面圖。
圖2係顯示該實施形態中之半導體裝置之製造方法的一個步驟之剖面圖。
圖3係顯示該實施形態中在圖2所示之步驟之後進行的步驟之剖面圖。
圖4係顯示該實施形態中在圖3所示之步驟之後進行的步驟之剖面圖。
圖5係顯示該實施形態中在圖4所示之步驟之後進行的步驟之剖面圖。
圖6係顯示該實施形態中在圖5所示之步驟之後進行的步驟之剖面圖。
圖7係顯示該實施形態中在圖6所示之步驟之後進行的步驟之剖面圖。
圖8係顯示該實施形態中在圖7所示之步驟之後進行的步驟之剖面圖。
圖9係顯示該實施形態中在圖8所示之步驟之後進行的步驟之剖面圖。
圖10係顯示該實施形態中在圖9所示之步驟之後進行的步驟之剖面圖。
圖11係顯示該實施形態中在圖10所示之步驟之後進行的步驟之剖面圖。
圖12係顯示該實施形態中在圖11所示之步驟之後進行的步驟之剖面圖。
圖13係顯示該實施形態中在圖12所示之步驟之後進行的步驟之剖面圖。
圖14係顯示該實施形態中在圖13所示之步驟之後進行的步驟之剖面圖。
圖15係顯示該實施形態中在圖14所示之步驟之後進行的步驟之剖面圖。
圖16係顯示該實施形態中在圖15所示之步驟之後進行的步驟之剖面圖。
圖17係該實施形態中說明絕緣膜之作用效果用的剖面圖。
圖18係本發明之第二種實施形態的半導體裝置之剖面圖。
圖19係顯示該實施形態中之半導體裝置之製造方法的一個步驟之剖面圖。
圖20係顯示該實施形態中在圖19所示之步驟之後進行的步驟之剖面圖。
圖21係顯示該實施形態中在圖20所示之步驟之後進行的步驟之剖面圖。
圖22係顯示該實施形態中在圖21所示之步驟之後進行的步驟之剖面圖。
圖23係顯示該實施形態中在圖22所示之步驟之後進行的步驟之剖面圖。
圖24係本發明之第三種實施形態的半導體裝置之剖面圖。
圖25係顯示該實施形態中之半導體裝置之製造方法的一個步驟之剖面圖。
圖26係顯示該實施形態中在圖25所示之步驟之後進行的步驟之剖面圖。
圖27係顯示該實施形態中在圖26所示之步驟之後進行的步驟之剖面圖。
圖28係顯示該實施形態中在圖27所示之步驟之後進行的步驟之剖面圖。
圖29係顯示該實施形態中在圖28所示之步驟之後進行的步驟之剖面圖。
圖30係本發明之第四種實施形態的半導體裝置之剖面圖。
圖31係顯示該實施形態中之半導體裝置之製造方法的一個步驟之剖面圖。
圖32係顯示該實施形態中在圖31所示之步驟之後進行的步驟之剖面圖。
圖33係顯示該實施形態中在圖32所示之步驟之後進行的步驟之剖面圖。
圖34係顯示該實施形態中在圖33所示之步驟之後進行的步驟之剖面圖。
圖35係顯示該實施形態中在圖34所示之步驟之後進行的步驟之剖面圖。
圖36係該實施形態中說明絕緣膜之作用效果用的剖面圖。
圖37係本發明之第五種實施形態的半導體裝置之剖面圖。
圖38係顯示該實施形態中之半導體裝置之製造方法的一個步驟之剖面圖。
圖39係顯示該實施形態中在圖38所示之步驟之後進行的步驟之剖面圖。
1．．．半導體基板
2．．．元件分離區域
3a．．．p型井
3b．．．n型井
4．．．閘極絕緣膜
5a、5b．．．閘極電極
6a．．．n- 型半導體區域
6b．．．p- 型半導體區域
7．．．側壁絕緣膜
8a．．．n+ 型半導體區域
8b．．．p+ 型半導體區域
9．．．金屬矽化物層
10、11、14、16．．．絕緣膜
12．．．接觸孔
13．．．插塞
17．．．開口部
18．．．導電性障壁膜
19．．．主導體膜
20．．．配線
Qn、Qp．．．MISFET

Claims (11)

  1. 一種半導體裝置之製造方法，係包括以下步驟：在包含有主表面之半導體基板上，形成彼此隔以間隔之第一閘極電極及第二閘極電極；在前述半導體基板上，藉由熱化學性氣相生長法及塗布法之至少任何一個，而在前述第一閘極電極與前述第二閘極電極之間的區域，以比前述第一閘極電極及前述第二閘極電極之高度高的態樣形成第一層間絕緣膜；在前述第一層間絕緣膜上，藉由電漿化學氣相生長法而形成第二層間絕緣膜；形成貫穿前述第二層間絕緣膜及前述第一層間絕緣膜，而電性連接於前述半導體基板之第一插塞電極；以覆蓋前述第一插塞電極之方式，而在前述第二層間絕緣膜上，藉由電漿化學氣相生長法而形成包含有特定之介電常數的第三層間絕緣膜；藉由在前述第三層間絕緣膜中實施蝕刻，而形成露出前述第二層間絕緣膜及前述第一插塞電極的配線溝；及藉由在前述配線溝內形成配線，而經由前述第一插塞電極電性連接前述配線與前述半導體基板；其中形成前述第三層間絕緣膜之步驟，係形成矽氧化碳化(SiOC)膜或矽氧化氟化(SiOF)膜作為前述第三層間絕緣膜。
  2. 如請求項1之半導體裝置之製造方法，其中形成前述第一層間絕緣膜之步驟，係藉由熱化學性氣 相生長法而形成臭氧TEOS膜作為前述第一層間絕緣膜；形成前述第二層間絕緣膜之步驟，係藉由電漿化學氣相生長法而形成選自由電漿TEOS膜、矽氧化膜、矽氧化氮化(SiON)膜、矽碳化氮化(SiCN)膜及矽氧化碳化(SiOC)膜構成之群的任何一個膜，作為前述第二層間絕緣膜。
  3. 如請求項1之半導體裝置之製造方法，其中在形成前述第一層間絕緣膜之步驟之後，並在形成前述第二層間絕緣膜之步驟之前，包括在前述第一層間絕緣膜中藉由實施化學性機械研磨處理而將前述第一層間絕緣膜予以平坦化之步驟。
  4. 如請求項1之半導體裝置之製造方法，其中在形成前述第二層間絕緣膜之步驟之後，並在形成前述第一插塞之步驟之前，包括在前述第二層間絕緣膜中藉由實施化學性機械研磨處理而將前述第二層間絕緣膜予以平坦化之步驟。
  5. 如請求項1之半導體裝置之製造方法，其中形成前述第二層間絕緣膜之步驟包含以下步驟：在前述第一層間絕緣膜上形成第一層；在前述第一層中藉由實施化學性機械研磨處理而將前述第一層予以平坦化；及在經平坦化之前述第一層上形成第二層。
  6. 如請求項1之半導體裝置之製造方法，其中形成前述配線溝時之蝕刻，係前述第三層間絕緣膜之 蝕刻速度為前述第二層間絕緣膜之蝕刻速度的三倍以上。
  7. 如請求項1之半導體裝置之製造方法，其中在形成第一層間絕緣膜之步驟之後，並在形成前述第二層間絕緣膜之步驟之前，進一步包括為了除去前述第一層間絕緣膜含有之水分而實施特定之熱處理之步驟。
  8. 如請求項1或2之半導體裝置之製造方法，其中在形成前述第一閘極電極及第二閘極電極之步驟與形成前述第一層間絕緣膜之步驟之間，進一步包括分別在形成於前述第一閘極電極兩側部之源極及汲極區域之表面，及形成於前述第二閘極電極兩側部之源極及汲極區域之表面形成鎳矽化物膜之步驟。
  9. 一種半導體裝置，係包括：包含有主表面之半導體基板；第一閘極電極及第二閘極電極，其係以彼此隔以間隔之方式而形成於前述半導體基板上；第一層間絕緣膜，其係在前述第一閘極電極與前述第二閘極電極之間的區域，以比前述第一閘極電極及前述第二閘極電極之高度高的態樣而形成於前述半導體基板上，且包含有特定含有密度之水分及OH基，並且包含有一特定之介電常數；第二層間絕緣膜，其係形成於前述第一層間絕緣膜上，包含有比前述特定含有密度低之水分及OH基之含有密度，且包含有另一特定之介電常數； 第一插塞電極，其係貫穿前述第二層間絕緣膜及前述第一層間絕緣膜而電性連接於前述半導體基板；第三層間絕緣膜，其係藉由包含有比前述第一層間絕緣膜及前述第二層間絕緣膜之各個前述特定的介電常數低，且比矽氧化膜之介電常數低的特定之介電常數的材料，以覆蓋前述第一插塞電極之方式而形成於前述第二層間絕緣膜上，且包含有比前述特定含有密度低之水分及OH基的含有密度，且前述第三層間絕緣膜之底部連接於前述第二層間絕緣膜之上面；配線溝，其係貫穿前述第三層間絕緣膜而露出前述第二層間絕緣膜及前述第一插塞電極；及配線，其係形成於前述配線溝內，並經由前述第一插塞電極而與前述半導體基板電性連接。
  10. 如請求項9之半導體裝置，其中前述第一層間絕緣膜係臭氧TEOS膜，前述第二層間絕緣膜係選自由電漿TEOS膜、矽氧化膜、矽氧化氮化(SiON)膜、矽碳化氮化(SiCN)膜及矽氧化碳化(SiOC)膜構成之群的任何一個膜，前述第三層間絕緣膜係矽氧化碳化(SiOC)膜或矽氧化氟化(SiOF)膜。
  11. 如請求項9或10之半導體裝置，其中前述第二層間絕緣膜包含：第一層，其係形成於前述第一層間絕緣膜上；及第二層，其係形成於平坦化之前述第一層上。
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