CN104952790B - 半导体器件的制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件的制造方法。在半导体衬底(1S)上形成层间绝缘膜(PIL)。通过在用来在层间绝缘膜(PIL)中形成栓塞(PL1)的CMP结束之后，使层间绝缘膜(PIL)的表面后退，使得栓塞(PL1)的上表面比层间绝缘膜(PIL)的上表面高。由此，可以确保栓塞(PL1)和布线(W1)在竖直的方向上的连接的可靠性。也可以使布线(W1)不向层间绝缘膜(PIL)挖入，或者减小挖入形成的量。

Description

半导体器件的制造方法
本申请是申请号为201080067421.6(PCT/JP2010/060050)、申请日为2010年6月14日(递交日为2012年12月14日)、发明名称为“半导体器件及其制造方法”的发明专利申请的分案申请。
技术领域
本发明涉及半导体器件及其制造方法，尤其涉及最下层布线由埋入布线形成的半导体器件及其制造方法。
背景技术
随着要求半导体器件的微细化、高集成化和高速化，需要降低布线电阻、降低布线间电容以及提高布线的可靠性。对于降低布线电阻，使用电阻比以前的铝(Al)合金低的铜(Cu)布线。
对于降低布线间电容，作为布线的层间绝缘膜，替代现有的氧化硅膜(SiO2)而使用相对介电常数比它低的绝缘膜(以下称为低介电常数膜)。
在日本特开2004-158832号公报(专利文献1)中，公开了有关在层间绝缘膜上作为低介电常数膜使用了SiOC膜的多层布线的技术。
另一方面，从确保栓塞与布线的连接的可靠性的角度出发，公开了以下的那样的技术。
在日本特开2006-339623号公报(专利文献2)中公开了，选择性地蚀刻层间绝缘膜102，以使得最下层的接触栓塞103的最上部的表面比层间绝缘膜102的最上部的表面低，然后，通过在层间绝缘膜102上形成金属层104，防止在形成金属层104时产生空洞的技术。
另外，在日本特开2006-73635号公报(专利文献3)中公开了，通过加工在层间绝缘膜6上堆积的导电性材料，形成为触点7的上部小的技术。
在先技术文献
<专利文献1>日本特开2004-158832号公报
<专利文献2>日本特开2006-339623号公报
<专利文献3>日本特开2006-73635号公报
发明内容
(发明要解决的问题)
近年来，半导体器件愈发微细化，要求没有各种各样的问题，提高它的性能。
本发明的目的在于，提高半导体器件的电气性能，尤其是，减少通过布线的信号的延迟。
另外，本发明的其它目的在于，提高半导体器件的可靠性，尤其是，提高布线的可靠性。
另外，本发明的其它目的在于，提高半导体器件的电气性能，而且提高半导体器件的可靠性，尤其是，减少通过布线的信号的延迟，而且提高布线的可靠性。
本发明的上述和其它的目的和新颖特征，从本说明书的描述和附图可以清楚地看出。
(用来解决问题的方案)
如果简要地说明本申请中公开的发明中的代表性方案的概要，则如下所述。
根据代表性的实施方式的半导体器件的制造方法，包括以下工序：(a)、在半导体衬底上形成第1层间绝缘膜的工序；(b)、在上述第1层间绝缘膜上形成第1接触孔的工序；(c)、在上述(b)工序之后，在上述半导体衬底上形成第1导电膜，向上述第1接触孔的内部埋入上述第1导电膜的工序；(d)、去除上述第1接触孔的外部的上述第1导电膜，形成由上述第1导电膜构成的第1栓塞的工序；(e)、在上述(d)工序之后，以使上述第1层间绝缘膜的上表面比上述第1栓塞的上表面低的方式，使上述第1层间绝缘膜的上表面后退的工序；(f)、在上述(e)工序之后，在上述半导体衬底上形成介电常数比氧化硅低的第2层间绝缘膜的工序；(g)、在上述第2层间绝缘膜上形成使上述第1栓塞的一部分露出，且下表面比上述第1栓塞的上表面低的第1布线沟的工序；(h)、在上述(g)工序之后，在上述半导体衬底上形成第2导电膜，向上述第1布线沟的内部埋入上述第2导电膜的工序；以及(i)、去除上述第1布线沟的外部的上述第2导电膜，形成由上述第2导电膜构成且与上述第1栓塞连接的第1布线的工序。
另外，根据代表性的实施方式的半导体器件，包括：在半导体衬底上形成的第1层间绝缘膜；在上述第1层间绝缘膜中形成的第1栓塞；在上述第1层间绝缘膜上形成且介电常数比氧化硅低的第2层间绝缘膜；以及在上述第2层间绝缘膜中形成且与上述第1栓塞连接的第1埋入布线。而且，上述第1栓塞的上表面形成在比上述第1层间绝缘膜的上表面高的位置上，上述第1埋入布线的下表面形成在比上述第1栓塞的上表面低的位置上。
(发明的效果)
如果简要地说明由本申请中公开的发明中的代表性方案分别得到的效果，则如下所述。
在本发明的半导体器件中，可以提高半导体器件的电气性能。尤其是，可以减少通过布线的信号的延迟。
另外，如果简要地说明由其它方案分别得到的效果，则如下所述。
在本发明的半导体器件中，可以提高半导体器件的可靠性。尤其是，可以提高布线的可靠性。
另外，在本发明的半导体器件中，可以提高半导体器件的电气性能，而且可以提高半导体器件的可靠性。尤其是，可以减少通过布线的信号的延迟，而且可以提高布线的可靠性。
附图说明
图1是作为本发明的实施方式1的半导体器件的要部平面图。
图2是作为本发明的实施方式1的半导体器件的要部平面图。
图3是作为本发明的实施方式1的半导体器件的要部剖面图(A-A线的剖面图)。
图4是作为本发明的实施方式1的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图5是接着图4的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图6是接着图5的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图7是接着图6的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图8是接着图7的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图9是接着图8的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图10是接着图9的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图11是晶片的边缘部附近的剖面图。
图12是接触孔形成工序的说明图。
图13是接触孔形成工序的说明图。
图14是接触孔形成工序的说明图。
图15是接触孔形成工序的说明图。
图16是接触孔形成工序的说明图。
图17是晶片的边缘部附近的剖面图。
图18是晶片的边缘部附近的剖面图。
图19是接着图10的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图20是接着图19的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图21是接着图20的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图22是把图21(a)中的栓塞与布线连接的区域的周边放大得到的要部放大剖面图。
图23是接着图21的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图24是没有发生光刻对位不准时的与图2相同的位置的要部平面图。
图25是沿图24的A2-A2线的要部剖面图。
图26是沿图24的B2-B2线的要部剖面图。
图27是作为本发明的实施方式2的半导体器件的要部剖面图(A-A线的剖面图)。
图28是作为本发明的实施方式2的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图29是接着图28的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图30是接着图29的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图31是接着图30的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图32是把图27中的栓塞与布线连接的区域的周边放大得到的要部放大剖面图。
图33是把图31中的栓塞与布线连接的区域的周边放大得到的要部放大剖面图。
图34是作为本发明的实施方式3的半导体器件的要部剖面图(A-A线的剖面图)。
图35是作为本发明的实施方式3的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图36是接着图35的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图37是接着图36的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图38是把图34中的栓塞与布线连接的区域的周边放大得到的要部放大剖面图。
图39是作为本发明的实施方式4的半导体器件的要部剖面图(A-A线的剖面图)。
图40是作为本发明的实施方式4的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图41是接着图40的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图42是接着图41的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图43是把图39中的栓塞与布线连接的区域的周边放大得到的要部放大剖面图。
图44是作为本发明的实施方式5的半导体器件的要部剖面图(A-A线的剖面图)。
图45是作为本发明的实施方式5的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图46是接着图45的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图47是接着图46的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图48是接着图47的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图49是接着图48的半导体器件的制造工序中的要部剖面图(A-A线的剖面图)。
图50是作为本发明的实施方式6的半导体器件的要部剖面图(A-A线和C-C线的剖面图)。
图51是作为本发明的实施方式6的半导体器件的制造工序中的要部剖面图(A-A线和C-C线的剖面图)。
图52是接着图51的半导体器件的制造工序中的要部剖面图(A-A线和C-C线的剖面图)。
图53是把图50中的栓塞与布线连接的区域的周边放大得到的要部放大剖面图。
图54是本发明的实施方式6的第1的变形例的半导体器件的要部剖面图(A-A线和C-C线的剖面图)。
图55是本发明的实施方式6的第2的变形例的半导体器件的要部剖面图(A-A线和C-C线的剖面图)。
图56是本发明的实施方式6的第3的变形例的半导体器件的要部剖面图(A-A线和C-C线的剖面图)。
图57是本发明的实施方式6的第4的变形例的半导体器件的要部剖面图(A-A线和C-C线的剖面图)。
图58是本发明的实施方式6的第5的变形例的半导体器件的要部剖面图(A-A线和C-C线的剖面图)。
图59是作为本发明的实施方式7的半导体器件的要部剖面图(A-A线和C-C线的剖面图)。
图60是本发明人分析过的比较例的半导体器件的制造工序中的要部剖面图。
图61是接着图60的比较例的半导体器件的制造工序中的要部剖面图。
图62是接着图61的比较例的半导体器件的制造工序中的要部剖面图。
图63是接着图62的比较例的半导体器件的制造工序中的要部剖面图。
图64是接着图63的比较例的半导体器件的制造工序中的要部剖面图。
图65是接着图64的比较例的半导体器件的制造工序中的要部剖面图。
具体实施方式
在以下实施方式中，在为了方便而有必要时，分成多个部分或实施方式进行说明，但除了特别明示的情形以外，它们不是相互间没有关系的，一个的一部分或全部变形例、细节、补充说明等关系对另一个也成立。另外，在以下实施方式中，在提到要素的数等(包括个数、数值、数量、范围等)时，除了特别明示的情形和从原理上看很显然限于特定的数的情形等以外，并不限定于该特定的数，可以是特定的数以上，也可以是特定的数以下。而且，在以下实施方式中，其构成要素(也包括要素步骤等)，除了特别明示的情形和从原理上看认为很显然是必需的情形等以外，也不是必需的，这是不言而喻的。同样地，在以下实施方式中，在提到构成要素等的形状、位置关系等时，除了特别明示的情形和从原理上看很显然不是这样的情形等以外，包括基本上与该形状等近似或类似的情况。这一点对于上述数值和范围也是一样。
另外，在用来说明实施方式的全部附图中，原则上对具有相同功能的部件赋予相同的附图标记，省略其重复说明。另外，为了容易观察附图，即使是平面图，有时也添加阴影线。另外，即使是剖面图，为了容易观察附图，有时也省略阴影线。
图60～图65是示出本发明人分析过的比较例的半导体器件的制造工序的要部剖面图。以下，用图60～图65说明本发明人分析过的比较例的半导体器件的制造工序(工序P1～工序P6)。
(工序P1)首先，像图60所示的那样，用公知的方法在半导体衬底101S的主面上形成MISFET Q101。具体地说，依次形成元件隔离区STI101、p型阱PWL101、栅绝缘膜GI101、栅电极G101、浅的低浓度n型杂质扩散区EX101、侧墙(side wall)SW101、深的杂质扩散区NR101和金属硅化物层NSF101。然后，以覆盖MISFET Q101的方式，在半导体衬底101S上形成层间绝缘膜PIL101。层间绝缘膜PIL101，像图60所示的那样，作为绝缘膜，由氮化硅膜SN101、O3-TEOS膜OTS101和等离子体TEOS膜PTS101的层叠膜构成。
(工序P2)然后，像图61所示的那样，在层间绝缘膜PIL101上形成接触孔CNT101，然后，以在接触孔CNT101的内部埋入导电膜CF101的方式，在层间绝缘膜PIL101上形成导电膜CF101。
(工序P3)然后，像图62所示的那样，去除在接触孔CNT101的外部形成的不需要的导电膜CF101，露出层间绝缘膜PIL101。通过该工序形成栓塞PL101。本工序中，栓塞PL101形成为，栓塞PL101的上表面位于与层间绝缘膜PIL101的上表面基本相同的高度或者栓塞PIL101的上表面的高度比层间绝缘膜PIL101的上表面的高度低。图62是示出栓塞PL101的上表面在与层间绝缘膜PIL101的上表面基本相同的高度上形成时的情形。
(工序P4)然后，像图63所示的那样，在栓塞PL101上和层间绝缘膜PIL101上形成层间绝缘膜WIL101。为了降低此后的工序中形成的布线的布线间电容，层间绝缘膜WIL101由低介电常数膜形成。层间绝缘膜WIL101的膜厚为例如60nm。
(工序P5)然后，像图64所示的那样，通过加工层间绝缘膜WIL101和层间绝缘膜PIL101，在层间绝缘膜WIL101和层间绝缘膜PIL101中形成埋入布线用的布线沟WT101。上述工序P3中，由于栓塞PL101的上表面是与层间绝缘膜PIL101的上表面基本相同的高度或者形成得比层间绝缘膜PIL101的上表面低，所以为了确保此后的工序中形成的布线(W101)与栓塞PL101的连接，布线沟WT101在层间绝缘膜PIL101中以例如从层间绝缘膜PIL101的上表面挖入(挖进)30nm的状态形成。即，布线沟WT101的最下面形成在比栓塞PL101的上表面低30nm的位置上。布线沟WT101的深度为例如90nm。图64中，把该挖入深度作为长度L101示出。
(工序P6)然后，像图65所示的那样，通过在布线沟WT101中埋入导电膜CF102形成布线W101。此时，通过使布线沟WT101在层间绝缘膜PIL101中以从层间绝缘膜PIL101的上表面挖入(挖进)长度L101而形成，在布线沟WT101的内部埋入导电膜CF102而形成的布线W101也是，在层间绝缘膜PIL101中以从层间绝缘膜PIL101的上表面挖入(挖进)长度L101而形成。其结果，关于布线W101与栓塞PL101的连接，在与半导体衬底101S垂直的方向上确保相当于长度L101的大小。即，在参照图60～图65说明过的比较例的制造工序中，通过使布线沟WT101(和埋入其中的布线W101)以为了确保连接所必需的长度(＝长度L101)大小向层间绝缘膜PIL101中挖入(挖进)，来确保栓塞PL101和布线W101在竖直方向上的连接。
但是，本发明人最新发现了，在以上那样的制造工序(参照图60～图65说明过的比较例的制造工序)中会产生以下那样的问题。
尽管层间绝缘膜WIL101用低介电常数膜形成，由于布线W101以相当于长度L101的大小向不是低介电常数膜的层间绝缘膜PIL101中挖入(埋入)，所以难以降低布线间电容。另外，由于布线W101以相当于长度L101的大小挖入(埋入)层间绝缘膜PIL101中，所以布线W101与MISFET Q101的距离很接近，布线W101与MISFET Q101的栅电极G101的可靠性会降低。另外，由于布线W101以相当于长度L101的大小挖入(埋入)层间绝缘膜PIL101中，所以布线W101与O3-TEOS膜OTS101的距离很接近，但由于O3-TEOS膜OTS101的绝缘性不好，所以如果布线W101与O3-TEOS膜OTS101的距离很接近，布线W101的可靠性会降低。另外，虽然未图示，但是形成布线宽度大的布线时，与形成布线宽度小的布线时相比，在形成布线沟时有布线沟更深挖入地形成的倾向(即，布线沟更深的倾向)，所以上述各问题更加明显。
以下，基于实施方式具体地说明本发明人鉴于上述问题而完成的发明。
(实施方式1)
本实施方式1适用于例如在半导体衬底(半导体晶片)1S上形成了n沟道型MISFET(MISFET：Metal Insulator Semiconductor Field Effect Transistor)和p沟道型MISFET的半导体器件及其制造方法。参照附图说明本实施方式1的半导体器件及其制造方法。
图1和图2是本实施方式1中的半导体器件的平面图。图1和图2中示出本实施方式1的半导体器件中的相同的平面区域，图2对应于把包含布线W1、W1a的第1层布线重叠在图1上而得到的图。图1和图2是平面图，但为了容易观察附图，图2中对包含布线W1、W1a的第1层布线添加阴影线，图1中对栅电极G1、n型半导体区NS1和p型半导体区PS1、PS2添加阴影线。
图1和图2中示出在半导体衬底1S的主面上形成了n沟道型MISFET Q1和p沟道型MISFET Q2的区域。具体地说，在图1和图2中示出的平面区域中，形成栅电极G1、n沟道型MISFET Q1的源区或者漏区即n型半导体区NS1、以及p沟道型MISFET Q2的源区或者漏区即p型半导体区PS1。而且，形成与p型半导体区PS1或者n型半导体区NS1连接的栓塞PL1、与p型半导体区PS2连接的栓塞PL2、与栓塞PL1连接的第1层布线即布线W1、以及与栓塞PL2连接的第1层布线即布线W2等。
以下，把沿图1和图2中示出的A-A线的剖面称为剖面A，把沿图1和图2中示出的B-B线的剖面称为剖面B，把沿图1和图2中示出的C-C线的剖面称为剖面C。以下，为了简单起见，用形成n沟道型MISFET Q1的剖面A说明本实施方式1中的半导体器件及其制造方法。
图3是本实施方式1的半导体器件的要部剖面图，示出沿图1和图2的A-A线的剖面A。以下具体地说明本实施方式1中的半导体器件的构成。
像图3所示的那样，在半导体衬底1S上形成元件隔离区STI，在用该元件隔离区STI划分(规定)的半导体衬底1S的活性区域(有源区域)上形成p型阱PWL1。p型阱PWL1由通过向半导体衬底1S中导入硼(B)等的p型杂质而形成的p型半导体区形成。
在p型阱PWL1(半导体衬底1S)上形成栅绝缘膜GI1，在该栅绝缘膜GI1上形成栅电极G1。栅绝缘膜GI1，作为绝缘膜由例如氧化硅膜形成。栅电极G1，作为导电膜由例如多晶硅膜和在该多晶硅膜的上部形成的金属硅化物层(金属硅化物膜)NSF1形成。构成栅电极G1的一部分的金属硅化物层NSF1是为了降低栅电极G1的电阻而形成的。
在栅电极G1的两侧的侧壁上，形成由绝缘膜构成的侧墙(侧墙隔离物、侧壁绝缘膜)SW1，在该侧墙SW1正下方的p型阱PWL1(半导体衬底1S)上形成作为半导体区的浅的杂质扩散区(延伸区)EX1。该浅的杂质扩散区EX1是n型半导体区，与栅电极G1相匹配地形成。另外，在该浅的杂质扩散区EX1的外侧形成作为半导体区的深的杂质扩散区NR1。该深的杂质扩散区NR1也是n型半导体区，与侧墙SW1相匹配地形成。在深的杂质扩散区NR1的表面(上部)上形成用来降低电阻的金属硅化物层NSF1。深的杂质扩散区NR1，杂质浓度(n型杂质浓度)比浅的杂质扩散区EX1高，且接合深度比浅的杂质扩散区EX1深。由浅的杂质扩散区EX1和深的杂质扩散区NR1形成作为源区或者漏区的n型半导体区NS1。
通过这样，在剖面A中形成n沟道型MISFET Q1。另外，在此虽然未图示，但是p沟道型MISFET Q2的剖面结构基本对应于，在形成n沟道型MISFET Q1的图3中，使p型阱PWL1为n型阱，使浅的杂质扩散区EX1和深的杂质扩散区NR1分别为p型的半导体区，使n型半导体区NS1为p型半导体区PS1而得到的结构。构成n沟道型MISFET Q1的栅电极G1的一部分多晶硅膜优选为n型的多晶硅膜(掺杂多晶硅膜)，构成p沟道型MISFET Q2的栅电极G1的一部分多晶硅膜优选为p型的多晶硅膜(掺杂多晶硅膜)。
利用在半导体衬底1S的主面上形成的n沟道型MISFET Q1和p沟道型MISFET Q2构成例如字驱动器(word driver)、检测放大器或者控制电路等，还构成CPU(电路)、RAM(电路)、模拟电路或者I/O电路等。
接着，说明与n沟道型MISFET Q1连接的布线结构。
像图3所示的那样，在半导体衬底1S的主面上(即n沟道型MISFET Q1上)，以覆盖n沟道型MISFET Q1的方式形成层间绝缘膜PIL。层间绝缘膜PIL由例如，作为绝缘膜由氮化硅膜形成的绝缘膜SN、和作为绝缘膜由氧化硅膜形成的绝缘膜SO的层叠膜形成。构成层间绝缘膜PIL的绝缘膜SN和绝缘膜SO中，绝缘膜SN是下层侧，绝缘膜SO是上层侧，所以绝缘膜SO在绝缘膜SN上形成。
在该层间绝缘膜PIL上形成贯通层间绝缘膜PIL、到达构成n型半导体区NS1的金属硅化物层NSF1(即深的杂质扩散区NR1的上部的金属硅化物层NSF1)的接触孔(贯通孔、孔)CNT1。因此，在接触孔CNT1的底部露出在深的杂质扩散区NR1的上部形成的金属硅化物层NSF1。
在接触孔CNT1的内部(侧壁和底部)，作为导电膜形成例如由钛膜(Ti膜)和氮化钛膜(TiN膜)的层叠膜构成的阻挡导电体膜PBM，以埋入接触孔CNT1的方式作为导电膜形成由例如钨膜构成的导电体膜TF。这样，通过在接触孔CNT1中埋入阻挡导电体膜PBM和导电体膜TF，形成导电性的栓塞PL1。栓塞PL1由于以埋入层间绝缘膜PIL的接触孔CNT1的方式形成，所以也可以看作在层间绝缘膜PIL中形成。
栓塞PL1是连接用的导体部，埋入接触孔CNT1内，但是层间绝缘膜PIL的上表面的高度比栓塞PL1的上表面的高度低。即，栓塞PL1的上表面的高度比层间绝缘膜PIL的上表面高。换言之，栓塞PL1是其一部分从层间绝缘膜PIL的上表面突出了的状态。栓塞PL1，像上述那样由阻挡导电体膜PBM和导电体膜TF形成，但栓塞PL1的侧面和底面由阻挡导电体膜PBM形成，除此以外(主要为内部)由导电体膜TF形成。
另外，本申请中，在谈及栓塞、布线和各种绝缘膜的上表面、下表面等的高度或者高度位置时，指在与半导体衬底1S的主面垂直的方向上的高度或者高度位置，靠近半导体衬底1S的主面的一侧为低侧，远离半导体衬底1S的主面的一侧为高侧。
在本实施方式1中，像后面所述的那样，在层间绝缘膜PIL的接触孔CNT1内形成了栓塞PL1之后，使绝缘膜SO的表面即层间绝缘膜PIL的表面(上表面)后退，以使得栓塞PL1的上表面比绝缘膜SO的上表面即层间绝缘膜PL的上表面高(即层间绝缘膜PL的上表面比栓塞PL1的上表面低)。因此，在制成的半导体器件中，栓塞PL1的上表面的高度比层间绝缘膜PIL的上表面高。因此，对于在栓塞PL1之后形成的布线W1，即使减少向绝缘膜SO中即层间绝缘膜PIL中的挖入(埋入)量，也可以确保栓塞PL1与布线W1的连接。
在埋入了栓塞PL1的层间绝缘膜PIL上，即，在以相对于层间绝缘膜PIL(绝缘膜SO)突出的方式形成的栓塞PL1和层间绝缘膜PIL上，形成层间绝缘膜WIL1。但是，栓塞PL1的上表面的一部分或者全部被布线W1覆盖。图3的情况下，栓塞PL1的上表面的一部分被布线W1覆盖，另一部分被层间绝缘膜WIL1覆盖；后述的图25的情况下，栓塞PL1的整个上表面都被布线W1覆盖。
层间绝缘膜WIL1由作为绝缘膜的由例如氧化硅膜构成的绝缘膜IL1、和作为低介电常数膜的由例如含碳的氧化硅膜即SiOC膜构成的绝缘膜IL2的层叠膜形成。由于构成层间绝缘膜WIL1的绝缘膜IL1和绝缘膜IL2中，绝缘膜IL1为下层侧，绝缘膜IL2为上层侧，所以绝缘膜IL2在绝缘膜IL1上形成。
在层间绝缘膜WIL1上形成布线沟WT1，以埋入该布线沟WT1的方式形成布线(埋入布线)W1。布线W1是用大马士革(镶嵌)技术形成的埋入布线。栓塞PL1的一部分从布线沟WT1露出，从布线沟WT1露出的栓塞PL1与埋入该布线沟WT1的布线W1接触而电气连接。因此，布线W1可以看作是在层间绝缘膜WIL1中形成的埋入布线、且是与栓塞PL1连接的埋入布线。
绝缘膜IL2由低介电常数膜形成是为了降低相邻布线(例如相邻布线W1)间的电容(布线间电容)。另外，绝缘膜IL1是相对于绝缘膜IL2形成得非常薄的绝缘膜。
布线W1由作为导电膜的由例如氮化钽膜(TaN膜)形成的阻挡导电体膜WBM、和作为导电膜的由例如铜膜(Cu膜)形成的导电体膜CUF的层叠膜形成，与在层间绝缘膜PIL中形成的栓塞PL1电气连接。布线W1像上述那样由阻挡导电体膜WBM和导电体膜CUF形成，但布线W1的侧面和底面由阻挡导电体膜WBM形成，除此以外(主要为内部)由导电体膜CUF形成。
像上述那样，由于栓塞PL1的一部分从层间绝缘膜PIL的上表面突出，以使得栓塞PL1的上表面比绝缘膜SO的上表面即层间绝缘膜PIL的上表面高，所以即使减少布线W1向绝缘膜SO中即层间绝缘膜PIL中的挖入(埋入)量，也可以确保栓塞PL1与布线W1的连接。另外，由于布线沟WT1向绝缘膜SO中即层间绝缘膜PIL中的挖入(埋入)量减少，所以在绝缘膜SO中即层间绝缘膜PIL中形成的部分的布线W1的表面积减小，在作为低介电常数膜的绝缘膜IL2中形成的部分的布线W1的表面积增大。因此，可以降低布线W1间的电容(布线间电容)。
另外，如果布线间电容降低，就可以减少通过布线的信号的延迟，甚至可以提高半导体器件的电气性能。
在形成(埋入)了布线41的层间绝缘膜WIL1上进一步形成第2层布线(后述的层间绝缘膜WIL2、布线W2和栓塞PL2等)和它以后的布线层，但在此省略其图示和说明。
本实施方式1中的半导体器件像上述那样构成，以下参照附图说明其制造方法。
图4～图23是本实施方式1的半导体器件的制造工序中的要部剖面图。其中，图4～图10和图19～图23示出与剖面A相当的剖面。另外，图11、图17和图18分别示出晶片(半导体衬底1S)的边缘部(端部)附近的剖面图。另外，图12～图16是图11(晶片的边缘部附近)中的半导体元件形成部的要部剖面图，与接触孔CNT1形成工序的说明图对应。
为了制造本实施方式1的半导体器件，首先，像图4所示的那样，准备例如由p-型的单晶硅构成的半导体衬底1S，在半导体衬底1S的主面上形成元件隔离区STI。元件隔离区STI可以例如像以下那样地形成。
即，首先，在半导体衬底1S上依次形成氧化硅膜(SiO2膜)和氮化硅膜(Si3N4膜)，用光刻胶图案(构图了的光刻胶膜)蚀刻该氮化硅膜。接着，用该蚀刻后的氮化硅膜作为掩模(蚀刻掩模)，在半导体衬底1S上形成沟(元件分离用的沟)。然后，作为埋入该沟的绝缘膜，在半导体衬底1S上堆积例如氧化硅膜，用化学机械研磨法(CMP：Chemical MechanicalPolishing)等去除沟的外部区域的氧化硅膜，进一步通过湿法蚀刻法等去除氮化硅膜。由此，形成由埋入沟的绝缘膜(绝缘体)构成的元件隔离区STI。
然后，在半导体衬底1S上形成p型阱PWL1。p型阱PWL1可以通过在半导体衬底1S的主面上用光刻法形成光刻胶图案(构图了的光刻胶膜)，然后用该光刻胶图案作为掩模(离子注入阻止掩模)向半导体衬底1S离子注入杂质而形成。此时，通过离子注入作为表现出p型的导电类型的杂质(p型杂质)的例如硼(B)，形成p型阱PWL1。然后，也可以向p型阱PWL1离子注入用来控制n沟道型MISFET Q1的阈值的杂质(沟道掺杂离子注入)。
然后，利用稀释氢氟酸清洗等把半导体衬底1S的表面洗净了以后，在半导体衬底1S的主面(p型阱PWL1的表面)上，作为绝缘膜(栅绝缘膜用的绝缘膜)，通过形成例如硅氧化膜(氧化硅膜)，像图4所示的那样，形成栅绝缘膜GI1。栅绝缘膜GI1可以使用例如热氧化法形成。栅绝缘膜GI1，除了氧化硅膜以外，也可以用氮氧化硅膜(SiXOYNZ膜)，或者，也可以使用氧化铪膜(Hf2O3膜)、氧化铝膜(Al2O3膜)或者氧化钽膜(Ta2O5膜)等介电常数比氮化硅膜高的金属氧化膜。
然后，在半导体衬底1S的主面上(即栅绝缘膜GI1上)形成栅电极G1。栅电极G1可以例如像以下那样地形成。
即，首先，在半导体衬底1S的整个主面上堆积以后成为栅电极G1的多晶硅膜。该多晶硅膜可以通过使用例如CVD(Chemical Vapor Deposition)法形成。然后，通过用通过光刻技术形成的光刻胶图案(构图了的光刻胶膜)作为掩模(蚀刻掩模)，蚀刻该多晶硅膜，像图4所示的那样，形成由构图了的多晶硅膜构成的栅电极G1。
然后，通过使用光刻技术和离子注入法在半导体衬底1S(的p型阱PWL1)内，形成与栅电极G1匹配的浅的n型杂质扩散区EX1。该浅的低浓度n型杂质扩散区EX1是向半导体衬底1S内导入了磷(P)、砷(As)等的n型杂质的半导体区(n型半导体区)。
然后，在栅电极G1的两侧的侧壁上，像图4所示的那样，形成侧墙(侧墙隔离物、侧壁绝缘膜)SW1。侧墙SW1可以通过，在半导体衬底1S上以覆盖栅电极G1的方式形成了例如氧化硅膜作为绝缘膜之后，干法蚀刻(各向异性蚀刻)该氧化硅膜来形成。侧墙SW1，除了氧化硅膜以外，也可以通过氮化硅膜、或者氧化硅膜和氮化硅膜的层叠膜形成。侧墙SW1是为了形成LDD(Lightly Doped Drain)结构而设置的。
然后，通过使用光刻技术和离子注入法，在半导体衬底1S(的p型阱PWL1)内，像图4所示的那样，形成与在栅电极G1的侧壁上形成的侧墙SW1匹配的深的n型杂质扩散区NR1。该深的n型杂质扩散区NR1也是向半导体衬底1S内导入了磷(P)、砷(As)等的n型杂质的半导体区(n型半导体区)。此时，以比浅的n型杂质扩散区EX1高的浓度向深的n型杂质扩散区NR1导入n型杂质。即，深的杂质扩散区NR1形成为，杂质浓度比浅的杂质扩散区EX1高，且接合深度比浅的杂质扩散区EX1深。由浅的n型杂质扩散区EX1和深的n型杂质扩散区NR1形成作为n沟道型MISFET Q1的源区或者漏区的n型半导体区NS1。
然后，为了降低栅电极G1的电阻值，通过使栅电极G1的上部硅化物化而形成金属硅化物层NSF1，像图4所示的那样，使栅电极G1成为多晶硅膜和其上的金属硅化物层NSF1的层叠结构。同样地，在n型半导体区NS1中也是，为了降低电阻，在n型杂质扩散区NR1(的深的n型杂质扩散区NR1)的表面上形成金属硅化物层NSF1。在本实施方式1中，作为金属硅化物层NSF1，形成镍硅化物层(NiSi层)。栅电极G1的上部的金属硅化物层NSF1和n型杂质扩散区NR1(的深的n型杂质扩散区NR1)的上部的金属硅化物层NSF1可以通过自对准硅化物(Salicide：Self Aligned Silicide)工艺在同一工序中形成。以下说明形成金属硅化物层NSF1的工序。
即，首先，在半导体衬底1S上作为导电膜(金属膜)形成例如镍膜(Ni膜)。此时，镍膜接触栅电极G1(构成栅电极G1的多晶硅膜)和在n型杂质扩散区NR1中露出表面的区域。然后，对半导体衬底1S实施热处理。由此，镍膜与接触镍膜的栅电极G1(构成栅电极G1的多晶硅膜)和n型杂质扩散区NR1(构成n型杂质扩散区NR1的单晶硅)的一部分反应，形成镍硅化物层。然后，从半导体衬底1S去除未反应的镍膜。另外，本实施方式1中，作为金属硅化物层NSF形成镍硅化物层，但也可以取代镍硅化物层，形成例如钴硅化物层(CoSi2层)、钛硅化物层(TiSi2层)、或者铂硅化物层(PtSi层)来作为金属硅化物层NSF。
通过像以上那样，在半导体衬底1S上形成n沟道型MISFET Q1。形成p沟道柄MISFETQ2时，只要使上述的n沟道型MISFET Q1的阱区域(p型阱PWL1)、源区和漏区(n型杂质扩散区NR1)、栅电极(栅电极G1)的杂质为相反的极性(导电类型)即可。
下面，说明布线工序(布线层形成工序)。
像图5所示的那样，在形成了n沟道型MISFET Q1的半导体衬底1S上，以覆盖n沟道型MISFET Q1的方式形成绝缘膜SN。即，以覆盖栅电极G1和侧墙SW1的方式，在包含金属硅化物层NSF1上的半导体衬底1S上形成绝缘膜SN。绝缘膜SN，作为绝缘膜通过例如氮化硅膜形成，可以用CVD法形成。绝缘膜SN的膜厚比在之后形成的绝缘膜SO薄，为例如10nm。
然后，在绝缘膜SN上形成绝缘膜(层间绝缘膜)SO。绝缘膜SO，作为绝缘膜，由例如O3-TEOS膜、P-TEOS膜、或者O3-TEOS膜和P-TEOS膜的层叠膜形成。O3-TEOS膜是以TEOS(四乙基原硅酸酯，Tetraehylorthosilicate)和臭氧(O3)作为原料在常压下形成的氧化硅膜；P-TEOS膜是以TEOS作为原料在等离子体中形成的氧化硅膜。形成了绝缘膜SN和绝缘膜SO之后，通过CMP法把绝缘膜SN和绝缘膜SO的层叠膜平坦化。绝缘膜SO的膜厚为例如145nm。利用绝缘膜SN和绝缘膜SO形成层间绝缘膜PIL。由于像上述那样通过CMP法进行平坦化处理，所以该阶段的层间绝缘膜PIL的上表面被平坦化。
然后，像图6所示的那样，在层间绝缘膜PIL中形成接触孔(贯通孔、孔)CNT1。接触孔CNT1可以通过以下方法而形成：用通过光刻技术在层间绝缘膜PIL上形成的光刻胶图案(被构图了的光刻胶膜)作为掩模(蚀刻掩模)，对层间绝缘膜PIL干法蚀刻。接触孔CNT1形成为，贯通层间绝缘膜PIL，到达在n型杂质扩散区NR1(深的杂质扩散区NR1)上形成的金属硅化物层NSF1。因此，在接触孔CNT1的底部露出在n型杂质扩散区NR1(深的杂质扩散区NR1)上形成的金属硅化物层NSF1的一部分。
形成接触孔CNT1时，通过以下方法来形成贯通层间绝缘膜PIL的接触孔CNT1：首先，使用绝缘膜SN作为蚀刻停止层对绝缘膜SO干法蚀刻，在绝缘膜SO上形成接触孔CNT1，然后，用干法蚀刻去除接触孔CNT1的底部的绝缘膜SN。这样，绝缘膜SN被形成来用于所谓的SAC(Self Align Contact)。
然后，像图7所示的那样，在半导体衬底1S上形成阻挡导电体膜PBM。具体地说，在包含接触孔CNT1的内壁(侧面和底部)的层间绝缘膜PIL上形成阻挡导电体膜PBM。在本实施方式1中，阻挡导电体膜PBM，作为导电体膜，由例如钛膜(下层侧)和氮化钛膜(上层侧)的层叠膜构成，可以通过使用例如溅射法形成。该阻挡导电体膜PBM是为了防止在后面的工序中埋入的钨向硅氧化膜(绝缘膜SO)中扩散而形成的。阻挡导电体膜PBM只要是具有这样的功能的导电膜就可以，也可以用例如钛膜或者氮化钛膜各自的单层形成。
然后，在阻挡导电体膜PBM上形成导电体膜TF。导电体膜TF，作为导电体膜用例如钨膜(W膜)形成。导电体膜TF，以埋入接触孔CNT1内的方式形成，可以使用例如CVD法形成。
由此，成为用阻挡导电体膜PBM和导电体膜TF埋入接触孔CNT1内的状态，在后面的工序中可以形成栓塞。但是，由于阻挡导电体膜PBM和导电体膜TF不能只形成在接触孔CNT1的内部，所以形成这些膜时，像图7所示的那样，不仅在接触孔CNT1内，而且在接触孔CNT1内以外的层间绝缘膜PIL上也形成阻挡导电体膜PBM和导电体膜TF。因此，形成阻挡导电体膜PBM和导电体膜TF之后，必须去除在接触孔CNT1的外部形成的不需要的阻挡导电体膜PBM和导电体膜TF，以使得只在接触孔CNT1的内部残留阻挡导电体膜PBM和导电体膜TF。
然后，像图8所示的那样，通过CMP法去除在接触孔CNT1的外部形成的不需要的阻挡导电体膜PBM和导电体膜TF。由此，绝缘膜SO(的上表面)露出，在层间绝缘膜PIL中(更具体地，在接触孔CNT1内)形成栓塞PL1。栓塞PL1由埋入并残留在接触孔CNT1的内部的阻挡导电体膜PBM和导电体膜TF形成。
在本实施方式1中，由绝缘膜SN和在绝缘膜SN上形成的绝缘膜SO构成层间绝缘膜PIL。因此，在本实施方式1中，层间绝缘膜PIL的上表面就是绝缘膜SO的上表面。因此，在以下的工序中，谈及绝缘膜SO的上表面时，与层间绝缘膜PIL的上表面同义；而谈及绝缘膜SO中时，与层间绝缘膜PIL中同义。
然后，像图9所示的那样，通过蚀刻绝缘膜SO的上表面而使其后退，由此使绝缘膜SO的上表面比栓塞PL1的上表面低。即，使绝缘膜SO的上表面后退，以使得绝缘膜SO的上表面比栓塞PL1的上表面低。由此，成为栓塞PL1的一部分从绝缘膜SO的上表面突出了的状态。例如，通过蚀刻绝缘膜SO的上表面而使其后退25nm，由此使绝缘膜SO的上表面比栓塞PL1的上表面低25nm，从而使得栓塞PL1相对于绝缘膜SO的上表面突出25nm。另外，使绝缘膜SO的上表面后退对应于使绝缘膜SO变薄而使绝缘膜SO的上表面的高度位置降低。
由于在本工序(图9所示的工序)中绝缘膜SO被蚀刻，所以图9中的绝缘膜SO的膜厚，比用上述的图5示出的工序平坦化的时刻的绝缘膜SO的膜厚薄例如25nm。但是如果在n沟道型MISFET Q1的上部形成的绝缘膜SO的膜厚太薄，此后形成的布线W1和n沟道型MISFETQ1的栅电极G1的可靠性可能会降低。因此，必须设定上述的图5所示的工序中形成的绝缘膜SO的膜厚和本工序(图9所示的工序)中的绝缘膜SO的蚀刻量，以使得能够作为图9的阶段的绝缘膜SO的膜厚，确保此后的工序中形成的布线W1和n沟道型MISFET Q1的栅电极G1的能够确保可靠性的所期望的膜厚。
另外，本工序(图9所示的工序)的蚀刻，只要可以相对于导电体膜TF(栓塞PL1)选择性地蚀刻绝缘膜SO即可，可以是干法蚀刻，也可以是湿法蚀刻。即，在图9所示的工序(使绝缘膜SO的上表面后退的工序)中，可以使用对绝缘膜SO有选择性的蚀刻，即，可以使用像蚀刻绝缘膜SO比蚀刻栓塞PL1更容易那样的蚀刻条件(换言之，像绝缘膜SO的蚀刻速度比栓塞PL1的蚀刻速度大那样的蚀刻条件)的蚀刻。
本实施方式1中，用CMP法去除了不需要的导电体膜TF和阻挡导电体膜PBM之后，通过蚀刻绝缘膜SO的上表面而使其后退(即通过蚀刻使绝缘膜SO的上表面的高度位置降低)，从而使栓塞PL1的上表面比绝缘膜SO的上表面高。但是对这样的方法没有限制，也可以通过优化CMP法中使用的研磨液，从去除在接触孔CNT1的外部形成的导电体膜TF和阻挡导电体膜PBM的工序到使绝缘膜SO的上表面后退的工序为止的工序，一直用CMP法进行。此时，可以在图9所示的工序(使绝缘膜SO的上表面后退的工序)中使用对绝缘膜SO有选择性的CMP法。
例如，在接触孔CNT1的外部形成的导电体膜TF和阻挡导电体膜PBM的研磨(去除)、和绝缘膜SO(的上表面)的后退，可以用一种研磨液(CMP用研磨液)进行。此时，使用对绝缘膜SO选择比高的研磨液，即，研磨绝缘膜SO的速度比研磨导电体膜TF和阻挡导电体膜PBM的速度大的研磨液。如果用该研磨液通过CMP法进行研磨，则由于在通过研磨去除在接触孔CNT1的外部形成的导电体膜TF和阻挡导电体膜PBM而使绝缘膜SO露出了之后，绝缘膜SO的研磨量比导电体膜TF和阻挡导电体膜PBM的研磨量大，所以像图9所示的那样，可以使绝缘膜SO相对于栓塞PL1的上表面后退(例如后退25nm)。采用该方法时，由于不需要上述的干法蚀刻工序，所以具有可以简化工序的优点。
在上述的形成方法中，使用一种研磨液进行从导电体膜TF的研磨到露出了绝缘膜SO之后的使绝缘膜SO后退的工序。但是如上所述，不限于使用一种研磨液的CMP法，也可以使用两种研磨液研磨。例如，在研磨在接触孔CNT1的外部形成的导电体膜TF和阻挡导电体膜PBM而使绝缘膜SO露出为止，使用对导电体膜TF和阻挡导电体膜PBM选择比高的研磨液，即，研磨导电体膜TF和阻挡导电体膜PBM的速度比研磨绝缘膜SO的速度大的研磨液，通过CMP法进行研磨。另外，在通过研磨去除在接触孔CNT1的外部形成的导电体膜TF和阻挡导电体膜PBM而使绝缘膜SO露出了之后，使用对绝缘膜SO选择比高的研磨液，即，研磨绝缘膜SO的速度比研磨导电体膜TF和阻挡导电体膜PBM的速度大的研磨液，通过CMP法进行研磨。这样，通过在研磨在接触孔CNT1的外部形成的导电体膜TF和阻挡导电体膜PBM时使用对导电体膜TF和阻挡导电体膜PBM选择比高的研磨液，可以缩短使绝缘膜SO露出所需的导电体膜TF和阻挡导电体膜PBM的研磨时间。使用两种研磨液的CMP法，可以用相同的装置研磨，也可以针对不同的研磨液使用不同的装置。
然后，利用单大马士革法(单镶嵌法)形成第1层布线。以下，说明第1层布线的形成法。
首先，像图10所示的那样，在层间绝缘膜PIL上(包含栓塞PL1上)形成绝缘膜IL1。绝缘膜IL1，以覆盖从层间绝缘膜PIL的上表面突出的部分的栓塞PL1的方式，在层间绝缘膜PIL上形成。然后，在绝缘膜IL1上形成绝缘膜IL2。绝缘膜IL1形成得比绝缘膜IL2薄。绝缘膜IL1的膜厚为例如15nm，绝缘膜IL2的膜厚为例如70nm。用这些绝缘膜IL1和绝缘膜IL2形成第1层布线的层间绝缘膜WIL1。
在此，绝缘膜IL2，作为低介电常数膜，利用例如向氧化硅膜添加了碳(C)的膜(即含碳的氧化硅膜)即SiOC膜形成。为了降低此后的工序中形成的布线的布线间电容，用低介电常数膜形成绝缘膜IL2。另外，所谓低介电常数膜，可以例示介电常数比氧化硅膜的介电常数低的绝缘膜，一般把氧化硅膜的相对介电常数ε＝4.1～4.2左右以下称为低介电常数膜。因此，作为低介电常数膜形成的绝缘膜IL2具有比氧化硅低的介电常数。另外，绝缘膜IL2具有比绝缘膜SO、IL1低的介电常数。绝缘膜IL2是低介电常数膜，但除了SiOC膜(k～2.2)以外，也可以用SiOF膜(k～3.7)、ULK膜(k～2.7)、ELK膜(k～2.2)、旋涂的多孔MSQ膜(k～2.2)或者它们的层叠膜。
在本实施方式1中，利用绝缘膜IL1和其上的绝缘膜IL2的层叠膜形成层间绝缘膜WIL1。理由如下。
即，图6示出的工序中，在层间绝缘膜PIL中形成接触孔CNT1时，在本实施方式1中，像图11所示的那样，除了通常的工序中使用的上层光刻胶膜(光刻胶膜)UR以外，还使用下层部件LM和中间层ML。图11是，图5所示的工序结束，在晶片(半导体衬底1S)上形成了下层部件LM、中间层ML和上层光刻胶膜UR时的晶片(半导体衬底1S)的边缘部附近的要部剖面图。
以下，用图12～图16说明形成接触孔CNT1时的层间绝缘膜PIL的蚀刻工序的细节。另外，图12～图16是接触孔CNT1形成工序的说明图，但图12对应于把图11中要形成半导体元件(MISFET)的区域放大得到的部分放大剖面图，图13～图16示出与图12相同的区域。为了简单起见，图12～图16中省略半导体元件(MISFET)的图示，并把绝缘膜SN和绝缘膜SO合并记作层间绝缘膜PIL。
首先，像图12所示的那样，在层间绝缘膜PIL上以例如180nm的厚度形成例如低升华性的有机膜作为下层部件LM，在下层部件LM上以比层间绝缘膜PIL和下层部件LM薄的例如40nm的厚度形成例如以硅(Si)和碳(C)为主成分的有机膜作为中间层ML，进而，在中间层ML上以例如150nm的厚度形成上层光刻胶膜UR。然后，通过使用掩模(曝光用掩模)的光刻技术对上层光刻胶膜UR进行曝光和显影，在上层光刻胶膜UR中形成贯通孔TH1。另外，上述图11对应于形成了下层部件LM、中间层ML和上层光刻胶膜UR之后、在上层光刻胶膜UR中形成贯通孔TH1之前的阶段。
然后，像图13所示的那样，用构图了的上层光刻胶膜UR(即，形成了贯通孔TH1的上层光刻胶膜UR)作为掩模(蚀刻掩模)，蚀刻中间层ML，由此在中间层ML上形成贯通孔TH2。此时，在中间层ML上形成的贯通孔TH2的上表面的口径(直径)与贯通孔TH1的口径(直径)基本相同(即，贯通孔TH2的上表面与贯通孔TH1的下表面相匹配地形成)。另一方面，贯通孔TH2的下表面的口径(直径)比贯通孔TH1的口径(直径)小。即，以上部的口径(直径)比下部的口径(直径)小的锥状形成贯通孔TH2。
然后，像图14所示的那样，用在图13所示的工序中构图了的中间层ML(即，形成了贯通孔TH2的中间层ML)作为掩模(蚀刻掩模)，蚀刻下层部件LM，由此在下层部件LM中形成贯通孔TH3。此时，在下层部件LM中形成的贯通孔TH3的口径(直径)与贯通孔TH2的下表面的口径(直径)基本相同(即，贯通孔TH3的上表面与贯通孔TH2的下表面相匹配地形成)。
然后，用在图14所示的工序中构图了的下层部件LM(即，形成了贯通孔TH3的下层部件LM)和在图14所示的工序中在蚀刻中残留的中间层ML作为掩模(蚀刻掩模)，像图15所示的那样，蚀刻层间绝缘膜PIL，由此在层间绝缘膜PIL中形成接触孔CNT1。此时，在层间绝缘膜PIL中形成的接触孔CNT1的上表面的口径(直径)与贯通孔TH3的下表面的口径(直径)基本相同(即，接触孔CNT1的上表面与贯通孔TH3的下表面相匹配地形成)。最后，像图16所示的那样，去除下层部件LM。
在形成微细图案时，为了保证光刻胶膜的分辨率，必须把光刻胶膜形成为薄膜。但是如果把光刻胶膜形成为薄膜，则会产生相对于被加工膜(用光刻胶图案作为蚀刻掩模而加工的膜)的光刻胶膜的蚀刻耐性不足的问题。于是，通过像上述那样(像参照上述图12～图16说明过的那样)，分阶段地对各个膜(上层光刻胶膜UR、中间层ML、下层部件LM、层间绝缘膜PIL)构图，即使在为了保证光刻胶膜的分辨率而把光刻胶膜(上层光刻胶膜UR)形成为薄膜时，也可以确保对各个膜构图的阶段中的蚀刻耐性。尤其是，由于用上层光刻胶膜UR构图的中间层ML形成得比下层部件LM薄，所以上层光刻胶膜UR可以形成得较薄。而且，如上所述，由于把中间层ML构图而形成的贯通孔TH2以上部的口径(直径)比下部的口径(直径)小的锥状形成，所以用构图了的中间层ML作为掩模(蚀刻掩模)而蚀刻的下层部件LM的贯通孔TH3的口径形成为与贯通孔TH2的下表面的口径基本相同，可以形成口径比在上层光刻胶膜UR上形成的贯通孔TH1的口径小的接触孔CNT1。
但是，用上述(上述图12～图16)那样的方法在层间绝缘膜PIL上形成接触孔CNT1时，像上述图11所示的那样，中间层ML会在晶片(半导体衬底1S)的边缘部(端部)形成得较厚。因此，像图16所示的那样，即使在形成接触孔CNT之后，去除了残留在形成半导体元件的区域上的下层部件LM之后，中间层ML也会在晶片的边缘部不被去除而残留。虽然之后要经过在接触孔CNT1中埋入导电膜而形成栓塞PL1的工序，但即使在经过了该工序以后也会像图17所示的那样，在晶片的边缘部残留中间层ML。由于晶片的边缘部的膜的紧密接合性差，所以如果是中间层ML的膜的一部分残留下来的状态，则残留的膜(在晶片边缘部残留的中间层ML)可能会在此后的工序中剥离而再次附着到晶片上，从而生产率下降。因此，必须像图18所示的那样，通过蚀刻或者研磨去除在晶片的边缘部残留的中间层ML。此时，由于在去除残留了一部分的中间层ML的同时，在晶片的边缘部形成的层间绝缘膜PIL也被去除，所以像图18所示的那样，在晶片的边缘部，晶片的表面露出。由此，可能会产生以下的新的问题。
形成了栓塞PL1之后，本来只要在层间绝缘膜PIL上形成作为低介电常数膜的绝缘膜IL2即可，但在本实施方式1中由于作为绝缘膜IL2形成的SiOC膜通过特别的等离子体放电来形成，所以如果要在晶片的表面露出了的状态下形成，则会引起异常放电，可能会损坏晶片(半导体衬底1S)。因此，在本实施方式1中，希望在通过用来去除在晶片的边缘部上残留的中间层ML的蚀刻使半导体衬底1S的表面露出之后、在形成绝缘膜IL2之前，以覆盖半导体衬底1S的表面的方式形成绝缘膜IL1。由此，由于可以在晶片(半导体衬底1S)的表面不露出的状态下形成SiOC膜作为绝缘膜IL2，所以可以防止形成SiOC膜(绝缘膜IL2)时晶片(半导体衬底1S)损伤。作为覆盖半导体衬底1S的绝缘膜IL1，虽然可以考虑例如氧化硅膜、氮化硅膜等的绝缘膜，但由于此后的工序中形成的布线沟(对应于后述的布线沟WT1)也要在绝缘膜IL1中形成，所以希望避免用像导致布线间电容增大那样的介电常数高的绝缘膜形成绝缘膜IL1。在本实施方式1中，绝缘膜IL1优选使用氧化硅膜。
在本实施方式1中，由于上述的理由，层间绝缘膜WIL1形成为绝缘膜IL1和绝缘膜IL2的层叠结构，但并不因上述的理由而将绝缘膜IL1限定为绝缘膜IL1和绝缘膜IL2的层叠结构的情形。例如，也可以考虑作为在此后的工序中在层间绝缘膜WIL1中形成布线沟(对应于后述的布线沟WT1)时的蚀刻停止层，形成绝缘膜IL1的情形。此时也是，绝缘膜IL1，虽然可以考虑例如氧化硅膜、氮化硅膜、碳化硅膜(SiC膜)、碳氮化硅膜(SiCN膜)或者氮氧化硅膜(SiON膜)等的绝缘膜，但必须具有针对低介电常数膜的蚀刻停止层的功能，而且避免像布线间电容增大那样的介电常数高的绝缘膜。另一方面，在不会发生上述的异常放电的问题时或不需要蚀刻停止层时，也可以不形成绝缘膜IL1，用一层绝缘膜IL2形成层间绝缘膜WIL1。
然后(即，像上述图10那样，形成了层间绝缘膜WIL1之后)，像图19所示的那样，在层间绝缘膜WIL1上形成布线沟WT1。此时，由于布线沟WT1形成为，栓塞PL1的上表面的至少一部分在平面上与布线沟WT1重叠，所以栓塞PL1的一部分因布线沟WT1而被露出。
在本实施方式1中，说明像上述图2所示的那样，整个布线W1相对于栓塞PL1，在与剖面A平行的方向上有若干错离时的半导体器件的制造工序。因此，图19所示的工序中形成的布线沟WT1也以相对于栓塞PL1，在与剖面A平行的方向上有若干错离的状态形成。布线沟WT1的深度为例如90nm。
像图19所示的那样，在本实施方式1中，栓塞PL1的上表面(上部)的至少一部分和侧面的一部分因布线沟WT1而被露出。另外，布线沟WT1形成在层间绝缘膜WIL1上，但其最下表面形成在绝缘膜SO中。即，布线沟WT1形成在层间绝缘膜WIL1和绝缘膜SO中。布线沟WT1的最下表面位于比栓塞PL1的上表面低的位置上，在本实施方式1中，布线沟WT1形成为，布线沟WT1的最下表面位于比绝缘膜SO的上表面低的位置(下侧)。布线沟WT1的最下表面的高度位置比绝缘膜SO的上表面的高度位置低，例如布线沟WT1的最下表面位于比绝缘膜SO的上表面低5nm的位置上。在本实施方式1中，由于布线沟WT1的最下表面形成在绝缘膜SO中，所以布线沟WT1的最下表面由绝缘膜SO的露出面构成。
另外，在平面上与栓塞PL1不重叠的部分的布线沟WT1的下表面(底面)构成布线沟WT1的最下表面，这在本实施方式1和以下的实施方式2～7中是相同的。
在本实施方式1中，由于利用上述图9所示的工序使绝缘膜SO的上表面后退，所以栓塞PL1的上表面形成在比绝缘膜SO的上表面高的位置上。而且，布线沟WT1的最下表面形成在绝缘膜SO中。因此，布线沟WT1的最下表面形成在比栓塞PL1的上表面低的位置上。因此，栓塞PL1的上表面的至少一部分和栓塞PL1的侧面的一部分因布线沟WT1而被露出，如果在此后的工序中在布线沟WT1中埋入导电膜，则可以把栓塞PL1和埋入布线沟WT1中的导电膜可靠地连接。
在形成布线沟WT1时，只要用在层间绝缘膜WIL1上通过光刻技术形成的光刻胶图案(构图了的光刻胶膜)作为掩模(蚀刻掩模)，对层间绝缘膜WIL1和绝缘膜SO干法蚀刻即可。在该蚀刻工序中，进行绝缘膜IL2的干法蚀刻的终点检测。该终点检测在例如划线(scribe)区域观测。
具体地说，在布线沟WT1形成工序中，首先对绝缘膜IL2干法蚀刻，在绝缘膜IL1的表面的一部分露出了的时刻，进行绝缘膜IL2的干法蚀刻中的终点检测。在本实施方式1中，绝缘膜IL2由SiOC膜形成，绝缘膜IL1由氧化硅膜形成。这样，由于绝缘膜IL2和绝缘膜IL1由不同的材料(材料膜)形成，所以通过在蚀刻到达了两个绝缘膜IL1、IL2的边界(界面)的时刻，分析正在蚀刻的绝缘膜的反射光强度或者物质的质量等，可以检测绝缘膜IL2的蚀刻的终点。在检测到绝缘膜IL2的蚀刻的终点之后，在本实施方式1中，进一步对绝缘膜IL1和绝缘膜SO干法蚀刻。由于该干法蚀刻的终点在绝缘膜SO中，所以不能检测终点，通过控制蚀刻时间，进行预定时间(一定时间)的蚀刻。由于绝缘膜IL1和绝缘膜SO的干法蚀刻量(蚀刻厚度)比绝缘膜IL2的干法蚀刻量(蚀刻厚度)少，所以在对绝缘膜IL1和绝缘膜SO干法蚀刻时，即使不进行蚀刻的终点检测，蚀刻量(蚀刻厚度)的偏差也不大。因此，通过在布线沟WT1形成工序中使绝缘膜SO的蚀刻量不过分大，可以避免布线沟WT1的最下表面形成在靠近n沟道型MISFET Q1的栅电极G1的位置上。
因此，布线沟WT1形成工序包含：蚀刻绝缘膜IL2的第1步骤；在该第1步骤中的蚀刻到达了绝缘膜IL1的上表面时检测绝缘膜IL2的蚀刻终点的第2步骤；以及在该第2步骤之后，蚀刻绝缘膜IL1和绝缘膜SO的第3步骤。
如上所述，通过把干法蚀刻(用来形成布线沟WT1的干法蚀刻)分两阶段(第1步骤和第3步骤)进行，可以提高蚀刻的加工精度。另外，虽然通过上述的蚀刻(用来形成布线沟WT1的干法蚀刻)，栓塞PL1的上表面的至少一部分和栓塞PL1的侧面的一部分因布线沟WT1而被露出，但有时在栓塞PL1的侧面上有绝缘膜IL1残留。此时，优选地，通过在进行用来形成布线沟WT1的干法蚀刻之后，进行湿法蚀刻等，去除在栓塞PL1的侧面上残留的绝缘膜IL1，从布线沟WT1露出栓塞PL1的侧面。由此，可以确保在后面的工序中形成的布线(对应于后述的布线W1)与栓塞PL1的可靠连接。
然后，像图20所示的那样，在包含布线沟WT1的内壁(侧面和底部)上的层间绝缘膜WIL1上形成阻挡导电体膜WBM。在本实施方式1中，阻挡导电体膜WBM由钽膜(Ta膜)和其上的氮化钽膜(TaN膜)的层叠膜构成，可以通过使用例如溅射法形成。阻挡导电体膜WBM的膜厚为例如10nm。该阻挡导电体膜WBM是为了与在后面的工序中形成的铜膜(Cu膜)的紧密接合性和防止铜的扩散而形成的。在本实施方式1中，作为阻挡导电体膜WBM，示出形成钽膜和氮化钽膜的层叠膜的例子，但作为阻挡导电体膜WBM也可以用钽(Ta)等的金属膜的单层、氮化钛膜等的氮化膜(氮化金属膜)的单层、或者金属膜和氮化膜(氮化金属膜)的层叠膜形成。阻挡导电体膜WBM是钽膜或氮化钽膜时，与铜膜的紧密接合性比使用氮化钛膜时好。
然后，像图20所示的那样，在阻挡导电体膜WBM上形成导电体膜CUF。导电体膜CUF，作为导电体膜用例如铜膜(Cu膜)形成。该工序可以通过在阻挡导电体膜WBM上用例如CVD法或者溅射法形成铜的籽层(未图示)，进而在籽层上用例如电镀法形成导电体膜CUF来进行。导电体膜CUF形成得比阻挡导电体膜WBM厚，且形成为埋入(填满)布线沟WT1内。由此，成为用阻挡导电体膜WBM和导电体膜CUF埋入布线沟WT1内的状态。
但是，由于不能只在布线沟WT1的内部形成阻挡导电体膜WBM和导电体膜CUF，所以在形成这些膜时，像图20所示的那样，不仅在布线沟WT1内，而且在除布线沟WT1内以外的层间绝缘膜WIL1上也形成阻挡导电体膜WBM和导电体膜CUF。
然后，像图21(a)所示的那样，用CMP法研磨在布线沟WT1的外部形成的不需要的导电体膜CUF和阻挡导电体膜WBM。由此，去除在布线沟WT1的外部形成的导电体膜CUF和阻挡导电体膜WBM，形成第1层布线的布线W1。布线W1由埋入并残留在布线沟WT1内的导电体膜CUF和阻挡导电体膜WBM形成，布线W1的深度与布线沟WT1的深度相同，为例如90nm。布线W1埋入布线沟WT1，是所谓的埋入布线(大马士革布线、单大马士革布线)。埋入布线沟WT1的布线W1与从该布线沟WT1露出的栓塞PL1连接。
在本实施方式1中，由于布线沟WT1形成在层间绝缘膜WIL1和绝缘膜SO中，所以向布线沟WT1埋入阻挡导电体膜WBM和导电体膜CUF而形成的布线W1的最下表面形成在绝缘膜SO中。由于布线W1的最下表面形成在绝缘膜SO中，所以布线W1的最下表面与绝缘膜SO的露出面接触。
另外，在平面上与栓塞PL1不重叠的部分的布线W1的下表面(底面)构成布线W1的最下表面，这在本实施方式1和以下的实施方式2～7中是相同的。
布线W1的最下表面位于比栓塞PL1的上表面低的位置上，在本实施方式1中，布线W1的最下表面位于比绝缘膜SO的上表面低的位置(下侧)。布线W1的最下表面的高度位置位于埋入该布线W1的布线沟WT1的最下表面相同的高度位置上，例如位于比绝缘膜SO的上表面低5nm的位置上。另外，由于栓塞PL1的上表面形成在比绝缘膜SO的上表面高的位置上，而且，布线W1的最下表面形成在比栓塞PL1的上表面低的位置上，所以成为栓塞PL1的上表面的至少一部分和侧面的一部分(即栓塞PL1中的从布线沟WT1露出的部分)被布线W1覆盖的状态。由此，可以确保栓塞PL1和布线W1的连接，提高栓塞PL1和布线W1的连接的可靠性。图21(a)中，把栓塞PL1和布线W1在与半导体衬底1S垂直的方向上相重叠的长度(距离)作为长度L1示出。该长度L1也是从布线W1的下表面(更具体地，布线W1的最下表面)到栓塞PL1的上表面的距离。长度L1为例如30nm。
图21(b)是针对本实施方式1的第1比较例的半导体器件的要部剖面图，与本实施方式1不同，示出像参照上述图60～图65说明过的比较例的制造工序那样形成了栓塞PL101、布线沟WT101和布线W101时的情形。
在图21(b)中示出了各部件形成为，栓塞PL101的高度和形成布线W101之后的布线W101和层间绝缘膜WIL1的上表面的高度分别与本实施方式1中的栓塞PL1的高度和形成布线W1之后的布线W1和层间绝缘膜WIL1的上表面的高度相同时的情形。即，图21(b)中，栓塞PL101和布线W101在与半导体衬底1S垂直的方向上相重叠的长度L101是与图21(a)中的上述长度L1基本相同的长度(即L1＝L101)。
由于在本实施方式1中进行的各工序中，研磨量和蚀刻量等有偏差，所以为了在各工序有偏差时上也确保布线W1与栓塞PL1的连接，希望设计成布线W1与栓塞PL1在与半导体衬底1S垂直的方向上以预定的长度大小相重叠。在本实施方式1中，该长度为长度L1。
在参照上述图60～图65说明过的比较例的制造工序中，图21(b)所示的栓塞PL101的上表面的高度与绝缘膜SO的上表面相同，但有比绝缘膜SO的上表面低地形成的倾向。因此，在图21(b)所示的第1比较例中，为了确保布线W101和栓塞PL101在与半导体衬底1S垂直的方向上相重叠的长度L101，布线W101以向绝缘膜SO挖入(埋入)相当于长度L101的大小的方式形成。此时，布线W101中的在作为低介电常数膜的绝缘膜IL2中形成的部分的比例减小，尽管层间绝缘膜WIL1的大部分由作为低介电常数膜的绝缘膜IL2形成，也会产生不能有效地降低布线间电容的问题。
另一方面，在本实施方式1的制造工序中，进行了形成栓塞PL1的研磨之后，使绝缘膜SO的上表面后退，使绝缘膜SO的上表面形成在比栓塞PL1的上表面低的位置上。因此，像图21(a)所示的那样，栓塞PL1和布线W1也在与半导体衬底1S垂直的方向上相重叠相当于长度L1的大小，与上述比较例的制造工序时的情形相比，布线W1没有必要以较深地向绝缘膜SO挖入(埋入)的状态形成。因此，与上述比较例的制造工序时的情形相比，在本实施方式1中，由于可以增大布线W1中的在作为低介电常数膜的绝缘膜IL2中形成的部分的比例，所以绝缘膜IL2中的布线W1的表面积增加，可以有效地降低布线间电容。
另外，在上述比较例的制造工序中，必须通过使布线沟WT101相对于绝缘膜SO的上表面以相当于长度L101的大小挖入(挖进)，来确保此后形成的布线W101与栓塞PL101在与半导体衬底1S垂直的方向上相重叠的长度L101。在布线更加微细化时，希望该长度L101也随之减小，但在现在的各工序的加工精度下，如果减小长度L101，则难以确保布线W101与栓塞PL101的连接的可靠性。这意味着，即，在上述比较例的制造工序中，在把布线W101微细化时，为了确保布线W101与栓塞PL101的连接，布线W101也必须以相当于长度L101的大小向绝缘膜SO挖入(埋入)的状态形成。因此，由于布线的微细化，布线W101中的在作为低介电常数膜的绝缘膜IL2中形成的部分的比例进一步减小。这意味着，在上述比较例的制造工序中，微细化时会进一步增大布线间电容。
但是在本实施方式1中，通过以栓塞PL1的上表面比绝缘膜SO的上表面高的方式形成，也确保布线W1与栓塞PL1在与半导体衬底1S垂直的方向上相重叠的长度L1，与上述比较例的制造工序相比，布线W1可以不向绝缘膜SO较深地挖入(埋入)地形成。因此，与上述比较例的制造工序相比，在本实施方式1中，即使在把布线微细化时也可以增大布线W1中的在绝缘膜SO中形成的部分的比例，从而避免布线W1间的布线电容的增大。
另外，通过避免布线沟WT1的最下表面形成在靠近n沟道型MISFET Q1的栅电极G1的位置上，可以避免布线W1与栅电极G1之间的距离太接近，避免布线W1和栅电极G1的可靠性降低。在本实施方式1中，说明了用低介电常数膜形成绝缘膜IL2时的情形，但就避免布线W1和栅电极G1的可靠性降低的效果而言，绝缘膜IL2不一定非要用低介电常数膜形成。此时，作为绝缘膜，可以用例如氧化硅膜形成绝缘膜IL2。
在本实施方式1中，只要形成为栓塞PL1的上表面至少比绝缘膜SO的上表面高，就可以获得上述的效果，但在此，说明相对于栓塞PL1形成布线W1时的更优选的条件。
图22是把图21(a)中的栓塞PL1和布线W1连接的区域的周边放大得到的要部放大剖面图(部分放大剖面图)。以下，用图22说明与栓塞PL1和布线W1的形成有关的更优选的条件。另外，上述长度L1、后述的长度L1a，L2，L3，L4，L5，L6，L7，L8，L9，L10，L11，L12和后述的距离L1b、L1c是与半导体衬底1S垂直的方向(高度方向)上的距离(高低差、高度位置的差)。
像图22所示的那样，从绝缘膜SO的上表面到栓塞PL1的上表面的距离(长度)为长度L2。即，栓塞PL1从绝缘膜SO的上表面的位置突出的距离(长度)为长度L2。另一方面，从布线W1的最下表面到绝缘膜SO的上表面的距离(长度)为长度L3。即，布线W1从绝缘膜SO的上表面的位置挖入的(埋入的)距离为长度L3。在此，在本实施方式1中，长度L2和长度L3的和是上述长度L1(即L1＝L2+L3)。另外，为了容易理解，在图22中，对绝缘膜SO的上表面赋予符号SOSF，作为绝缘膜SO的上表面SOSF示出；对栓塞PL1的上表面赋予符号PLSF，作为栓塞PL1的上表面PLSF示出；对布线W1的最下表面赋予符号W1SF，作为布线W1的最下表面W1SF示出。
此时，在本实施方式1中，希望在长度L2和长度L3之间有L2＞L3的关系成立(即，希望长度L2比长度L3大)。通过以L2＞L3的关系成立的方式形成栓塞PL1、布线W1，可以避免布线W1以向在比层间绝缘膜WIL1更下面的层上形成的绝缘膜SO挖入的(埋入的)状态形成的量(即，与长度L3相当的量)增大，且可以确保栓塞PL1和布线W1在与半导体衬底1S垂直的方向上的连接。另外，通过避免布线W1以向绝缘膜SO挖入的(埋入的)状态形成的量(即，与长度L3相当的量)增大，可以增大布线W1中的在作为低介电常数膜的绝缘膜IL2中形成的部分的比例。换言之，通过避免布线W1以向绝缘膜SO挖入的(埋入的)状态形成的量(即，与长度L3相当的量)增大，可以增大布线W1的表面积中的在作为低介电常数膜的绝缘膜IL2中形成的表面积。因此，可以降低例如，相邻布线W1间的布线间电容。另外，通过避免布线W1的最下表面形成在靠近n沟道型MISFET Q1的栅电极G1的位置上，可以避免布线W1和栅电极G1的可靠性降低。尤其是，通过尽可能地减小长度L3，减小布线W1中的在绝缘膜SO中形成的部分的量，可以有效地降低布线间电容，避免布线W1和栅电极G1的可靠性降低。在本实施方式1中，通过例如使L2＝25nm、L3＝5nm，满足上述条件(L2＞L3的关系)。
然后(形成布线W1后)，用双大马士革法，像图23所示的那样，形成第2层布线。以下，说明第2层布线的形成法。
首先，像图23所示的那样，在形成了(埋入了)布线W1的层间绝缘膜WIL1上形成绝缘膜IL3。绝缘膜IL3，作为绝缘膜用例如氮化硅膜形成。绝缘膜IL3用作抑制形成(构成)布线W1的铜的扩散的阻挡绝缘膜。另外，绝缘膜IL3起到作为在后面的工序中进行的蚀刻(后述的用来形成接触孔CNT2的蚀刻)时的蚀刻停止层的作用。在本实施方式1中，绝缘膜IL3用氮化硅膜形成，但不限于此，也可以用例如，碳化硅膜、碳氮化硅膜或者氮氧化硅膜形成绝缘膜IL3。
接着，像图23所示的那样，在绝缘膜IL3上形成绝缘膜IL4。绝缘膜IL4，作为低介电常数膜，用例如SiOC膜(含有碳的氧化硅膜)形成，是为了降低此后形成的布线的布线间电容而形成的。作为绝缘膜IL4，除了SiOC膜以外，也可以用SiOF膜、ULK膜、ELK膜、旋涂的多孔MSQ膜或者它们的层叠膜。用绝缘膜IL3和绝缘膜IL4的层叠膜形成层间绝缘膜WIL2。
然后，用光刻技术和蚀刻技术在层间绝缘膜WIL2中形成接触孔(孔部、连接用孔部)CNT2和布线沟WT2。接触孔CNT2在布线沟WT2的底部形成，如果在平面上看(如果在与半导体衬底1S的主面平行的平面上看)，接触孔CNT2在平面上被包含在布线沟WT2内。在接触孔CNT2的底部，露出布线W1的上表面。
接着，在包含接触孔CNT2和布线沟WT2的内壁的层间绝缘膜WIL2上，作为阻挡导电体膜WBM2，形成例如钽膜和氮化钽膜的层叠膜。阻挡导电体膜WBM2是为了与在后面的工序中形成的铜的紧密接合性和防止铜的扩散而形成的。在本实施方式1中，作为阻挡导电体膜WBM2，示出形成钽膜和氮化钽膜的层叠膜的例子，但作为阻挡导电体膜WBM2也可以用钽膜等的金属膜的单层、氮化钛膜等的氮化膜(氮化金属膜)的单层、或者金属膜和氮化钛膜等的氮化膜(氮化金属膜)的层叠膜形成。
然后，在阻挡导电体膜WBM2上，以埋入接触孔CNT2和布线沟WT2的内部的方式，作为导电体膜CUF2，形成例如铜膜。
然后，通过CMP法用研磨去除在接触孔CNT2和布线沟WT2的外部形成的不需要的导电体膜CUF2和阻挡导电体膜WBM2，像图23所示的那样，完成栓塞PL2和布线W2。利用埋入并残留在布线沟WT2内的导电体膜CUF2和阻挡导电体膜WBM2形成布线W2，利用埋入并残留在接触孔CNT2内的导电体膜CUF2和阻挡导电体膜WBM2形成栓塞PL2，但栓塞PL2与布线W2一体地形成，栓塞PL2的底部与布线W1的上表面接触。因此，布线W2通过与布线W2一体地形成的栓塞PL2与布线W1电气连接。布线W2和栓塞PL2埋入布线沟WT1和接触孔CNT2，是所谓的埋入布线(大马士革布线、双大马士革布线)。
通过像以上那样，可以制造本实施方式1中的半导体器件。另外，也可以在布线W2的上部进一步形成多层的布线(第3层布线和比它更上层的布线)，在此省略其说明。
在本实施方式1中，像在图19所示的工序中描述过的那样，描述了在图2所示的平面图中，布线W1相对于栓塞PL1，在与剖面A平行的方向上有错离时的情形，这是因在图19所示的用来形成布线沟WT1的蚀刻工序中光刻对位不准造成的。
图24是没有发生光刻对位不准，布线W1在栓塞PL1的大致正上方形成时的本实施方式1的半导体器件的要部平面图，示出对应于上述图2的区域。另外，图25是沿图24所示的A2-A2线的剖面图(要部剖面图)，与上述图3相当。图26是沿图24所示的B2-B2线的剖面图(要部剖面图)。以下，把沿图24中示出的A2-A2线的剖面称为剖面A2，把沿图24中示出的B2-B2线的剖面称为剖面B2。
在本实施方式1中，在剖面A2中，由于布线沟WT1的下表面的宽度形成得与栓塞PL1的上表面的口径(直径)大致相同，所以看起来图25中所示的布线W1的最下表面形成在与栓塞PL1的上表面相同的位置上。即，在图25中，看起来布线W1的最下表面形成在层间绝缘膜PIL的上表面的上侧。但是，实际上，与上述剖面A(对应于上述图3)同样地，图24的情形也是，布线W1的最下表面形成在绝缘膜SO中。用作为与剖面A2垂直的方向的剖面图的图26说明这一点。
像图26所示的那样，在剖面B2中，与上述图21(a)同样地，布线W1的最下表面形成在绝缘膜SO中。当然，这一点在上述图2中的剖面B(即上述图2中的沿B-B线的剖面)中也一样。即，上述图2中的沿B-B线的剖面图和图24中的沿B2-B2线的剖面图都是像图26那样。因此，即使在像图25所示的那样，没有发生光刻对位不准，布线W1在栓塞PL1的大致正上方形成时的情形中也是，像图26所示的那样，由于布线W1的最下表面形成在绝缘膜SO中，所以具有与上述效果相同的效果。
另外，在本实施方式1中，基于栓塞PL1的上表面的口径(直径)与布线W1的下表面的宽度大致相同的情形进行了说明，但并不仅仅限于这样的情形，也可以适用于栓塞PL1的口径(直径)比布线W1的下表面的宽度大的情形、栓塞PL1的口径(直径)比布线W1的下表面的宽度小的情形。
如果使用本实施方式1，则通过在形成栓塞PL1的研磨结束之后，使绝缘膜SO的表面后退以使得栓塞PL1的上表面比绝缘膜SO的上表面高，即使与上述比较例的制造工序时相比降低此后形成的布线W1向绝缘膜SO中挖入(埋入)的量，也可以确保栓塞PL1和布线W1在与半导体衬底1S垂直的方向上的连接。而且，与上述比较例的制造工序相比，通过使布线W1以不向绝缘膜SO较深地挖入(埋入)的方式形成，增大在作为低介电常数膜的绝缘膜IL2中的布线W1的表面积，所以即使在把布线结构微细化时，也可以避免布线间电容的增大。
(实施方式2)
在上述实施方式1中，说明了布线沟WT1一直挖入(埋入)到绝缘膜SO中，布线W1的最下表面形成在绝缘膜SO中时的实施方式。在本实施方式2中，说明布线沟WT1不一直挖入(埋入)到绝缘膜SO中，布线W1形成在层间绝缘膜WIL1中的实施方式。
图27是本实施方式2中的半导体器件的要部剖面图，示出与上述实施方式1的上述图2所示的剖面A(A-A线的剖面)相当的剖面。
像图27所示的那样，本实施方式2中的半导体器件，与上述实施方式1的半导体器件同样地，以栓塞PL1的上表面比绝缘膜SO的上表面即层间绝缘膜PIL的上表面高的方式形成。另外，本实施方式2中的半导体器件，与上述实施方式1的半导体器件同样地，布线W1的最下表面形成在比栓塞PL的上表面低的位置上。
即，关于栓塞PL1的上表面形成在比层间绝缘膜PIL的上表面高的位置上，布线W1的下表面(更具体地，布线W1的最下表面)形成在比栓塞PL1的上表面低的位置上这一点，在上述实施方式1、本实施方式2和后述的实施方式3～7的半导体器件中是相同的。因此，关于在形成了布线沟WT1时，布线沟WT1的下表面(更具体地，布线沟WT1的最下表面)为比栓塞PL1的上表面低的位置这一点，在上述实施方式1、本实施方式2和后述的实施方式3～7的半导体器件中是相同的。
另一方面，在本实施方式2中的半导体器件中，与上述实施方式1的不同之处在于，布线W1不在绝缘膜SO中形成，整个布线W1形成在层间绝缘膜WIL1中。即，布线W1的最下表面形成在层间绝缘膜WIL1中。
在本实施方式2中，通过使栓塞PL1以相对于绝缘膜SO的上表面即层间绝缘膜PIL的上表面突出了的状态形成，即使整个布线W1形成在层间绝缘膜WIL1中，也可以确保栓塞PL1和布线W1的连接。另外，在本实施方式2中，由于通过使布线W1中的在作为低介电常数膜的绝缘膜IL2中形成的部分的比例比上述实施方式1大，在作为低介电常数膜的绝缘膜IL2中形成的布线W1的表面积也增加，所以可以期待比上述实施方式1进一步降低布线间电容的效果。
以下，参照附图说明本实施方式2中的半导体器件的制造方法。图28～图33是本实施方式2的半导体器件的制造工序中的要部剖面图，示出与上述剖面A相当的剖面。
上述实施方式1的上述图4～图8所示的工序，在本实施方式2中也同样地进行。
另外，在本实施方式2中也是，在以下的工序中，谈及绝缘膜SO的上表面时，与层间绝缘膜PIL的上表面同义，而谈及绝缘膜SO中时，与层间绝缘膜PIL中同义。
在上述实施方式1的上述图8所示的工序之后，在本实施方式2中，像图28所示的那样，使绝缘膜SO的上表面后退。在本实施方式2中，该后退量(使绝缘膜SO的上表面后退的量)比上述实施方式1中的后退量(使绝缘膜SO的上表面后退的量)大，为例如35nm。使绝缘膜SO后退的方法，像在上述实施方式1中说明过的那样，可以通过干法蚀刻、湿法蚀刻、或者用对绝缘膜SO选择比高的研磨液的CMP法进行。
使绝缘膜SO后退之后，像图28所示的那样，绝缘膜SO的上表面比栓塞PL1的上表面低。即，使绝缘膜SO的上表面后退，以使得栓塞PL1相对于绝缘膜SO的上表面突出。在本实施方式2中，由于像上述那样绝缘膜SO的后退量增大了，所以与上述实施方式1相比，相对于绝缘膜SO的上表面的栓塞PL1的突出量，即，绝缘膜SO的上表面与栓塞PL1的上表面之间的距离增大。如果如上所述，绝缘膜SO的后退量为例如35nm，则相对于绝缘膜SO的上表面的栓塞PL1的突出量，即，绝缘膜SO的上表面与栓塞PL1的上表面之间的距离是35nm。
然后，与上述实施方式1同样地，通过单大马士革法(单镶嵌法)形成第1层布线。以下，说明第1层布线的形成法。
首先，像图29所示的那样，在层间绝缘膜PIL(绝缘膜SO)上和栓塞PL1上形成绝缘膜IL1。然后，在绝缘膜IL1上形成绝缘膜IL2。绝缘膜IL1形成得比绝缘膜IL2薄。绝缘膜IL1的膜厚为例如15nm，绝缘膜IL2的膜厚为例如80nm。用这些绝缘膜IL1和绝缘膜IL2形成第1层布线的层间绝缘膜WIL1。本实施方式2中也是，与上述实施方式1同样地，为了降低布线间电容，作为低介电常数膜用例如SiOC膜形成绝缘膜IL2。另外，绝缘膜IL1，也与上述实施方式1同样地，为了防止形成绝缘膜SiOC膜时的异常放电，作为用来覆盖露出了的半导体衬底1S的绝缘膜，用例如氧化硅膜形成。
然后，像图30(a)、(b)所示的那样，在层间绝缘膜WIL1上形成布线沟WT1。布线沟WT1的深度为例如90nm。
在本实施方式2中，布线沟WT1形成在层间绝缘膜WIL1中，布线沟WT1的最下表面也形成在层间绝缘膜WIL1中。即，在本实施方式2中，布线沟WT1不向绝缘膜SO中挖入(埋入)，因此，布线沟WT1的最下表面形成在层间绝缘膜WIL1中。
图30(a)、(b)，与上述实施方式1中的上述图19同样地，示出布线沟WT1形成在相对于栓塞PL1在与剖面A平行的方向上有错离的位置上时的情形。
图30(a)示出布线沟WT1的整个最下表面形成在绝缘膜IL1中时的情形。此时，布线沟WT1的最下表面由绝缘膜IL1的露出面构成，以后埋入该布线沟WT1的布线W1的最下表面与绝缘膜IL1的该露出面接触。另外，在本实施方式2中，布线沟WT1的最下表面与绝缘膜IL1的下表面一致的状态(即布线沟WT1的最下表面与绝缘膜IL1的下表面在同一平面上的状态)也包含布线沟WT1形成在层间绝缘膜WIL1中的状态，此时，布线沟WT1的最下表面由绝缘膜SO的上表面构成，以后埋入该布线沟WT1的布线W1的最下表面与绝缘膜SO的上表面接触。
像图30(a)所示的那样形成布线沟WT1时，布线沟WT1可以形成为，布线沟WT1的最下表面位于比栓塞PL1的上表面低的位置且比绝缘膜SO(层间绝缘膜PIL)的上表面高的位置上(例如高5nm的位置上)。
另一方面，像图30(b)所示的那样，布线沟WT1的最下表面横跨绝缘膜IL1和绝缘膜IL2这两个膜而形成时，即，布线沟WT1的最下表面形成在绝缘膜IL1中和绝缘膜IL2中时的情形，也包含在本实施方式2中。布线沟WT1的最下表面由绝缘膜IL1、IL2的露出面构成，以后埋入该布线沟WT1的布线W1的最下表面与绝缘膜IL1、IL2的该露出面接触。
在上述图28示出的工序中，如果绝缘膜SO的后退量进一步增加到例如50nm，且绝缘膜IL2的膜厚为例如95nm，则像图30(b)所示的那样，布线沟WT1的深度成为与图30(a)的布线沟WT1相同的深度，而且以布线沟WT1的最下表面横跨绝缘膜IL1和绝缘膜IL2这两个膜的状态形成布线沟WT1。像本实施方式2的图30(b)所示的那样形成布线沟WT1时，布线沟WT1可以形成为，布线沟WT1的最下表面位于比栓塞PL1的上表面低的位置且比绝缘膜SO(层间绝缘膜PIL)的上表面高例如20nm的位置上。
在以像图30(a)所示那样的状态形成布线沟WT1时，像在上述实施方式1中描述过的那样，只要用通过光刻技术形成的光刻胶图案(构图了的光刻胶膜)作为掩模(蚀刻掩模)，对层间绝缘膜WIL1干法蚀刻即可。在该蚀刻工序中，在例如划线区域，在绝缘膜IL2的蚀刻到达了绝缘膜IL1的表面的时刻(即绝缘膜IL1的表面的一部分露出了的时刻)，进行绝缘膜IL2的蚀刻的终点检测。此后(终点检测后)也是，与上述实施方式1同样地，进行把蚀刻时间控制到预定时间(一定时间)的蚀刻，完成布线沟WT1。最终，栓塞PL1的上表面(上部)的至少一部分和侧面的一部分因布线沟WT1而被露出。此时，布线沟WT1形成工序包含：蚀刻绝缘膜IL2的第1步骤；在该第1步骤中的蚀刻到达了绝缘膜IL1的上表面时检测绝缘膜IL2的蚀刻终点的第2步骤；以及在该第2步骤之后，蚀刻绝缘膜IL1的第3步骤。这样，通过进行绝缘膜IL2的蚀刻终点的检测，把用来形成整个布线沟WT1的干法蚀刻的过程分两阶段(第1步骤和第3步骤)进行，可以提高蚀刻的加工精度。
另一方面，在以像图30(b)所示那样的状态形成布线沟WT1时，必须通过控制了蚀刻时间的蚀刻(绝缘膜IL2和绝缘膜IL1的蚀刻)工序进行用来形成布线沟WT1的整个蚀刻。这是因为，观测终点检测的区域是例如划线区域，在该区域(划线区域)中，在像图30(b)所示那样的布线沟WT1的形成过程中，其蚀刻不到达绝缘膜IL1。因此，如果与图30(b)所示的情形比较，则在图30(a)所示的情形下可以提高形成布线沟WT1的蚀刻的加工精度。
另外，在本工序中的干法蚀刻后(即，用来形成布线沟WT1的干法蚀刻工序后)也是，在栓塞PL1的侧面残留绝缘膜IL1时，优选地，通过进一步进行湿法蚀刻等，去除在栓塞PL1的侧面残留的绝缘膜IL1，从布线沟WT1露出栓塞PL1的侧面。由此，可以确保在后面的工序中形成的布线W1与栓塞PL1的可靠连接。
本实施方式2中也是，由于利用图28所示的工序使绝缘膜SO后退，所以栓塞PL1的上表面形成在比绝缘膜SO的上表面高的位置上。另一方面，布线沟WT1的最下表面形成在层间绝缘膜WIL1中，而且，布线沟WT1的最下表面形成在比栓塞PL1的上表面低的位置上。因此，栓塞PL1的上表面的至少一部分和栓塞PL1的侧面的一部分因布线沟WT1而被露出，在此后的工序中在布线沟WT1中埋入导电膜时，可以把栓塞PL1和埋入布线沟WT1中的导电膜可靠地连接。
另外，在本实施方式2中，由于以整个布线沟WT1形成在层间绝缘膜WIL1中、不在绝缘膜SO中形成的方式进行蚀刻(用来形成布线沟WT1的蚀刻)，所以布线沟WT1的最下表面形成在从栅电极G1离开的位置上，离开的距离的大小至少是从栅电极G1的上表面到绝缘膜SO的上表面的距离。
然后，与上述实施方式1同样地，在包含布线沟WT1的内壁(侧面和底部)上的层间绝缘膜WIL1上形成阻挡导电体膜WBM，通过在阻挡导电体膜WBM上以埋入(填满)布线沟WT1内的方式形成导电体膜CUF，然后用CMP法研磨去除在布线沟WT1的外部形成的不需要的导电体膜CUF和阻挡导电体膜WBM，像图31所示的那样，形成布线W1。布线W1由埋入并残留在布线沟WT1内的导电体膜CUF和阻挡导电体膜WBM形成。由于布线沟WT1形成在层间绝缘膜WIL1中，布线沟WT1的最下表面也形成在层间绝缘膜WIL1中，所以向布线沟WT1埋入阻挡导电体膜WBM和导电体膜CUF而形成的布线W1的最下表面也形成在层间绝缘膜WIL1中。
图31示出布线W1的最下表面以横跨绝缘膜IL1和绝缘膜IL2这两个膜的状态形成时，即，在像图30(b)所示的那样形成的布线沟WT1中埋入阻挡导电体膜WBM和导电体膜CUF而形成布线W1时的情形。另一方面，在像图30(a)所示的那样形成的布线沟WT1中埋入阻挡导电体膜WBM和导电体膜CUF而形成布线W1时的情形，在上述图27中示出。图27和图31中，布线W1的深度是与布线沟WT1相同的深度，为例如90nm，布线W1的最下表面的位置也是与图30(a)、(b)所示的布线沟WT1的最下表面相同的位置。即，图27的情形是布线W1的整个最下表面形成在绝缘膜IL1中，图31的情形是布线W1的最下表面形成在绝缘膜IL1中和绝缘膜IL2中。
本实施方式2中也是，由于像图27和图31所示的那样，栓塞PL1的上表面形成在比绝缘膜SO的上表面高的位置上，且布线沟WT1的最下表面形成在比栓塞PL1的上表面低的位置上，所以成为栓塞PL1的上表面的至少一部分和侧面的一部分都被布线W1覆盖的状态。由此，可以确保栓塞PL1和布线W1的连接，提高栓塞PL1和布线W1的连接的可靠性。
而且，在本实施方式2中，像上述那样，与上述实施方式1相比，相对于栓塞PL1的上表面的绝缘膜SO的后退量大。因此，即使在以充分确保栓塞PL1和布线W1的连接的方式形成栓塞PL1和布线W1时，也不在绝缘膜SO中形成布线W1，整个布线W1形成在层间绝缘膜WIL1中。即，即使在以充分确保栓塞PL1和布线W1的连接的方式形成栓塞PL1和布线W1时，布线W1的最下表面也不形成在绝缘膜SO中，整个布线W1形成在层间绝缘膜WIL1中。由此，可以确保栓塞PL1和布线W1的连接，并增大布线W1中的在作为低介电常数膜的绝缘膜IL2中形成的部分的比例。换言之，可以确保栓塞PL1和布线W1的连接，并增大在作为低介电常数膜的绝缘膜IL2中形成的布线W1的表面积。因此，可以降低例如相邻布线W1间的布线间电容。
在本实施方式2中，由于整个布线W1在层间绝缘膜WIL1中形成，所以与上述实施方式1相比，可以更加增大布线W1中的在低介电常数膜(绝缘膜IL2)中形成的部分的比例。因此，可以比上述实施方式1更加降低布线间电容。
而且，由于与像图27那样形成布线沟WT1和埋入它的布线W1时相比，像图31那样形成布线沟WT1和埋入它的布线W1时布线W1中的在作为低介电常数膜的绝缘膜IL2中形成的部分的比例更大，所以降低布线间电容的效果更好。
另外，在本实施方式2中，通过使栓塞PL1的上表面比绝缘膜SO的上表面高，即使整个布线W1在层间绝缘膜WIL1中形成，也可以确保布线W1与栓塞PL1在与半导体衬底1S垂直的方向上相重叠的长度L1为例如30nm。即，在不是将布线W1向绝缘膜SO挖入(埋入)的状态下，确保布线W1与栓塞PL1在与半导体衬底1S垂直的方向上相重叠的长度L1。因此，即使在把布线微细化时，由于不是像上述比较例的制造工序时的情形那样在绝缘膜SO中形成布线W101的状态，所以也可以增大布线W1中的在绝缘膜SO中形成的部分的比例，从而避免布线W1间的布线电容的增大。
另外，如上所述，通过使布线沟WT1的最下表面从栅电极G1离开预定距离(一定距离)以上而形成，可以避免布线W1与栅电极G1之间的距离太接近，避免布线W1和栅电极G1的可靠性降低。在本实施方式2中，说明了用低介电常数膜形成绝缘膜IL2时的情形，但就避免布线W1和栅电极G1的可靠性降低的效果而言，绝缘膜IL2不一定非要用低介电常数膜形成。此时，作为绝缘膜，可以用例如氧化硅膜形成绝缘膜IL2。
在本实施方式2中，与上述实施方式1同样地，只要形成为栓塞PL1的上表面至少比绝缘膜SO的上表面稍高，就可以获得上述的效果，但在此，说明形成栓塞PL1和布线W1时的更优选的条件。
图32是把图27中的栓塞PL1和布线W1连接的区域的周边放大得到的要部放大剖面图(部分放大剖面图)。以下，用图32说明与栓塞PL1和布线W1的形成有关的更优选的条件。
像图32所示的那样，从绝缘膜SO的上表面到栓塞PL1的上表面的距离与绝缘膜IL1的膜厚的差为长度L4。另一方面，绝缘膜IL1的膜厚与从绝缘膜SO的上表面到布线W1的最下表面的距离的差为长度L5。在此，图32的情形下，长度L4和长度L5的和是上述长度L1(即L1＝L4+L5)。另外，为了容易理解，在图32中，对绝缘膜SO的上表面赋予符号SOSF，作为绝缘膜SO的上表面SOSF示出；对栓塞PL1的上表面赋予符号PLSF，作为栓塞PL1的上表面PLSF示出；对布线W1的最下表面赋予符号W1SF，作为布线W1的最下表面W1SF示出；对绝缘膜IL1的膜厚赋予符号L21，作为绝缘膜IL1的膜厚L21示出。
此时，希望在长度L4和长度L5之间有L4＞L5的关系成立(即，希望长度L4比长度L5大)。通过以L4＞L5的关系成立的方式形成栓塞PL1和布线W1，可以避免布线W1向作为层间绝缘膜WIL的一部分且在低介电常数膜(绝缘膜IL2)的下侧形成的绝缘膜IL1挖入(埋入)形成的量(即，与长度L5相当的量)增大，且可以确保栓塞PL1和布线W1在与半导体衬底1S垂直的方向上的连接。另外，通过避免布线W1向绝缘膜IL1挖入(埋入)形成的量(即，与长度L5相当的量)增大，可以增大布线W1中的在作为低介电常数膜的绝缘膜IL2中形成的部分的比例。换言之，通过避免布线W1向绝缘膜IL1挖入(埋入)而形成的量(即，与长度L5相当的量)增大，可以增大布线W1与作为低介电常数膜的绝缘膜IL2的接触面积。因此，可以降低例如相邻布线W1间的布线间电容。尤其是，通过尽可能地减小长度L5，减少布线W1中的在绝缘膜IL1中形成的部分的量，可以有效地降低布线间电容。在本实施方式2中，通过例如使L4＝20nm、L5＝10nm，满足上述条件(L4＞L5的关系)。
图33是把图31中的栓塞PL1和布线W1连接的区域的周边放大得到的要部放大剖面图(部分放大剖面图)。以下，用图33说明与栓塞PL1和布线W1的形成有关的更优选的条件。
像图33所示的那样，从布线W1的最下表面到栓塞PL1的上表面的距离为长度L6。另一方面，从绝缘膜SO的上表面到布线W1的最下表面的距离与绝缘膜IL1的膜厚的差为长度L7。在此，图33的情形下，长度L6是上述长度L1(即L6＝L1)。另外，为了容易理解，在图33中，对绝缘膜SO的上表面赋予符号SOSF，作为绝缘膜SO的上表面SOSF示出；对栓塞PL1的上表面赋予符号PLSF，作为栓塞PL1的上表面PLSF示出；对布线W1的最下表面赋予符号W1SF，作为布线W1的最下表面W1SF示出；对绝缘膜IL1的膜厚赋予符号L21，作为绝缘膜IL1的膜厚L21示出。
此时，希望在长度L6和长度L7之间有L6＞L7的关系成立(即，希望长度L6比长度L7大)。通过以L6＞L7的关系成立的方式形成栓塞PL1和布线W1，可以在图28所示的使绝缘膜SO的上表面后退的工序中，在不增大绝缘膜SO的后退量、且确保在后面的工序中栓塞PLI1和布线W1在与半导体衬底1S垂直的方向上的连接的状态下，在层间绝缘膜WIL1中形成布线W1。因此，可以抑制或者防止使绝缘膜SO后退的工序的控制性、重现性的降低。
另外，由于与像图32那样形成布线W1时相比，像图33那样形成布线W1时布线W1中的在作为低介电常数膜的绝缘膜IL2中形成的部分的比例更大，所以降低布线间电容的效果更大。尤其是，如果尽可能地减小长度L7，则在图28示出的工序中，可以使绝缘膜SO的后退量为最小限度，所以是更优选的。在本实施方式2中，通过例如使L6＝30nm、L7＝5nm，满足上述条件(L6＞L7的关系)。
此后(布线W1形成后)的工序，与上述实施方式1相同，形成第2层布线，但在此省略其图示和说明。
本实施方式2中也是，与上述实施方式1同样地，用栓塞PL1的上表面的口径(直径)与布线W1的下表面的宽度大致相同地形成时的附图进行了制造方法的说明，但并不仅仅限于这样的情形，也可以有效地适用于栓塞PL1的口径(直径)比布线W1的下表面的宽度大的情形、栓塞PL1的口径(直径)比布线W1的下表面的宽度小的情形。
如果使用本实施方式2，则通过在形成栓塞PL1的研磨结束之后，使绝缘膜SO的表面(上表面)后退以使得栓塞PL1的上表面比绝缘膜SO的上表面高。通过使绝缘膜SO的表面(上表面)后退，即使此后形成的布线W1不以向绝缘膜SO中挖入(埋入)的状态形成，也可以确保栓塞PL1和布线W1在与半导体衬底1S垂直的方向上的连接。而且，通过使布线W1不向绝缘膜SO中挖入(埋入)而形成，即，只在层间绝缘膜WIL1中形成布线W1，增大布线W1中的在作为低介电常数膜的绝缘膜IL2中形成的部分的比例，增大在作为低介电常数膜的绝缘膜IL2中的布线W1的表面积，所以可以降低布线间电容。而且，通过使布线W1以不向绝缘膜SO挖入(埋入)的方式形成，即使在把布线结构微细化时，也可以避免布线间电容的增大。
(实施方式3)
在上述实施方式1、2中，要形成布线W1的层间绝缘膜WIL1由绝缘膜IL1和绝缘膜IL2的层叠膜构成，但在本实施方式3中，并不作为层间绝缘膜WIL的一部分而形成绝缘膜IL1，而用一层绝缘膜IL2形成层间绝缘膜WIL1。
图34是本实施方式3中的半导体器件的要部剖面图，示出与上述实施方式1的上述图2所示的剖面A(A-A线的剖面)相当的剖面。
像图34所示的那样，本实施方式3中的半导体器件，与上述实施方式1、2的半导体器件同样地，以栓塞PL1的上表面比绝缘膜SO的上表面即层间绝缘膜PIL的上表面高的方式形成。另外，本实施方式3中的半导体器件，与上述实施方式2同样地，整个布线W1形成在层间绝缘膜WIL1中。即，布线W1的最下表面形成在层间绝缘膜WIL1中。另一方面，在本实施方式3中的半导体器件中，与上述实施方式1、2的不同之处在于，不形成绝缘膜IL1。即，用一层绝缘膜IL2形成层间绝缘膜WIL1。因此，本实施方式3中的半导体器件是，整个布线W1形成在作为低介电常数膜的绝缘膜IL2中。
在本实施方式3中，通过使栓塞PL1以相对于绝缘膜SO的上表面即层间绝缘膜PIL的上表面突出了的状态形成，即使整个布线W1形成在绝缘膜IL2中，也可以确保栓塞PL1和布线W1的连接。另外，在本实施方式3中，由于整个布线W1形成在作为低介电常数膜的绝缘膜IL2中，所以可以期待比上述实施方式1、2进一步降低布线间电容的效果。
以下，参照附图说明本实施方式3中的半导体器件的制造方法。图35～图37是本实施方式3的半导体器件的制造工序中的要部剖面图，示出与上述剖面A相当的剖面。
上述实施方式1的上述图4～图8所示的工序，在本实施方式3中也同样地进行。
另外，在本实施方式3也是，在以下的工序中，谈及绝缘膜SO的上表面时，与层间绝缘膜PIL的上表面同义，而谈及绝缘膜SO中时，与层间绝缘膜PIL中同义。
在上述实施方式1的上述图8所示的工序之后，在本实施方式3中，像图35所示的那样，使绝缘膜SO的上表面后退。绝缘膜SO的上表面的后退量为例如35nm。使绝缘膜SO后退的方法，像在上述实施方式1中说明过的那样，可以通过干法蚀刻、湿法蚀刻、或者用对绝缘膜SO选择比的高的研磨液的CMP法进行。使绝缘膜SO后退之后，像图35所示的那样，绝缘膜SO的上表面比栓塞PL1的上表面低。即，使绝缘膜SO的上表面后退，以使得栓塞PL1相对于绝缘膜SO的上表面突出。由于如上所述，绝缘膜SO的后退量为例如35nm，所以相对于绝缘膜SO的上表面的栓塞PL1的突出量，即，绝缘膜SO的上表面与栓塞PL1的上表面之间的距离是例如35nm。
然后，通过单大马士革法(单镶嵌法)形成第1层布线。以下，说明第1层布线的形成法。
首先，像图36所示的那样，在层间绝缘膜PIL(绝缘膜SO)上和栓塞PL1上形成绝缘膜IL2。绝缘膜IL2，以覆盖从层间绝缘膜PIL(绝缘膜SO)的上表面突出了的部分的栓塞PL1的方式，在层间绝缘膜PIL(绝缘膜SO)上形成。为了降低布线间电容，作为低介电常数膜用例如SiOC膜形成绝缘膜IL2。绝缘膜IL2的膜厚为例如95nm。在本实施方式3中，与上述实施方式1、2不同，在形成绝缘膜IL2之前不形成上述绝缘膜IL1。
在上述实施方式1、2中，为了防止形成SiOC膜时的异常放电，形成绝缘膜IL2。但是在形成SiOC膜时没有异常放电的担心时、在无须用除了SiOC膜以外的低介电常数膜形成绝缘膜IL2等来防止异常放电时、或者即使作为蚀刻停止层也无须形成绝缘膜IL1时，可以不形成绝缘膜IL1，在包含栓塞PL1上的层间绝缘膜PIL(绝缘膜SO)上形成绝缘膜IL2，这一点对应于本实施方式3。因此，在本实施方式3中，用一层绝缘膜IL2构成层间绝缘膜WIL1，以下的工序中，所谓绝缘膜IL2就是层间绝缘膜WIL1。
然后，像图37所示的那样，在绝缘膜IL2上形成布线沟WT1。栓塞PL1的上表面(上部)的至少一部分和侧面的一部分因布线沟WT1而被露出。布线沟WT1的深度为例如90nm。
在本实施方式3中，整个布线沟WT1形成在绝缘膜IL2中。即，在本实施方式3中，布线沟WT1不向绝缘膜SO中挖入，布线沟WT1的最下表面形成在作为低介电常数膜的绝缘膜IL2中。因此，布线沟WT1的最下表面由绝缘膜IL2的露出面构成，以后埋入该布线沟WT1的布线W1的最下表面与绝缘膜IL2的该露出面接触。布线沟WT1的最下表面位于比栓塞PL1的上表面低的位置，且位于绝缘膜SO的上表面的上侧例如5nm的位置上。图37，与上述实施方式1中的上述图19同样地，示出布线沟WT1形成在相对于栓塞PL1在与剖面A平行的方向上有错离的位置上时的情形。
在形成布线沟WT1时，像在上述实施方式1中描述过的那样，只要用通过光刻技术形成的光刻胶图案(构图了的光刻胶膜)作为掩模(蚀刻掩模)，对绝缘膜IL2干法蚀刻即可。在该干法蚀刻后在栓塞PL1的侧面残留绝缘膜IL2时，优选地，通过在该干法蚀刻后进一步进行湿法蚀刻等，去除在栓塞PL1的侧面残留的绝缘膜IL2，从布线沟WT1露出栓塞PL1的侧面。由此，可以确保在后面的工序中形成的布线W1与栓塞PL1的可靠连接。
本实施方式3中也是，由于利用图35所示的工序使绝缘膜SO后退，所以栓塞PL1的上表面形成在比绝缘膜SO的上表面高的位置上。另一方面，布线沟WT1的最下表面形成在绝缘膜IL2中，而且，布线沟WT1的最下表面形成在比栓塞PL1的上表面低的位置上。因此，栓塞PL1的上表面的至少一部分和栓塞PL1的侧面的一部分因布线沟WT1而被露出，如果在此后的工序中在布线沟WT1中埋入导电膜，则可以把栓塞PL1和该埋入布线沟WT1中的导电膜可靠地连接。
在形成布线沟WT1时，像在上述实施方式1中描述过的那样，只要用通过光刻技术形成的光刻胶图案(构图了的光刻胶膜)作为掩模(蚀刻掩模)，对层间绝缘膜WIL1干法蚀刻即可，但是在本实施方式3中，由于用一层绝缘膜IL2形成层间绝缘膜WIL1，而且布线沟WT1的最下表面形成在绝缘膜IL2中，所以没有用来检测干法蚀刻的终点的膜。因此，在本实施方式3中，通过控制绝缘膜IL2的蚀刻时间，进行用来形成布线沟WT1的蚀刻。作为用来形成布线沟WT1的蚀刻，通过进行控制时间的蚀刻(绝缘膜IL2的蚀刻)，即使没有形成用来检测终点的膜、蚀刻停止层用的膜，也可以形成所期望的深度的布线沟WT1。但是，在本实施方式3中，由于必须通过控制蚀刻时间蚀刻整个布线沟WT1，所以从布线沟WT1的加工精度提高的角度看，像上述实施方式1、2那样进行终点检测时更有利。
另外，在本实施方式3中，由于以整个布线沟WT1形成在绝缘膜IL2中、在绝缘膜SO中不形成布线沟WT1的方式，进行用来形成布线沟WT1的蚀刻，所以布线沟WT1的最下表面形成在从栅电极G1离开的位置上，离开的距离的大小至少是从栅电极G1的上表面到绝缘膜SO的上表面的距离。
然后，与上述实施方式1同样地，在包含布线沟WT1的内壁(侧面和底部)上的绝缘膜IL2上形成阻挡导电体膜WBM，通过在阻挡导电体膜WBM上以埋入(填满)布线沟WT1内的方式形成导电体膜CUF，然后用CMP法研磨去除在布线沟WT1的外部形成的不需要的导电体膜CUF和阻挡导电体膜WBM，像上述图34所示的那样，形成布线W1。布线W1由埋入并残留在布线沟WT1内的导电体膜CUF和阻挡导电体膜WBM形成。布线W1的深度是与布线沟WT1相同的深度，为例如90nm。另外，布线W1的最下表面的位置也是与图37中形成的布线沟WT1的最下表面相同的位置。由于布线沟WT1形成在绝缘膜IL2中，布线沟WT1的最下表面也形成在绝缘膜IL2中，所以向布线沟WT1埋入阻挡导电体膜WBM和导电体膜CUF而形成的布线W1的最下表面也形成在绝缘膜IL2中。另外，由于栓塞PL1的上表面形成在比绝缘膜SO的上表面高的位置上，且布线W1的最下表面形成在比栓塞PL1的上表面低的位置上，所以成为栓塞PL1的上表面的至少一部分和侧面的一部分分别被布线W1覆盖的状态。由此，可以确保栓塞PL1和布线W1的连接，提高栓塞PL1和布线W1的连接的可靠性。
而且，在本实施方式3中，由于与上述实施方式1、2不同，形成布线W1的层间绝缘膜WIL1由一层绝缘膜IL2形成，所以整个布线W1形成在低介电常数膜(绝缘膜IL2)中。因此，与在除了低介电常数膜中以外的位置也形成布线W1的上述实施方式1、2相比，可以更加降低布线间电容。
另外，在本实施方式3中，通过使栓塞PL1的上表面形成得比绝缘膜SO的上表面高，即使整个布线W1在绝缘膜IL2中形成，也可以确保布线W1与栓塞PL1在与半导体衬底1S垂直的方向上相重叠的长度L1为例如30nm。即，即使在不是以向绝缘膜SO中挖入的状态形成布线W1，也确保布线W1与栓塞PL1在与半导体衬底1S垂直的方向上相重叠的长度L1。因此，即使在把布线结构微细化时，由于不是像上述比较例的制造工序时的情形那样在绝缘膜SO中形成布线W101的状态，也可以避免因布线W1在绝缘膜SO中形成导致的布线W1间的布线电容的增大。
另外，如上所述，通过使布线沟WT1的最下表面从栅电极G1离开预定距离(一定距离)以上而形成，可以避免布线W1与栅电极G1之间的距离太接近，避免布线W1和栅电极G1的可靠性降低。在本实施方式3中，说明了用低介电常数膜形成绝缘膜IL2时的情形，但就避免布线W1和栅电极G1的可靠性降低的效果而言，绝缘膜IL2不一定非要用低介电常数膜形成。此时，作为绝缘膜，可以用例如氧化硅膜形成绝缘膜IL2。
在本实施方式3中，与上述实施方式1、2同样地，只要形成为栓塞PL1的上表面至少比绝缘膜SO的上表面高，就可以获得上述的效果，但在此，说明形成栓塞PL1和布线W1时的更优选的条件。
图38是把图34中的栓塞PL1和布线W1连接的区域的周边放大得到的要部放大剖面图(部分放大剖面图)。以下，用图38说明与栓塞PL1和布线W1的形成有关的更优选的条件。
像图38所示的那样，从布线W1的最下表面到栓塞PL1的上表面的距离为长度L8。另一方面，从绝缘膜SO的上表面到布线W1的最下表面的距离为长度L9。在此，在本实施方式3的情形下，长度L8是上述长度L1(即L8＝L1)。另外，为了容易理解，在图38中，对绝缘膜SO的上表面赋予符号SOSF，作为绝缘膜SO的上表面SOSF示出；对栓塞PL1的上表面赋予PLSF，作为栓塞PL1的上表面PLSF示出；对布线W1的最下表面赋予符号W1SF，作为布线W1的最下表面W1SF示出。
此时，希望在长度L8和长度L9之间有L8＞L9的关系成立(即，希望长度L8比长度L9大)。通过以L8＞L9的关系成立的方式形成栓塞PL1和布线W1，可以在图35所示的使绝缘膜SO后退的工序中，在不增大绝缘膜SO的后退量、且确保在后面的工序中栓塞PLI1和布线W1在与半导体衬底1S垂直的方向上的连接的状态下，在作为低介电常数膜的绝缘膜IL2中形成整个布线W1。如果在图35所示的工序中，使绝缘膜SO后退的距离过大，则由于这会导致绝缘膜SO的蚀刻或者研磨的控制性、重现性相应地降低，所以是不优选的。因此，优选地，把后退的距离抑制到尽可能小，优选地，适用上述条件(L8＞L9的关系)。尤其是，如果尽可能地减小长度L9，则由于可以减小在图35示出的工序中的绝缘膜SO的上表面的后退量，所以无须降低使绝缘膜SO后退的工序的控制性、重现性，就可以使半导体器件的特性稳定。另外，与上述实施方式1、2不同，在本实施方式3中，由于整个布线W1形成在作为低介电常数膜的绝缘膜IL2中，所以可以更有效地降低布线间电容。在本实施方式3中，通过例如使L8＝30nm、L9＝5nm，满足上述条件(L8＞L9的关系)。
此后(布线W1形成后)的工序，与上述实施方式1相同，形成第2层布线，但在此省略其图示和说明。
本实施方式3中也是，与上述实施方式1、2同样地，基于栓塞PL1的上表面的口径(直径)与布线的下表面的宽度大致相同的情形进行了说明，但并不仅仅限于这样的情形，也可以有效地适用于栓塞PL1的口径(直径)比布线W1的下表面的宽度大的情形、栓塞PL1的口径(直径)比布线的下表面的宽度小的情形。
如果使用本实施方式3，则通过在形成栓塞PL1的研磨结束之后，使绝缘膜SO的表面(上表面)后退以使得栓塞PL1的上表面比绝缘膜SO的上表面高。通过使绝缘膜SO的表面(上表面)后退，即使此后形成的布线W1不以向绝缘膜SO中挖入(埋入)的状态形成，也可以确保栓塞PL1和布线W1在与半导体衬底1S垂直的方向上的连接。而且，通过使布线W1不向绝缘膜SO地挖入(埋入)地形成，增大在作为低介电常数膜的绝缘膜IL2中形成的布线W1的表面积，所以即使在把布线结构微细化时，也可以避免布线间电容的增大。而且，通过用一层绝缘膜IL2形成层间绝缘膜WIL1，整个布线W1形成在作为低介电常数膜的绝缘膜IL2中，所以可以更有效地降低布线间电容。
(实施方式4)
在上述实施方式3中，并不作为层间绝缘膜WIL的一部分而形成绝缘膜IL1，用一层绝缘膜IL2形成层间绝缘膜WIL1，整个布线W1形成在绝缘膜IL2中。在本实施方式4中，关于用一层绝缘膜IL2形成层间绝缘膜WIL1这一点与上述实施方式3相同，但布线W1不仅形成在绝缘膜IL2中，而且形成在层间绝缘膜SO中。即，布线W1的最下表面形成在绝缘膜SO中。
图39是本实施方式4中的半导体器件的要部剖面图，示出与上述实施方式1的上述图2所示的剖面A(A-A线的剖面)相当的剖面。
像图39所示的那样，本实施方式4中的半导体器件，与上述实施方式1～3的半导体器件同样地，以栓塞PL1的上表面比绝缘膜SO的上表面即层间绝缘膜PIL的上表面高的方式形成。另外，本实施方式4中的半导体器件，与上述实施方式3同样地，不形成绝缘膜IL1，用一层绝缘膜IL2形成层间绝缘膜WIL1。另外，本实施方式4中的半导体器件，与上述实施方式1同样地，布线W1不仅形成在层间绝缘膜WIL1中，而且形成在绝缘膜SO即层间绝缘膜PIL中。即，布线W1的最下表面形成在绝缘膜SO中即层间绝缘膜PIL中。
在本实施方式4中，通过使栓塞PL1以相对于绝缘膜SO的上表面即层间绝缘膜PIL的上表面突出了的状态形成，即使减小布线W1向绝缘膜SO中即层间绝缘膜PIL中挖入的量，也可以确保栓塞PL1和布线W1的连接。另外，通过减小布线沟WT1向绝缘膜SO中即层间绝缘膜PIL中挖入的量，可以增大在作为低介电常数膜的绝缘膜IL2中形成的布线W1的表面积。因此，可以降低例如布线W1间的布线间电容。在本实施方式4中，由于用一层作为低介电常数膜的绝缘膜IL2形成层间绝缘膜WIL1，所以可以期待比上述实施方式1进一步降低布线间电容的效果。
以下，参照附图说明本实施方式4中的半导体器件的制造方法。图40～图42是本实施方式4的半导体器件的制造工序中的要部剖面图，示出与上述剖面A相当的剖面。
上述实施方式1的上述图4～图8所示的工序，在本实施方式4中也同样地进行。
另外，在本实施方式4也是，在以下的工序中，谈及绝缘膜SO的上表面时，与层间绝缘膜PIL的上表面同义，而谈及绝缘膜SO中时，与层间绝缘膜PIL中同义。
在上述实施方式1的上述图8所示的工序之后，在本实施方式4中，像图40所示的那样，使绝缘膜SO的上表面后退。绝缘膜SO的上表面的后退量为例如25nm。使绝缘膜SO后退的方法，像在上述实施方式1中说明过的那样，可以通过干法蚀刻、湿法蚀刻、或者用对绝缘膜SO选择比的高的研磨液的CMP法进行。使绝缘膜SO后退之后，像图40所示的那样，绝缘膜SO的上表面比栓塞PL1的上表面低。即，使绝缘膜SO的上表面(表面)后退，以使得栓塞PL1相对于绝缘膜SO的上表面突出。
然后，通过单大马士革法(单镶嵌法)形成第1层布线。以下，说明第1层布线的形成法。
首先，像图41所示的那样，在层间绝缘膜PIL(绝缘膜SO)上和栓塞PL1上形成绝缘膜IL2。绝缘膜IL2，以覆盖从层间绝缘膜PIL(绝缘膜SO)的上表面突出了的部分的栓塞PL1的方式，在层间绝缘膜PIL(绝缘膜SO)上形成。为了降低布线间电容，作为低介电常数膜用例如SiOC膜形成绝缘膜IL2。绝缘膜IL2的膜厚为例如85nm。
在本实施方式4中，与上述实施方式3同样地，假设在形成SiOC膜时没有异常放电的担心时、无须用除了SiOC膜以外的低介电常数膜形成绝缘膜IL2等防止异常放电时、或者即使作为蚀刻停止层也无须形成绝缘膜IL1时的情形。因此，本实施方式4中也是，在绝缘膜IL2形成之前不形成上述绝缘膜IL1，用一层绝缘膜IL2形成层间绝缘膜WIL1，在以下的工序中，所谓绝缘膜IL2就是层间绝缘膜WIL1。
然后，像图42所示的那样，在绝缘膜IL2上形成布线沟WT1。栓塞PL1的上表面(上部)的至少一部分和侧面的一部分因布线沟WT1而被露出。布线沟WT1的深度为例如90nm。布线沟WT1的最下表面形成在绝缘膜SO中。即，布线沟WT1形成在绝缘膜IL2和绝缘膜SO中。布线沟WT1的最下表面位于比栓塞PL1的上表面低的位置，且位于比绝缘膜SO的上表面低例如5nm的位置上。在本实施方式5中，由于布线沟WT1的最下表面形成在绝缘膜SO中，因此，布线沟WT1的最下表面由绝缘膜SO的露出面构成，以后埋入该布线沟WT1的布线W1的最下表面与绝缘膜SO的该露出面接触。另外，图42，与上述实施方式1中的上述图19同样地，示出布线沟WT1形成在相对于栓塞PL1在与剖面A平行的方向上有错离的位置上时的情形。
在形成布线沟WT1时，像在上述实施方式1中描述过的那样，只要用通过光刻技术形成的光刻胶图案(构图了的光刻胶膜)作为掩模(蚀刻掩模)，对绝缘膜IL2干法蚀刻即可。在该蚀刻工序中，在例如划线区域，在绝缘膜IL2的蚀刻到达了绝缘膜SO的表面的时刻(即绝缘膜SO的表面的一部分露出了的时刻)，进行绝缘膜IL2的蚀刻的终点检测。在本实施方式4中，绝缘膜IL2，作为低介电常数膜用SiOC膜形成；绝缘膜SO，作为绝缘膜用氧化硅膜形成；由于绝缘膜IL2和绝缘膜SO用不同的材料(绝缘材料)形成，所以可以在绝缘膜IL2与绝缘膜SO的边界处检测蚀刻的终点。终点检测后，也是与上述实施方式1同样地，进行预定时间(一定时间)的蚀刻(绝缘膜SO的蚀刻)，完成布线沟WT1。最终，栓塞PL1的上表面(上部)的至少一部分和侧面的一部分因布线沟WT1而被露出。
因此，布线沟WT1形成工序包含：蚀刻绝缘膜IL2的第1步骤、在该第1步骤中的蚀刻到达了绝缘膜SO的上表面时检测绝缘膜IL2的蚀刻终点的第2步骤、以及在该第2步骤之后，蚀刻绝缘膜SO的第3步骤。
这样，在进行用来形成布线沟WT1的干法蚀刻的过程中，通过进行终点检测，把干法蚀刻工序分两阶段(第1步骤和第3步骤)形成布线沟WT1，可以避免进行过度蚀刻而使得布线沟WT1的最下表面形成在靠近n沟道型MISFET Q1的栅电极G1的位置上。另外，可以提高蚀刻的加工精度。
另外，在该干法蚀刻后(即，用来形成布线沟WT1的干法蚀刻工序后)，在应从布线沟WT1露出的栓塞PL1的侧面残留绝缘膜IL2或绝缘膜SO时，优选地，通过在该干法蚀刻后进一步进行湿法蚀刻等，去除在栓塞PL1的侧面残留的绝缘膜IL2、绝缘膜SO，从布线沟WT1露出栓塞PL1的侧面。由此，可以确保在后面的工序中形成的布线W1与栓塞PL1的可靠连接。
本实施方式4中也是，由于利用图40所示的工序使绝缘膜SO后退，所以栓塞PL1的上表面形成在比绝缘膜SO的上表面高的位置上。另一方面，布线沟WT1的最下表面形成在绝缘膜SO中，而且，布线沟WT1的最下表面形成在比栓塞PL1的上表面低的位置上。因此，栓塞PL1的上表面的至少一部分和栓塞PL1的侧面的一部分因布线沟WT1而被露出，在此后的工序中在布线沟WT1中埋入了导电膜时，可以把栓塞PL1和该埋入布线沟WT1中的导电膜可靠地连接。
然后，与上述实施方式1同样地，在包含布线沟WT1的内壁(侧面和底部)上的绝缘膜IL2上形成阻挡导电体膜WBM，通过在阻挡导电体膜WBM上以埋入(填满)布线沟WT1内的方式形成导电体膜CUF，然后用CMP法研磨去除在布线沟WT1的外部形成的不需要的导电体膜CUF和阻挡导电体膜WBM，像上述图39所示的那样，形成布线W1。布线W1由埋入并残留在布线沟WT1内的导电体膜CUF和阻挡导电体膜WBM形成。布线W1的深度是与布线沟WT1相同的深度，为例如90nm。另外，布线W1的最下表面的位置也是与图42所示的布线沟WT1的最下表面相同的位置。
由于布线沟WT1形成在绝缘膜IL2和绝缘膜SO中，即，布线沟WT1的最下表面形成在绝缘膜SO中，所以向布线沟WT1埋入阻挡导电体膜WBM和导电体膜CUF而形成的布线W1也形成在绝缘膜IL2和绝缘膜SO中，布线W1的最下表面形成在绝缘膜SO中。另外，像上述图39所示的那样，由于栓塞PL1的上表面形成在比绝缘膜SO的上表面高的位置上，且布线W1的最下表面形成在比栓塞PL1的上表面低的位置上，所以成为栓塞PL1的上表面的至少一部分和侧面的一部分都被布线W1覆盖的状态。由此，可以确保栓塞PL1和布线W1的连接，提高栓塞PL1和布线W1的连接的可靠性。
而且，在本实施方式4中，虽然与上述实施方式1同样地，布线W1一直形成到绝缘膜SO中，但与上述实施方式1不同，层间绝缘膜WIL1由一层绝缘膜IL2形成。因此，与层间绝缘膜WIL1由绝缘膜IL1和绝缘膜IL2这两层形成时相比，本实施方式4的情形下，布线W1中的在作为低介电常数膜的绝缘膜IL2中形成的部分的比例增大。因此，本实施方式4的情形下，可以比上述实施方式1更有效地降低布线间电容。
另一方面，在上述实施方式3中，由于整个布线W1形成在作为低介电常数膜的绝缘膜IL2中，所以可以比本实施方式4更有效地降低布线间电容。但是，在上述实施方式3中，为了在绝缘膜IL2中形成整个布线W1，如果考虑确保栓塞PL1和布线W1在与半导体衬底1S垂直的方向上的连接的必要性，则上述图35的工序中的绝缘膜SO的后退量必须比本实施方式4大。与此不同，如果是像本实施方式4那样的结构，则由于通过把布线W1的一部分一直形成到绝缘膜SO中，确保栓塞PL1和布线W1在与半导体衬底1S垂直的方向上的连接，所以可以使图42的工序中的绝缘膜SO的后退量比上述实施方式3小。因此，在本实施方式4中，可以使绝缘膜SO后退的工序(图42的工序)中的控制性、重现性提高，使半导体元件的特性稳定。
另外，在本实施方式4中，通过使栓塞PL1的上表面形成得比绝缘膜SO的上表面高，与上述比较例的制造工序时的情形相比，布线W1也向绝缘膜SO较深地挖入，可以确保布线W1与栓塞PL1在与半导体衬底1S垂直的方向上相重叠的长度L1。因此，即使在把布线微细化时，也可以避免因布线W1中的在绝缘膜SO中形成的部分的比例增大导致的布线W1间的布线电容的增大。
另外，在本实施方式4中，通过避免布线沟WT1的最下表面在靠近n沟道型MISFETQ1的栅电极G1的位置上形成，可以避免布线W1与栅电极G1之间的距离太接近，避免布线W1和栅电极G1的可靠性降低。在本实施方式4中，说明了用低介电常数膜形成绝缘膜IL2时的情形，但就避免布线W1和栅电极G1的可靠性降低的效果而言，绝缘膜IL2不一定非要用低介电常数膜形成。此时，作为绝缘膜，可以用例如氧化硅膜形成绝缘膜IL2。
在本实施方式4中，与上述实施方式1～3同样地，只要形成为栓塞PL1的上表面至少比绝缘膜SO的上表面稍高，就可以获得上述的效果，但在此，说明形成栓塞PL1和布线W1时的更优选的条件。
图43是把图39中的栓塞PL1和布线W1连接的区域的周边放大得到的要部放大剖面图(部分放大剖面图)。以下，用图43说明与栓塞PL1和布线W1的形成有关的更优选的条件。
像图43所示的那样，从绝缘膜SO的上表面到栓塞PL1的上表面的距离为长度L10。另一方面，从布线W1的最下表面到绝缘膜SO的上表面的距离为长度L11。在此，在本实施方式4的情形下，长度L10和长度L11的和是上述长度L1(即L1＝L10+L11)。另外，为了容易理解，在图43中，对绝缘膜SO的上表面赋予符号SOSF，作为绝缘膜SO的上表面SOSF示出；对栓塞PL1的上表面赋予符号PLSF，作为栓塞PL1的上表面PLSF示出；对布线W1的最下表面赋予符号W1SF，作为布线W1的最下表面W1SF示出。
此时，希望在长度L10和长度L11之间有L10＞L11的关系成立(即，希望长度L10比长度L11大)。通过以L10＞L11的关系成立的方式形成栓塞PL1和布线W1，可以避免布线W1向绝缘膜SO中挖入形成的量(即，与长度L11相当的量)增大，且可以确保栓塞PL1和布线W1在与半导体衬底1S垂直的方向上的连接。另外，通过避免布线W1在绝缘膜SO中挖入的量(即，与长度L11相当的量)增大，可以增大布线W1中的在作为低介电常数膜的绝缘膜IL2中形成的部分的比例。换言之，通过避免布线W1向绝缘膜SO中挖入地形成的量(即，与长度L11相当的量)增大，可以增大布线W1与作为低介电常数膜的绝缘膜IL2接触的面积。因此，可以降低例如相邻布线W1间的布线间电容。另外，通过避免布线W1的最下表面形成在靠近n沟道型MISFET Q1的栅电极G1的位置上，可以避免布线W1和栅电极G1的可靠性降低。尤其是，通过尽可能地减小长度L11，可以减小布线W1在绝缘膜SO中形成的量(即，与长度L11相当的量)，所以可以有效地降低布线间电容，避免布线W1和栅电极G1的可靠性降低。在本实施方式4中，通过例如使L10＝25nm、L11＝5nm，满足上述条件(L10＞L11的关系)。
此后(布线W1形成后)的工序，与上述实施方式1相同，形成第2层布线，但在此省略其图示和说明。
本实施方式4中也是，与上述实施方式1～3同样地，基于栓塞PL1的上表面的口径(直径)与布线W1的下表面的宽度大致相同的情形进行了说明，但并不仅仅限于这样的情形，也可以有效地适用于栓塞PL1的口径(直径)比布线W1的下表面的宽度大的情形、栓塞PL1的口径(直径)比布线W1的下表面的宽度小的情形。
如果使用本实施方式4，则通过在形成栓塞PL1的研磨结束之后，使绝缘膜SO的表面后退以使得栓塞PL1的上表面比绝缘膜SO的上表面高。通过使绝缘膜SO的表面后退，即使与上述比较例的制造工序时相比减小此后形成的布线W1向绝缘膜SO中挖入(埋入)的量，也可以确保栓塞PL1和布线W1在与半导体衬底1S垂直的方向上的连接。而且，通过减小布线W1向绝缘膜SO中挖入(埋入)的量，增大在作为低介电常数膜的绝缘膜IL2中的布线W1的表面积，所以即使在把布线结构微细化时，也可以避免布线间电容的增大。而且，通过用一层绝缘膜IL2形成层间绝缘膜WIL1，进一步增大在作为低介电常数膜的绝缘膜IL2中形成的布线W1的表面积，所以可以更有效地降低布线间电容。
(实施方式5)
在上述实施方式1～4中，用绝缘膜SN和其上的绝缘膜SO构成层间绝缘膜PIL，绝缘膜SO可以由O3-TEOS膜、P-TEOS膜、或者O3-TEOS膜和P-TEOS膜的层叠膜等的膜形成。而在本实施方式5中，绝缘膜SO作为O3-TEOS膜和其上的P-TEOS膜的层叠膜形成。
图44是本实施方式5中的半导体器件的要部剖面图，示出与上述实施方式1的上述图2所示的剖面A(A-A线的剖面)相当的剖面。
在图44所示的本实施方式的半导体器件中，用绝缘膜SN和其上的绝缘膜SO构成层间绝缘膜PIL，该氧化硅膜SO作为O3-TEOS膜OTS和P-TEOS膜PTS的层叠膜形成。本实施方式5中的半导体器件，由于除了氧化硅膜SO作为O3-TEOS膜OTS和P-TEOS膜PTS的层叠膜形成以外，是与上述实施方式1中的半导体器件相同的构成，所以在此省略其重复说明。
以下，参照附图说明本实施方式5中的半导体器件的制造方法。图45～图49是本实施方式5的半导体器件的制造工序中的要部剖面图，示出与上述剖面A相当的剖面。
上述实施方式1的上述图4所示的工序，在本实施方式5中也同样地进行。
在上述实施方式1的上述图4所示的工序之后，在本实施方式5中，像图45所示的那样，在形成了n沟道型MISFET Q1的半导体衬底1S上形成绝缘膜SN。即，以覆盖栅电极G1和侧墙SW1的方式，在包含金属硅化物层NSF1上的半导体衬底1S上形成绝缘膜SN。绝缘膜SN，与上述实施方式1同样地，作为绝缘膜通过例如氮化硅膜形成，
然后，在本实施方式5中，在绝缘膜SN上形成O3-TEOS膜OTS。形成O3-TEOS膜OTS是因为，由于O3-TEOS膜表现出优良的流动性，所以作为埋入在半导体衬底1S上形成的n沟道型MISFET Q1等的半导体元件之间(例如相邻栅电极之间)的膜是优选的。但是，O3-TEOS膜生长速度慢，且机械强度差。因此，在本实施方式5中，用O3-TEOS膜OTS埋入半导体元件之间(例如相邻栅电极之间)之后，在O3-TEOS膜OTS上形成比O3-TEOS膜OTS机械强度高、吸湿性低的P-TEOS膜PTS。与O3-TEOS膜OTS相比，P-TEOS膜PTS的流动性差，沿作为基底膜的O3-TEOS膜OTS的形状以基本均匀的厚度形成。因此，像图45所示的那样，如果形成P-TEOS膜PTS，则成为在n沟道型MISFET Q1等的半导体元件的上部形成的P-TEOS膜PTS隆起的状态。在本实施方式5中，例如，堆积O3-TEOS膜OTS的膜厚为45nm，堆积P-TEOS膜PTS的膜厚为100nm。
然后，像图46所示的那样，用CMP法研磨P-TEOS膜PTS的表面(上表面)而使其平坦化。在该研磨中，需要预先做成在研磨结束的阶段在n沟道型MISFET Q1等的半导体元件的上部残留一定膜厚的P-TEOS膜PTS的状态。其原因如下。即，O3-TEOS膜埋入性好，比P-TEOS膜吸湿性高(容易吸收水分)，在膜形成阶段水分含量高，有绝缘性不好的倾向。即，O3-TEOS膜OTS是比P-TEOS膜PTS吸湿性高的绝缘膜，P-TEOS膜PTS是比O3-TEOS膜OTS吸湿性低的绝缘膜。因此，如果在n沟道型MISFET Q1上形成的P-TEOS膜PTS过薄或者全被研磨掉，则在第1层布线的层间绝缘膜(层间绝缘膜WIL1)中形成了布线W1(第1层布线)时，布线W1与O3-TEOS膜OTS之间的距离很近，或者布线W1与O3-TEOS膜OTS相接触，从而会担心布线W1相对于O3-TEOS膜OTS的可靠性会降低。因此，在本工序(P-TEOS膜PTS的研磨工序)中，必须设定堆积P-TEOS膜PTS的膜厚以及其后的P-TEOS膜PTS的研磨量，以使得在研磨后在n沟道型MISFET Q1等的半导体元件上也残留所期望的膜厚的P-TEOS膜PTS。
层间绝缘膜PIL由绝缘膜SN和其上的绝缘膜SO构成，但在本实施方式5中，绝缘膜SO由O3-TEOS膜OTS和其上形成的P-TEOS膜PTS形成。因此，以下的工序中，谈及P-TEOS膜PTS的上表面时，与绝缘膜SO的上表面或者层间绝缘膜PIL的上表面同义；另外，谈及P-TEOS膜PTS中时，与层间绝缘膜PIL中或者绝缘膜SO中同义。
然后，与上述实施方式1的上述图6所示的工序同样地，像图47所示的那样，通过用通过光刻技术在层间绝缘膜PIL上形成的光刻胶图案(被构图了的光刻胶膜)作为掩模(蚀刻掩模)，对层间绝缘膜PIL干法蚀刻，在层间绝缘膜PIL中形成接触孔CNT1。然后，与上述实施方式1的上述图7所示的工序同样地，像图47所示的那样，在包含接触孔CNT1的内壁(侧面和底部)的层间绝缘膜PIL上形成阻挡导电体膜PBM。接着在阻挡导电体膜PBM上形成导电体膜TF。用阻挡导电体膜PBM和导电体膜TF埋入接触孔CNT1内。
然后，与上述实施方式1的上述图8和图9所示的工序同样地，像图48所示的那样，去除在接触孔CNT1的外部形成的不需要的阻挡导电体膜PBM和导电体膜TF，形成栓塞PL1，然后使P-TEOS膜PTS的上表面后退，以使得P-TEOS膜PTS的上表面比栓塞PL1的上表面低。即，使P-TEOS膜PTS的上表面后退，以使得栓塞PL1的上表面相对于P-TEOS膜PTS的上表面突出。与上述实施方式1同样地，本实施方式5中也是，使P-TEOS膜PTS(层间绝缘膜PIL)的上表面后退的方法是，只要使P-TEOS膜PTS的上表面相对于栓塞PL1选择性地后退就可以，也可以是干法蚀刻、湿法蚀刻、或者通过CMP法的研磨。本工序(使P-TEOS膜PTS的上表面后退的工序)中也是，在使P-TEOS膜PTS的上表面后退时，必须在n沟道型MISFET Q1等的半导体元件上残留所期望的膜厚的P-TEOS膜PTS。这是为了避免因O3-TEOS膜OTS使布线W1的可靠性降低。
然后，像图49所示的那样，与上述实施方式1的上述图10所示的工序同样地，作为第1层布线的层间绝缘膜WIL1，形成绝缘膜IL1和绝缘膜IL2。绝缘膜IL2作为低介电常数膜形成。虽然在本实施方式5中形成绝缘膜IL1，但像上述实施方式3、4那样，如果不需要形成绝缘膜IL1，则也可以用一层作为低介电常数膜的绝缘膜IL2形成层间绝缘膜WIL1。
然后，与上述实施方式1的图19、图20和图21(a)所示的工序同样地，像上述图44所示的那样，在层间绝缘膜WIL1中形成布线沟WT1，以埋入布线沟WT1内部的方式形成阻挡导电体膜WBM以及导电体膜CUF，通过用CMP法去除不需要的阻挡导电体膜WBM以及导电体膜CUF，形成布线W1。
在图48示出的工序中，由于使P-TEOS膜PTS的上表面后退，以使得栓塞PL1的上表面比P-TEOS膜PTS的上表面高，所以即使以确保布线W1与栓塞PL1在与半导体衬底1S垂直的方向上的长度L1的大小的连接的方式形成布线W1，与上述比较例的制造工序的情形相比，也可以减小布线W1向绝缘膜SO中挖入的量。因此，可以以布线W1与O3-TEOS膜OTS之间的距离不接近的状态形成布线W1，所以可以避免因O3-TEOS膜OTS使布线W1的可靠性降低。而且，本实施方式5中，在形成布线沟WT1时，像在上述实施方式1中描述过的那样，由于进行采用了终点检测的蚀刻，所以P-TEOS膜PTS的蚀刻量不会过大，从而可以避免布线沟WT1的最下表面在靠近n沟道型MISFET Q1的栅电极G1的位置上形成。其结果，可以避免布线W1在靠近栅电极G1的位置上形成，可以避免栅电极G1和布线W1的可靠性降低。
本实施方式5，由于说明了上述实施方式1中的构成层间绝缘膜PIL的绝缘膜SO进一步由O3-TEOS膜OTS和在其上形成的P-TEOS膜PTS形成时的情形，所以除了可以避免因O3-TEOS膜OTS使布线W1的可靠性降低以外，还具有与上述实施方式1中描述的效果相同的效果。
另外，在本实施方式5中，说明了用低介电常数膜形成绝缘膜IL2时的情形，但就避免布线W1和栅电极G1的可靠性降低、或者避免布线W1和O3-TEOS膜OTS的可靠性降低的效果而言，绝缘膜IL2不一定非要用低介电常数膜形成。此时，作为绝缘膜，可以用例如氧化硅膜形成绝缘膜IL2。
关于形成栓塞PL1和布线W1时的优选条件也是，通过以与上述实施方式1相同的条件形成，除了获得与上述实施方式1相同的效果以外，还可以避免O3-TEOS膜OTS和布线W1的可靠性降低。
此后(布线W1形成后)的工序，与上述实施方式1相同，形成第2层布线，但在此省略其图示和说明。
在本实施方式5中说明了按照上述实施方式1的制造工序制造本实施方式5中的半导体器件的情形，但除了使上述实施方式1的绝缘膜SO由O3-TEOS膜OTS和P-TEOS膜的层叠膜形成时的情形以外，在上述实施方式2～4中使绝缘膜SO由O3-TEOS膜OTS和P-TEOS膜的层叠膜形成时的情形下，也可以适用本实施方式5。在上述实施方式2～4中使绝缘膜SO由O3-TEOS膜OTS和其上的P-TEOS膜的层叠膜形成时，除了上述实施方式2～4中的上述的效果以外，还具有可以避免因O3-TEOS膜OTS使布线W1的可靠性降低的效果。
(实施方式6)
在上述实施方式1～5中，第一层布线(布线W1)的布线宽度以一种宽度形成。而在本实施方式6中，第一层布线(布线W1、W1a)的布线宽度以两种以上宽度形成。在此，布线宽度是指，沿与电流流动的方向垂直的方向切断时的布线的宽度(与半导体衬底1S的主面平行的方向的尺寸)。
以下，对于本实施方式6，说明在上述实施方式1的基础上形成布线宽度不同的布线时的情形。因此，在上述实施方式1中只用剖面A进行了说明，而在本实施方式6中，除了剖面A以外，还使用沿在上述图2中示出的C-C线的剖面图，说明本实施方式6中的半导体器件及其制造方法。以下，把沿上述图2中示出的C-C线的剖面称为剖面C。
图50是本实施方式6中的半导体器件的要部剖面图，除了上述图3中所示的上述实施方式1的剖面A(A-A线的剖面)以外，还示出剖面C的剖面图(C-C线的剖面图)。图50中剖面A的剖面图(A-A线的剖面)所示的半导体器件的构成，由于是与上述实施方式1的半导体器件的构成相同的构成，所以说明省略。
以下，说明图50中剖面C的剖面图(C-C线的剖面图)所示的半导体器件的构成。
在剖面C中，像图50所示的那样，在剖面A上形成的n沟道型MISFET Q1的栅电极G1的端部形成在元件隔离区STI上，在栅电极G1的上部形成金属硅化物层(金属硅化物膜)NSF1。另外，夹着元件隔离区STI形成p型半导体区PS2，在p型半导体区PS2的上部形成金属硅化物层NSF1。p型半导体区PS2，由于在p型阱PWL1内形成，所以p型阱PWL1和p型半导体区PS2电气连接。在p型半导体区PS2的上部形成的金属硅化物层NSF1的上部配置栓塞PL1a(和接触孔PL1a)，该栓塞PL1a的底部与在p型半导体区PS2的上部形成的金属硅化物层NSF1连接。通过该栓塞PL1a向p型半导体区PS2和p型阱PWL1提供规定的电位。在此，栓塞PL1a是用与栓塞PL1相同的工序在同一层(层间绝缘膜PIL)中形成的栓塞，形成在层间绝缘膜PIL中。具体地说，在层间绝缘膜PIL中，用与接触孔CNT1a相同的工序形成接触孔(贯通孔、孔)CNT1a，在该接触孔CNT1a内用与栓塞PL1相同的工序形成栓塞PL1a。与栓塞PL1同样地，栓塞PL1a也由阻挡导电体膜PBM和导电体膜TF形成。
在本实施方式6中，如上所述，第一层布线的布线宽度以两种以上宽度构成。在图50中示出第一层布线中的布线的宽度以两种宽度形成时的情形，布线W1a的宽度比布线W1的宽度大。在此，布线W1a是用与布线W1相同的工序在同一层(第一层布线)中形成的布线。另外，为了容易理解，上述图2和图24中，对布线W1a的宽度赋予符号W1aW，作为布线W1a的宽度W1aW示出；对布线W1的宽度赋予符号W1W，作为布线W1的宽度W1W示出，布线W1a的宽度W1aW比布线W1的宽度W1W大(即W1aW＞W1W)。在本实施方式6中，布线W1的上表面中的宽度(对应于宽度W1W)为例如50nm，布线W1a的上表面中的宽度(对应于宽度W1aW)为例如250nm。作为像布线W1a那样布线宽度宽的布线，有例如提供电源电压的电源布线。布线W1a是埋入布线沟WT1a的所谓的埋入布线(大马士革布线、单大马士革布线)。栓塞PL1a的一部分从布线沟WT1a露出，从布线沟WT1a露出的栓塞PL1a与埋入该布线沟WT1a的布线W1a相接而电气连接。因此，布线W1a是形成在层间绝缘膜WIL1中的埋入布线、且可以看作与栓塞PL1a连接的埋入布线。
下面，说明布线W1和布线W1a的深度。布线W1a，与布线W1同样地，其最下表面形成在层间绝缘膜SO中。但是，像图50所示的那样，布线W1a的最下表面形成在比布线W1的最下表面低的位置上。即，布线W1a的深度比布线W1的深度深。布线W1的深度，与上述实施方式1～5相同，为例如90nm。另一方面，布线W1a的深度为例如105～110nm。
另外，在平面上与栓塞PL1不相重叠的部分的布线W1的下表面(底面)构成布线W1的最下表面，同样地，在平面上与栓塞PL1a不相重叠的部分的布线W1a的下表面(底面)构成布线W1a的最下表面。另外，在平面上与栓塞PL1不相重叠的部分的布线沟WT1的下表面(底面)构成布线沟WT1的最下表面，同样地，在平面上与栓塞PL1a不相重叠的部分的布线沟WT1a的下表面(底面)构成布线沟WT1a的最下表面。
另一方面，与栓塞PL1同样地，栓塞PL1a的上表面形成在比绝缘膜SO(层间绝缘膜PIL)的上表面高的位置上。另外，与布线W1和栓塞PL1同样地，布线W1a的下表面(更具体地，布线W1a的最下表面)形成在比栓塞PL1a的上表面低的位置上。由此，即使与上述比较例的制造工序时相比减小布线W1向绝缘膜SO中挖入的量，也可以确保栓塞PL1a和布线W1a的连接。另外，通过增大在作为低介电常数膜的绝缘膜IL2中形成的布线W1a的表面积，可以降低布线W1a与其它布线之间的布线间电容。
图50，除了在剖面A中示出栓塞PL1和布线W1在与半导体衬底1S垂直的方向上相重叠的长度即长度L1以外，还在剖面C中示出栓塞PL1a和布线W1a在与半导体衬底1S垂直的方向上相重叠的长度即长度L1a。该长度L1a也是从布线W1a的下表面(更具体地，布线W1的最下表面)到栓塞PL1a的上表面的距离。
栓塞PL1a的上表面与栓塞PL1的上表面形成在大致相同的高度上，另一方面，布线W1a的最下表面形成在比布线W1的最下表面更低的位置(即离半导体衬底1S近的位置)上。因此，长度L1a比长度L1长(即L1a＞L1)。即，从布线W1的下表面(更具体地，布线W1的最下表面)到栓塞PL1的上表面的距离(对应于长度L1)比从布线W1a的下表面(更具体地，布线W1的最下表面)到栓塞PL1a的上表面的距离(长度L1a对应于)小。因此，与栓塞PL1和布线W1的连接的可靠性相比，栓塞PL1a和布线W1a的连接的可靠性更高。但是，由于布线W1a在绝缘膜SO中形成的深度比布线W1在绝缘膜SO中形成的深度深，栅电极G1和布线W1a的距离比栅电极G1和布线W1的距离短。
以下，参照附图说明本实施方式6中的半导体器件的制造方法。图51和图52是本实施方式6的半导体器件的制造工序中的要部剖面图，示出与上述图50相当的剖面(剖面A和剖面C的剖面图)。
上述实施方式1的上述图4～图10示出的工序，在本实施方式6中也与上述实施方式1同样地进行。另外，在上述图6的工序中，除了接触孔CNT1之外还在层间绝缘膜PIL中形成接触孔CNT1a，在上述图7的工序中，以埋入接触孔CNT1的内部和接触孔CNT1a的内部的方式，形成阻挡导电体膜PBM和导电体膜TF。另外，在上述图8的工序中，通过CMP法去除在接触孔CNT1、CNT1a的外部形成的不需要的导电体膜TF和阻挡导电体膜PBM，形成栓塞PL1和栓塞PL1a。此时，栓塞PL1a由埋入并残留在接触孔CNT1内的阻挡导电体膜PBM和导电体膜TF形成。另外，在上述图9的工序中，使绝缘膜SO(层间绝缘膜PIL)的上表面后退，以使得绝缘膜SO(层间绝缘膜PIL)的上表面比栓塞PL1的上表面和栓塞PL1a的上表面低，在上述图10的工序中，在包含栓塞PL1、PL1a上的层间绝缘膜PIL上形成层间绝缘膜WIL1。
另外，在本实施方式6也是，在以下的工序中，谈及绝缘膜SO的上表面时，与层间绝缘膜PIL的上表面同义，而谈及绝缘膜SO中时，与层间绝缘膜PIL中同义。
在图51中示出上述实施方式1的上述图10示出的工序(层间绝缘膜WIL1形成工序)结束的时刻的剖面A和剖面C。像图51所示的那样，与剖面A同样地，在剖面C中也是，绝缘膜SO的上表面比栓塞PL1的上表面和栓塞PL1a的上表面后退(低)，栓塞PL1的一部分(上部)和栓塞PL1a的一部分(上部)从绝缘膜SO上表面突出。
另外，作为形成第一层布线的层间绝缘膜WIL1，形成绝缘膜IL1和绝缘膜IL2，与上述实施方式1同样地，为了降低布线间电容，用作为低介电常数膜的SiOC膜形成绝缘膜IL2；为了防止用SiOC膜形成绝缘膜IL2时的异常放电，作为绝缘膜由氧化硅膜形成绝缘膜IL1。
在本实施方式6中，为了适用与上述实施方式1的制造工序相同的制造工序而形成绝缘膜IL1，但如果像上述实施方式3、4那样，形成绝缘膜IL1不是必需的，也可以用一层作为低介电常数膜的绝缘膜IL2形成层间绝缘膜WIL1。
然后，与上述实施方式1的上述图19所示的工序同样地形成布线沟(布线沟WT1、WT1a)，像图52所示的那样，除了剖面A中的布线沟WT1以外，还在剖面C中，在层间绝缘膜WIL1中形成布线沟WT1a。此时，布线沟WT1、WT1a形成为，布线沟WT1的下表面(更具体地，布线沟WT1的最下表面)在比栓塞PL1的上表面低的位置，布线沟WT1a的下表面(更具体地，布线沟WT1a的最下表面)在比栓塞PL1的上表面低的位置。布线沟WT1a的宽度比布线沟WT1的宽度大。
另外，为了容易理解，图52中，对布线沟WT1a的宽度赋予符号WT1aW，作为布线沟WT1a的宽度WT1aW示出；对布线沟WT1的宽度赋予符号WT1W，作为布线沟WT1的宽度WT1W示出，布线沟WT1a的宽度WT1aW比布线沟WT1的宽度WT1W大(即WT1aW＞WT1W)。在此，布线沟WT1a的宽度(WT1aW)与埋入该布线沟WT1a的布线W1a的宽度(上述宽度W1aW)相同(即WT1aW＝W1aW)，布线沟WT1的宽度(WT1W)与埋入该布线沟WT1的布线W1的宽度(上述宽度W1W)相同(即WT1W＝W1W)。另外，布线沟WT1a的最下表面在后述的图53中位于与布线W1a的最下表面W1aSF相同的位置，布线沟WT1的最下表面在后述的图53中位于与布线W1的最下表面W1SF相同的位置。
与上述实施方式1中描述的剖面A中的布线沟WT1同样地，剖面C中的布线沟WT1a的最下表面形成绝缘膜SO中。即，布线沟WT1a形成在层间绝缘膜WIL1和绝缘膜SO中。此时，布线沟WT1a向绝缘膜SO中挖入的深度比布线沟WT1向绝缘膜SO中挖入的深度大。考虑其原因如下。
即，通过用通过光刻技术形成的光刻胶图案(构图了的光刻胶膜)作为掩模(蚀刻掩模)，对层间绝缘膜WIL1和绝缘膜SO实施干法蚀刻，形成布线沟WT1、WT1a。在该干法蚀刻工序中，如果应形成的图案的开口面积大，则干法蚀刻时使用的反应性气体容易进入，有蚀刻容易进行的倾向。另外，在干法蚀刻的过程中，由于在由干法蚀刻形成的图案的侧壁上附着聚合物，侧壁蚀刻被抑制，随着干法蚀刻的进行而反应的开口面积减小，所以蚀刻的速度也随之减慢。但是如果开口面积大则其影响比较小，所以蚀刻更容易进行。即，通过使布线沟WT1a的宽度比布线沟WT1的宽度大，布线沟WT1a的开口面积比布线沟WT1的开口面积大，所以像图52所示的那样，布线沟WT1a的深度比布线沟WT1的深度深。即，与布线沟WT1相比，布线沟WT1a以向绝缘膜SO中更深地挖入的状态形成。因此，布线沟WT1a的最下表面位于比布线沟WT1的最下表面低的位置上，如果比较布线沟WT1a的最下表面和布线沟WT1的最下表面，则布线沟WT1a的最下表面形成在靠近栅电极G1的位置(高度)。在后面的工序中向布线沟WT1、WT1a埋入导电膜而形成第一层布线，但如果布线沟WT1a的下表面与栅电极的距离太近，则有第一层布线和栅电极G1的可靠性降低的可能性。因此，必须以可以确保第一层布线和栅电极G1的可靠性的方式，考虑向绝缘膜SO中挖入的深度地形成布线沟WT1a。布线沟WT1a的深度为例如105～110nm。另外，布线沟WT1a的最下表面形成为，位于比栓塞PL1a的上表面低的位置，而且位于比绝缘膜SO的上表面低例如20～25nm的位置。
形成布线沟WT1、WT1a的工序，与上述实施方式1中的形成布线沟WT1的工序同样地进行。通过用来形成布线沟WT1、WT1a的蚀刻，与栓塞PL1同样地，栓塞PL1a中也是，其上表面(上部)的至少一部分和侧面的一部分被露出。另外，栓塞PL1从布线沟WT1露出，栓塞PL1a从布线沟WT1a露出。因此，如果在后面的工序中向布线沟WT1a埋入导电膜，则可以把栓塞PL1a和埋入布线沟WT1a的导电膜可靠地连接。
另一方面，通过上述实施方式1的上述图8示出的工序，栓塞PL1和栓塞PL1a在大致相同的高度上形成，但是像上述那样，如果比较布线沟WT1a的最下表面和布线沟WT1的最下表面，则布线沟WT1a的最下表面形成在比布线沟WT1的最下表面更低的位置上。因此，栓塞PL1a的侧面中的因布线沟WT1a而露出的部分的距离(在与半导体衬底1S垂直的方向上的距离)比栓塞PL1的侧面中的因布线沟WT1而露出的部分的距离(在与半导体衬底1S垂直的方向上的距离)大。即，从布线沟WT1的下表面(更具体地，布线沟WT1的最下表面)到栓塞PL1的上表面的距离L1b比从布线沟WT1a的下表面(更具体地，布线沟WT1a的最下表面)到栓塞PL1a的上表面的距离L1c小(即L1b＜L1c)。该距离L1b是形成布线W1后的上述长度L1(即L1b＝L1)，该距离L1c是形成布线W1a后的上述长度L1a(即L1c＝L1a)。
在本工序中，在用来形成布线沟WT1、WT1a的干法蚀刻之后，可能在应从布线沟WT1、WT1a露出的栓塞PL1、PL1a的侧壁上残留绝缘膜IL1，在有残留时，优选地，通过在该干法蚀刻后进行湿法蚀刻等，去除在栓塞PL1、PL1a的侧壁上残留的绝缘膜IL1，从布线沟WT1、WT1a露出栓塞PL1、PL1a的侧面。由此，可以确保在后面的工序中形成的布线W1、W1a与栓塞PL1、PL1a的可靠连接。
然后，与上述实施方式1的上述图20和图21(a)所示的工序同样地，像上述图50所示的那样，以埋入布线沟WT1、WT1a内部的方式形成阻挡导电体膜WBM和导电体膜CUF，通过用CMP法去除在布线沟WT1、WT1a的外部形成的不需要的导电体膜CUF和阻挡导电体膜WBM，形成布线W1、W1a。布线W1由埋入并残留在布线沟WT1内的导电体膜CUF和阻挡导电体膜WBM形成，布线W1a由埋入并残留在布线沟WT1a内的导电体膜CUF和阻挡导电体膜WBM形成。由于栓塞PL1a的一部分从布线沟WT1a露出，所以埋入该布线沟WT1a的布线W1a与栓塞PL1a连接，另外，由于栓塞PL1的一部分从布线沟WT1露出，所以埋入该布线沟WT1的布线W1与栓塞PL1连接。
布线W1a的深度是与布线沟WT1a相同的深度，为例如105～110nm，布线W1a的最下表面位于比栓塞PL1a的上表面更低的位置、且比绝缘膜SO的上表面低例如20～25nm的位置上。布线沟WT1a的最下表面形成在比布线沟WT1的最下表面更靠近栅电极G1的位置(高度)，所以布线沟W1a的最下表面形成在比布线沟W1的最下表面更靠近栅电极G1的位置(高度)。但是，与上述实施方式1同样地，本实施方式6中也是，通过使栓塞PL1以从绝缘膜SO突出的方式形成，即使降低布线W1中的在绝缘膜SO中形成的部分的深度，也可以确保栓塞PL1和布线W1的连接，所以用与布线W1相同的工序形成的布线W1a中的在绝缘膜SO中形成的部分的深度被降低。因此，本实施方式6中也是，与上述比较例的制造工序时的情形相比，由于作为低介电常数膜的绝缘膜IL2中的布线W1、W1a的表面积增大，所以可以避免布线间电容的增大。
另外，由于与布线W1同样地，布线W1a中的在绝缘膜SO中形成的部分的深度也被降低，所以可以避免布线W1和栅电极G1的距离太接近，同时，可以避免布线W1a和栅电极G1的距离太接近，所以可以避免布线W1和栅电极G1的可靠性和布线W1a和栅电极G1的可靠性降低。在本实施方式6中，说明了用低介电常数膜形成绝缘膜IL2时的情形，但就避免布线W1和栅电极G1的可靠性和布线W1a和栅绝缘膜G1的可靠性的降低的效果而言，绝缘膜IL2不一定非要用低介电常数膜形成。此时，作为绝缘膜，可以用例如氧化硅膜形成绝缘膜IL2。
在本实施方式6中，与上述实施方式1～5同样地，只要形成为栓塞PL1和栓塞PL1a的上表面至少比绝缘膜SO的上表面高，就可以获得上述的效果，但在此，说明形成栓塞PL1、PL1a和布线W1、W1a时的更优选的条件。
图53是把图50中的栓塞PL1和布线W1连接的区域的周边、以及栓塞PL1a和布线W1a连接的区域的周边放大得到的要部放大剖面图(部分放大剖面图)。以下，用图53说明与栓塞PL1、PL1a和布线W1、W1a的形成有关的更优选的条件。
关于与栓塞PL1和布线W1有关的长度L2和长度L3的条件，用与上述实施方式1中说明过的条件相同的条件可以获得同样的效果，所以在此省略其说明。
关于栓塞PL1a和布线W1a，长度L2与上述实施方式1的长度L2相同，是从绝缘膜SO的上表面到栓塞PL1a的上表面的距离(长度)。即，栓塞PL1a从绝缘膜SO的上表面的位置突出的距离(长度)为长度L2。即，长度L2对于栓塞PL1与栓塞PL1a是相同的，栓塞PL1的情形对应于从绝缘膜SO的上表面到栓塞PL1的上表面的距离长度L2，栓塞PL1a的情形对应于从绝缘膜SO的上表面到栓塞PL1a的上表面的距离长度L2。另一方面，长度L12是从布线W1a的最下表面到绝缘膜SO的上表面的距离(长度)。在此，在本实施方式6中，长度L2和长度L3的和是上述长度L1(即L1＝L2+L3)，长度L2和长度L12的和是上述长度L1a(即L1a＝L2+L12)。
另外，为了容易理解，在图53中，对绝缘膜SO的上表面赋予符号SOSF，作为绝缘膜SO的上表面SOSF示出；对栓塞PL1的上表面赋予符号PLSF，作为栓塞PL1的上表面PLSF示出；对栓塞PL1a的上表面赋予符号PLSFa，作为栓塞PL1a的上表面PLSFa示出。另外，图53中，对布线W1的最下表面赋予符号W1SF，作为布线W1的最下表面W1SF示出；对布线W1a的最下表面赋予符号W1aSF，作为布线W1a的最下表面W1aSF示出。
像上述那样，布线W1a的最下表面以位于比布线W1的最下表面低的位置上的方式形成，但此时也是，在栓塞PL1a和布线W1a中，希望在长度L2和长度L12之间有L2＞L12的关系成立(即，希望长度L2比长度L12大)。通过使L2＞L12的关系成立，可以避免布线W1a向绝缘膜SO中挖入地形成的量(即，与长度L12相当的量)增大，且可以确保栓塞PL1a和布线W1a在与半导体衬底1S垂直的方向上的连接。另外，通过避免布线W1a在绝缘膜SO中挖入的量(即，与长度L12相当的量)增大，可以增大布线W1a中的在作为低介电常数膜的绝缘膜IL2中形成的部分的比例。换言之，通过避免布线W1a向绝缘膜SO中挖入地形成的量(即，与长度L12相当的量)增大，可以增大布线W1a与作为低介电常数膜的绝缘膜IL2接触的面积。因此，可以降低例如在布线W1a与在该布线W1a附近形成的其它布线之间的布线间电容。另外，通过避免布线W1、W1a与栅电极G1之间的距离太接近，可以避免布线W1、W1a和栅电极G1的可靠性降低。尤其是，通过以尽可能地减小长度L12的方式形成，可以减小布线W1a中的在绝缘膜SO中形成的部分的量，所以可以有效地降低布线间电容。在本实施方式6中，通过例如以L12＝20-25nm形成，满足上述条件(L2＞L12的关系)。
此后(布线W1、W1a形成后)的工序，与上述实施方式1相同地，形成第2层布线，但在此省略其图示和说明。
如果使用本实施方式6，则通过在形成栓塞PL1的研磨结束之后，使绝缘膜SO的表面(上表面)后退以使得栓塞PL1、PL1a的上表面比绝缘膜SO的上表面高，即使与上述比较例的制造工序时相比减小此后形成的布线W1、W1a向绝缘膜SO中挖入的量，也可以确保栓塞PL1和布线W1以及栓塞PL1a和布线W1a在与半导体衬底1S垂直的方向上的连接。而且，通过与上述比较例的制造工序相比，布线W1和布线W1a以不向绝缘膜SO较深地挖入的方式形成，增大在作为低介电常数膜的绝缘膜IL2中的布线W1和布线W1a的表面积，所以即使在把布线结构微细化时，也可以避免布线间电容的增大。
在本实施方式6中说明了按照上述实施方式1的制造工序制造本实施方式6中的半导体器件的情形，但除了在上述实施方式1中进一步形成布线宽度不同的布线(与上述布线W1a相当的布线)的情形以外，在上述实施方式2～4中进一步形成布线宽度不同的布线(与上述布线W1a相当的布线)的情形下，也可以适用本实施方式6。
图54是本实施方式6的第1变形例的半导体器件的要部剖面图，图55是本实施方式6的第2变形例的半导体器件的要部剖面图。图54和图55的各半导体器件对应于在上述实施方式2的半导体器件中进一步具有布线W1a的半导体器件，该布线W1a的布线宽度比布线W1大，且其最下表面位于比布线W1的最下表面低的位置上。图54和图55中也是，除了剖面A(A-A线的剖面)以外，还示出剖面C的剖面图(C-C线的剖面图)，但剖面A的结构与上述实施方式2的半导体器件的剖面A(上述图27或图31)的结构相同。
在图54中所示的第1的变形例的半导体器件中，在剖面C中，与上述实施方式2的剖面A的栓塞PL1和布线W1同样地，栓塞PL1a的上表面形成在比绝缘膜SO的上表面高的位置上，布线W1a的最下表面形成在比栓塞PL1a的上表面低的位置上，且形成在绝缘膜IL1中，由此可以获得与上述实施方式2相同的效果。
在图55中所示的第2的变形例的半导体器件中，在剖面C中，与上述实施方式1的剖面A的栓塞PL1和布线W1同样地，栓塞PL1a的上表面形成在比绝缘膜SO的上表面高的位置上，布线W1a的最下表面形成在比栓塞PL1a的上表面低的位置上，且形成在绝缘膜SO中，由此可以获得与上述实施方式1相同的效果。另外，图54和图55中的剖面A的结构，可以是与上述实施方式2的上述图27相同的结构，也可以是与上述实施方式2的上述图31相同的结构。
图56是本实施方式6的第3变形例的半导体器件的要部剖面图，图57是本实施方式6的第4变形例的半导体器件的要部剖面图。图54和图55的各半导体器件对应于在上述实施方式3的半导体器件中进一步具有布线W1a的半导体器件，该布线W1a的布线宽度比布线W1大，且其最下表面位于比布线W1的最下表面低的位置上。图56和图57中也是，除了剖面A(A-A线的剖面)以外，还示出剖面C的剖面图(C-C线的剖面图)，但剖面A的结构与上述实施方式3的半导体器件的剖面A(上述图34)的结构相同。
在图56中所示的第3变形例的半导体器件中，在剖面C中，与上述实施方式3的剖面A的栓塞PL1和布线W1同样地，栓塞PL1a的上表面形成在比绝缘膜SO的上表面高的位置上，布线W1a的最下表面形成在比栓塞PL1a的上表面低的位置上，且形成在绝缘膜IL2中，由此可以获得与上述实施方式3相同的效果。
另一方面，在图57中所示的第24变形例的半导体器件中，在剖面C中，与上述实施方式4的剖面A的栓塞PL1和布线W1同样地，栓塞PL1a的上表面形成在比绝缘膜SO的上表面高的位置上，布线W1b的最下表面形成在比栓塞PL1a的上表面低的位置上，且形成在绝缘膜SO中，由此可以获得与上述实施方式4相同的效果。
图58是本实施方式6的第5变形例的半导体器件的要部剖面图。图58的半导体器件对应于在上述实施方式4的半导体器件中进一步具有布线W1a的半导体器件，该布线W1a的布线宽度比布线W1大，且其最下表面位于比布线W1的最下表面低的位置上。图58中也是，除了剖面A(A-A线的剖面)以外，还示出剖面C的剖面图(C-C线的剖面图)，但剖面A的结构与上述实施方式4的半导体器件的剖面A(上述图39)的结构相同。
在图58中所示的第5变形例的半导体器件中，在剖面C中，与上述实施方式4的剖面A的栓塞PL1和布线W1同样地，栓塞PL1a的上表面形成在比绝缘膜SO的上表面高的位置上，布线W1a的最下表面形成在比栓塞PL1a的上表面低的位置上，且形成在绝缘膜SO中，由此可以获得与上述实施方式4相同的效果。
(实施方式7)
在上述实施方式6中，层间绝缘膜PIL由绝缘膜SN和其上的绝缘膜SO构成，绝缘膜SO可以由O3-TEOS膜、P-TEOS膜、或者O3-TEOS膜和P-TEOS膜的层叠膜等的膜形成。而在本实施方式7中，绝缘膜SO作为O3-TEOS膜和其上的P-TEOS膜的层叠膜形成。
在本实施方式7中，与上述实施方式6同样地，除了剖面A以外，还用剖面C的剖面图说明本实施方式7中的半导体器件及其制造方法。
图59是本实施方式7中的半导体器件的要部剖面图，除了剖面A(A-A线的剖面)以外，还示出剖面C的剖面图(C-C线的剖面图)。
图59的剖面A和剖面C的剖面图中所示的本实施方式7的半导体器件的构成，与上述实施方式6的上述图50的剖面A和剖面C的剖面图中所示的半导体器件的不同之处在于，绝缘膜SO由O3-TEOS膜OTS和其上的P-TEOS膜PTS的层叠膜形成，本实施方式7的半导体器件的其它构成与上述实施方式6的半导体器件的构成相同。
但是，像在上述实施方式5中说明过的那样，O3-TEOS膜有绝缘性不好的倾向。因此，像图59所示的那样，即使在与布线W1a的最下表面和布线W1的最下表面相比，布线W1a的最下表面形成在更靠近在n沟道型MISFET Q1的栅电极G1上形成的O3-TEOS膜OTS的位置(高度)上时，也必须使布线W1a不与O3-TEOS膜OTS接触。通过这样，可以提高布线W1和布线W1a与O3-TEOS膜OTS的可靠性。
本实施方式7中的半导体器件的制造工序是，在上述实施方式6中的半导体器件的制造工序中，形成绝缘膜SO时，首先，在绝缘膜SN上形成O3-TEOS膜OTS，用该O3-TEOS膜OTS进行半导体元件间的埋入之后，在O3-TEOS膜OTS上形成P-TEOS膜PTS。由此，形成由O3-TEOS膜OTS和O3-TEOS膜OTS上的P-TEOS膜PTS的层叠膜构成的绝缘膜SO。除此以外的工序，由于与上述实施方式6的半导体器件的制造工序相同，所以说明省略。
在本实施方式7中，由于适用与上述实施方式6相同的制造工序，所以第1层布线的层间绝缘膜WIL1由绝缘膜IL1和绝缘膜IL2形成，但如果像上述实施方式3、4那样，形成绝缘膜IL1不是必需的，也可以用一层作为低介电常数膜的绝缘膜IL2形成层间绝缘膜WIL1。
本实施方式7中也是，在与上述实施方式6的上述图48对应的工序中，使P-TEOS膜PTS的上表面后退，以使得栓塞PL1、PL1a的上表面比P-TEOS膜PTS的上表面高。所以，即使以确保布线W1与栓塞PL1在与半导体衬底1S垂直的方向上连接的长度L1、布线W1a与栓塞PL1a在与半导体衬底1S垂直的方向上连接的长度L1a的方式形成布线W1、W1a，与上述比较例的制造工序时的情形相比，也可以减小布线W1和布线W1a向绝缘膜SO中挖入的量。因此，由于低介电常数膜IL2中的布线W1和布线W1a的表面积增大，所以可以降低与布线W1和布线W1a有关的布线间电容。而且，与上述比较例的制造工序时的情形相比，由于可以在布线W1、W1a与栅电极G1的距离、或者布线W1、W1a与O3-TEOS膜OTS的距离不接近的状态下形成布线W1、W1a，所以可以避免相对于栅电极G1和O3-TEOS膜OTS的布线W1和布线W1a的可靠性降低。
在本实施方式7中，说明了用低介电常数膜形成绝缘膜IL2时的情形，但就避免布线W1和布线W1a与栅电极G1的可靠性降低、或者避免相对于栅电极G1和O3-TEOS膜OTS的布线W1和布线W1a的可靠性降低的效果而言，绝缘膜IL2不一定非要用低介电常数膜形成。此时，作为绝缘膜，可以用例如氧化硅膜形成绝缘膜IL2。
关于相对于栓塞PL1形成布线W1时的优选条件也是，通过以与上述实施方式6相同的条件形成，除了获得与上述实施方式6相同的效果以外，还可以避免相对于O3-TEOS膜OTS的布线W1和布线W1a的可靠性降低。
作为本实施方式7，作为一例说明了由O3-TEOS膜OTS和其上的P-TEOS膜PTS的层叠膜形成对应于上述实施方式6的上述图50的半导体器件的绝缘膜SO时的情形，但也可以由O3-TEOS膜OTS和其上的P-TEOS膜PTS的层叠膜形成对应于上述实施方式6的上述图54～图58的各半导体器件的绝缘膜SO。此时也是，除了上述实施方式6中说明过的效果以外，还具有可以避免相对于O3-TEOS膜OTS的布线W1和布线W1a的可靠性降低的效果。
以上，基于实施方式具体说明了本发明人完成的发明，但本发明不限于上述实施方式，在不脱离本发明的主要发明构思的范围内可以进行种种变更。
产业上的应用性
本发明可以有效地适用于半导体器件及其制造方法。
附图标记说明
1S、101S：半导体衬底；CF101、CF102：导电膜；CNT1、CNT2、CNT101：接触孔；CUF、CUF2：导电体膜；EX1、EX101：浅的杂质扩散区；G1、G101：栅电极；GI1、GI101：栅绝缘膜；IL1、IL2、IL3、IL4：绝缘膜；L1、L1a、L2、L3、L4、L5、L6：长度；L7、L8、L9、L10、L11、L12、L101：长度；L21：膜厚；LM：下层部件；ML：中间层；NR1、NR101：深的杂质扩散区；NS1：n型半导体区；NSF1、NSF101：金属硅化物层；OTS101：O3-TEOS膜；PBM：阻挡导电体膜；PIL、PIL101：层间绝缘膜；PL1、PL1a、PL101、PL2：栓塞；PLSF、PLSFA：上表面；PS1：p型半导体区；PS2：p型半导体区；PTS101：等离子体TEOS膜；PWL1、PWL101：p型阱；Q1：n沟道型MISFET；Q2：p沟道型MISFET；SN：绝缘膜；SN101：氮化硅膜；SO：绝缘膜；SOSF：上表面；STI、STI101：元件隔离区；SW1、SW101：侧墙；TF：导电体膜；TH1、TH2、TH3：贯通孔；UR：上层光刻胶膜；W1、W1a、W101：布线；W1W、W1aW：宽度；W1SF、W1aSF：最下表面；WBM、WBM2：阻挡导电体膜；WIL1、WIL2、WIL101：层间绝缘膜；WT1、WT1a、WT2、WT101：布线沟。

Claims (15)

1.一种半导体器件的制造方法，其特征在于包括以下工序：
(a)、在半导体衬底上形成第1层间绝缘膜的工序；
(b)、在上述第1层间绝缘膜形成第1接触孔的工序；
(c)、在上述(b)工序之后，在上述半导体衬底上形成第1导电膜，向上述第1接触孔的内部埋入上述第1导电膜的工序；
(d)、去除上述第1接触孔的外部的上述第1导电膜，形成由上述第1导电膜构成的第1栓塞的工序；
(e)、在上述(d)工序之后，以使上述第1层间绝缘膜的上表面比上述第1栓塞的上表面低的方式，使上述第1层间绝缘膜的上表面后退的工序；
(f)、在上述(e)工序之后，在上述半导体衬底上形成介电常数比氧化硅低的第2层间绝缘膜的工序；
(g)、在上述第2层间绝缘膜形成使上述第1栓塞的一部分露出，且下表面比上述第1栓塞的上表面低的第1布线沟的工序；
(h)、在上述(g)工序之后，在上述半导体衬底上形成第2导电膜，向上述第1布线沟的内部埋入上述第2导电膜的工序；以及
(i)、去除上述第1布线沟的外部的上述第2导电膜，形成由上述第2导电膜构成且与上述第1栓塞连接的第1布线的工序，
上述(g)工序中形成的上述第1布线沟的最下表面形成在上述第2层间绝缘膜中，
在从上述第1布线的最下表面到上述第1栓塞的上表面的距离为长度L8，从上述第1层间绝缘膜的上表面到上述第1布线的最下表面的距离为长度L9时，长度L8>长度L9成立。
2.如权利要求1所述的半导体器件的制造方法，其特征在于：
上述(e)工序中的上述第1层间绝缘膜的后退使用对上述第1层间绝缘膜有选择性的化学机械研磨法。
3.如权利要求1所述的半导体器件的制造方法，其特征在于：
上述(e)工序中的上述第1层间绝缘膜的后退使用对上述第1层间绝缘膜有选择性的蚀刻。
4.如权利要求1所述的半导体器件的制造方法，其特征在于：
在上述(a)工序之前还包括在上述半导体衬底的主面上形成MISFET的工序；
在上述(a)工序中，上述第1层间绝缘膜以覆盖上述MISFET的方式形成。
5.如权利要求4所述的半导体器件的制造方法，其特征在于：
上述(a)工序包括：(a1)、在上述半导体衬底上以覆盖上述MISFET的方式形成第3层间绝缘膜的工序，(a2)、在上述第3层间绝缘膜上形成吸湿性比上述第3层间绝缘膜低的第4层间绝缘膜的工序；
由上述第3层间绝缘膜和上述第4层间绝缘膜形成上述第1层间绝缘膜。
6.如权利要求5所述的半导体器件的制造方法，其特征在于：
上述第3层间绝缘膜是O3-TEOS膜；
上述第4层间绝缘膜是等离子体TEOS膜。
7.如权利要求1所述的半导体器件的制造方法，其特征在于：
上述第2层间绝缘膜由含碳的氧化硅膜构成。
8.如权利要求1所述的半导体器件的制造方法，其特征在于：
上述(g)工序中的形成上述第1布线沟的工序是通过控制时间地蚀刻上述第2层间绝缘膜而进行的。
9.如权利要求1所述的半导体器件的制造方法，其特征在于：
在上述(e)工序之后、上述(f)工序之前，还包括：(e1)、在上述半导体衬底上，形成膜厚比上述第2层间绝缘膜薄的第1绝缘膜的工序；
在上述(f)工序中，上述第2层间绝缘膜形成在上述第1绝缘膜上。
10.如权利要求9所述的半导体器件的制造方法，其特征在于：
上述(g)工序包括：
(g1)、蚀刻上述第2层间绝缘膜的工序；
(g2)、在上述(g1)工序中的蚀刻到达了上述第1绝缘膜的上表面时检测上述第2层间绝缘膜的蚀刻的终点的工序；以及
(g3)、在上述(g2)工序之后，蚀刻上述第1绝缘膜的工序。
11.如权利要求9所述的半导体器件的制造方法，其特征在于：
在从上述第1层间绝缘膜的上表面到上述第1栓塞的上表面的距离与上述第1绝缘膜的膜厚的差为长度L4，上述第1绝缘膜的膜厚与从上述第1层间绝缘膜的上表面到上述第1布线的最下表面的距离的差为长度L5时，长度L4>长度L5成立。
12.如权利要求9所述的半导体器件的制造方法，其特征在于：
上述(g)工序中形成的上述第1布线沟的最下表面形成在上述第1绝缘膜中和上述第2层间绝缘膜中。
13.如权利要求12所述的半导体器件的制造方法，其特征在于：
上述(g)工序中的形成上述第1布线沟的工序是通过控制时间地蚀刻上述第2层间绝缘膜和上述第1绝缘膜而进行的。
14.如权利要求12所述的半导体器件的制造方法，其特征在于：
在从上述第1布线的最下表面到上述第1栓塞的上表面的距离为长度L6，从上述第1层间绝缘膜的上表面到上述第1布线的最下表面的距离与上述第1绝缘膜的膜厚的差为长度L7时，长度L6>长度L7成立。
15.如权利要求1所述的半导体器件的制造方法，其特征在于：
在上述(b)工序中，除了上述第1接触孔以外，还在上述第1层间绝缘膜形成第2接触孔；
在上述(c)工序中，向上述第1接触孔的内部和上述第2接触孔的内部埋入上述第1导电膜；
在上述(d)工序中，去除上述第1接触孔和上述第2接触孔的外部的上述第1导电膜，形成由上述第1导电膜构成的上述第1栓塞和由上述第1导电膜构成的第2栓塞；
在上述(e)工序中，以使上述第1层间绝缘膜的上表面比上述第1栓塞和上述第2栓塞的上表面低的方式，使上述第1层间绝缘膜的上表面后退；
在上述(g)工序中，在上述第2层间绝缘膜形成使上述第1栓塞的一部分露出且下表面比上述第1栓塞的上表面低的上述第1布线沟、和使上述第2栓塞的一部分露出且下表面比上述第2栓塞的上表面低的第2布线沟；
在上述(h)工序中，在上述第1布线沟的内部和上述第2布线沟的内部埋入上述第2导电膜；
在上述(i)工序中，去除上述第1布线沟和上述第2布线沟的外部的上述第2导电膜，形成由上述第2导电膜构成且与上述第1栓塞连接的上述第1布线、和由上述第2导电膜构成且与上述第2栓塞连接的第2布线；
上述第1布线沟具有第1宽度，且上述第2布线沟以具有比上述第1宽度大的第2宽度的方式形成；
从上述第1布线沟的下表面到上述第1栓塞的上表面的距离，比从上述第2布线沟的下表面到上述第2栓塞的上表面的距离小。
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