TW201725635A - 半導體裝置之形成方法 - Google Patents

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conductive
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傅世剛
李明翰
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置之形成方法，其包括形成介電層於基板上，及犧牲層於介電層上。此方法更包含形成溝槽通過犧牲層及介電層及形成導電結構於溝槽中。此方法更包括移除犧牲層。此外，犧牲層移除之後，導體元件之上表面與介電層之上表面不等高。

Description

半導體裝置之形成方法
本揭露係有關於一種半導體裝置之形成方法，且特別有關於一種以研磨製程形成導電結構之方法。
半導體元件被應用在各種電子應用上，例如個人電腦、手機、數位相機，及其他電子設備。半導體元件通常依序沉積絕緣層或介電層、導電層、以及半導體材料層於半導體基板上，再以微影製程將各材料層圖案化以在其上形成電路元件及單元。
改善半導體結構效能之重要驅動力之一為電路之高端整合，此可藉由於給定的晶片上微型化或縮小元件尺寸來達成。當半導體元件功能密度增加，導線寬度、導線間距、及元件中的互連結構亦須縮小。
然而，雖以現有製程製造互連結構對於原目的來說已經足夠，但當元件繼續縮小，其並非在各個面向皆令人滿意。
半導體裝置之形成方法，包括：形成介電層於基板之上，犧性層於介電層之上，形成溝槽通過犧牲層及介電 層。形成導電結構於溝槽中，以及移除犧牲層。其中犧性層被移除後，導電結構之上表面與介電層之上表面不等高。
100a、100b、100c、100d、100e、100f、100g、100h、100i‧‧‧半導體結構
102、102b、102d、102f、102h、102i‧‧‧基板
104、104b、104d、104f、104h、104i‧‧‧元件區域
106、106f、106f’、106h、106h’、106i、106i’‧‧‧介電層
108‧‧‧犧牲層
110、110e、110e’‧‧‧溝槽
112‧‧‧阻障層
114‧‧‧晶種層
116‧‧‧導電材料
118a、118b、118c、118d、118e、118e’、118f、118f’、118g、118g’、118h、118h’、118i、118i’‧‧‧導電結構
120a、120b、120c、120e、120e’‧‧‧導電結構之頂部
122a、122b、122c‧‧‧導電結構之底部
124a、124c、124e、126a、126c、126e‧‧‧研磨製程
601‧‧‧閘極結構
602f、602h、602i‧‧‧互連結構
603‧‧‧層間介電層
605‧‧‧源極/汲極區域
607‧‧‧隔離結構
609‧‧‧閘極介電層
611‧‧‧閘極電極層
613‧‧‧間隔物
615、615h、615i‧‧‧蝕刻停止層
Hd‧‧‧高度差
以下將配合所附圖式詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。
第1A-1G圖係根據一些實施例繪示出半導體結構之形成方法之各階段剖面圖。
第2圖係根據一些實施例繪示出半導體結構之剖面圖。
第3A-3B圖係根據一些實施例繪示出半導體結構之形成方法之各階段剖面圖。
第4圖係根據一些實施例繪示出半導體結構之剖面圖。
第5A-5D圖係根據一些實施例繪示出半導體結構之形成方法之各階段剖面圖。
第6圖係根據一些實施例繪示出半導體結構之剖面圖。
第7圖係根據一些實施例繪示出半導體結構之剖面圖。
第8圖係根據一些實施例繪示出半導體結構之剖面圖。
第9圖係根據一些實施例繪示出半導體結構之剖面圖。
以下公開許多不同的實施方法或是例子來實行所提供之標的之不同特徵，以下描述具體的元件及其排列的實施例以闡述本揭露。當然這些實施例僅用以例示，且不該以此限定本揭露的範圍。例如，在說明書中提到第一特徵形成於第二 特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本揭露，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
本揭露提供半導體結構和形成方法的一些實施例。半導體結構包括通過介電層之導電結構。此外，形成半導體結構時，形成犧牲層，以使所形成之導電結構之上表面與介電層不等高。
根據一些實施例，第1A-1G圖繪示出半導體結構100a之形成方法之各階段剖面圖。根據一些實施例，如第1A圖所繪示，接收一基板102。基板102可為半導體晶圓，例如矽晶圓。基板102可替換為或附加包括元素半導體材料、化合物半導體材料、及/或合金半導體材料。舉例來說(但不限於)，元素半導體材料可為晶矽(crystal silicon)、多晶矽 (polycrystalline silicon)、非晶矽(amorphous silicon)、鍺(germanium)、及/或金剛石(diamond)。舉例來說(但不限於)，化合物半導體材料可為碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、及/或銻化銦(indium antimonide)。舉例來說(但不限於)，合金半導體材料可為矽鍺(SiGe)、砷磷化鎵(GaAsP)、銦砷化鋁(AlInAs)、鎵砷化鋁(AlGaAs)、銦砷化鎵(GaInAs)、銦磷化鎵(GaInP)、及/或磷砷化鎵銦(GaInAsP)。
此外，基板102可包含各種結構，如摻雜區、層間介電層(ILD)、導電元件、及/或隔離結構。另外，基板102可更包含了欲進行圖案化的單一或多層材料。舉例來說，材料層可包含矽層、介電層、及/或摻雜多晶矽(poly-silicon)層。
根據一些實施例，第1A圖繪示出基板102包含元件區域104。元件區域104可包含不同元件。舉例來說(但不限於)，電晶體、二極體、及其他可用元件。舉例來說(但不限於)，電晶體可包括金氧半場效電晶體(metal oxide semiconductor field effect transistor,MOSFET)、互補式金氧半(complementary metal oxide semiconductor,CMOS)電晶體、二極體(bipolar junction transistor,BJT)、高壓電晶體、高頻電晶體、p-通道及/或n-通道場效電晶體(PFET/NFET)、或類似元件。執行不同製程以形成元件，例如：沉積、蝕刻、佈植、微影、退火、及其他可用製程。
根據一些實施例，第1A圖繪示出介電層106形成於 基板102之上。在一些實施例中，介電層106為層間介電層(interlayer dielectric layer)或金屬層間介電層(intermetal dielectric layer)。介電層106可包括多層多介電材料，例如低介電常數或超低介電常數(extreme low die1ectric constant,ELK)材料。在一些實施例中，介電層106為氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、磷矽酸鹽玻璃(phosphate silicate glass，PSG)、硼磷矽玻璃(boron phosphate silicate glass，BPSG)、及/或其他可用低介電常數(low-k)介電材料。
在一些實施例中，介電層106可由化學氣相沉積製程(chemical vapor deposition，CVD)、物理氣相沉積製程(physical vapor deposition，PVD)、原子層沉積製程(atomic layer deposition，ALD)、旋轉塗佈製程、或其他可用製程形成。
根據一些實施例，第1A圖繪示出，在介電層106之後，犧牲層108位於介電層106之上。在一些實施例中，犧牲層108與介電層106為不同材料，因此在後續研磨製程中可具優良研磨選擇比(selectivity)(細節後述)。在一些實施例中，犧牲層108為氧化物。
在一些實施例中，犧牲層108厚度約為50Å至300Å。犧牲層108之厚度決定後續介電層106中導電結構之高度(細節後述)。
根據一些實施例，第1B圖繪示出，於介電層106及犧牲層108形成於基板102之上後，一溝槽110通過介電層106及犧牲層108。在一些實施例中，溝槽110寬度約為10nm至50μm。 在一些實施例中，溝槽110厚度約為150Å至1000Å。
根據一些實施例，第1C圖繪示出，阻障層(barrier layer)112保形地形成於基板102之上。更具體地說，阻障層112位於溝槽110之側壁及底表面，以及犧牲層108之上表面。在一些實施例中，阻障層112厚度約為5Å至50Å。阻障層112必須足夠厚以阻絕後續之導電材料擴散入介電層106。另一方面，阻障層112不可太厚，否則溝槽110可能被阻障層112阻絕。
在一些實施例中，阻障層112為氮化鉭(tantalum nitride)。然而其他材料，例如鉭(tantalum)、鈦(titanium)、氮化鈦(titanium nitride)、或相似材料，亦可被使用。阻障層112可由化學氣相沉積製程(chemical vapor deposition，CVD)、物理氣相沉積製程(physical vapor deposition，PVD)、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)、電漿輔助物理氣相沉積(plasma enhanced physical vapor deposition,PEPVD)、原子層沉積製程(atomic layer deposition，ALD)、或其他可用沉積製程形成。
根據一些實施例，第1D圖繪示出晶種層(seed layer)114位於阻障層112之上。在一些實施例中，晶種層114為銅(Cu)、鈷(Co)、鋁(Al)、銀(Ag)、或類似物。晶種層114可由化學氣相沉積製程(chemical vapor deposition，CVD)、物理氣相沉積製程(physical vapor deposition，PVD)、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)、電漿輔助物理氣相沉積(plasma enhanced physical vapor deposition,PEPVD)、原子層沉積製程(atomic layer deposition，ALD)、或其他可用沉積製程形成。
在一些實施例中，晶種層114厚度約為25Å至35Å。晶種層114不應太厚，否則溝槽110可能被晶種層114阻絕。另一方面，晶種層114不應太薄，否則阻值可能太高。
根據一些實施例，第1E圖繪示出，後續導電材料116形成於晶種層114之上。更具體地說，導電材料116位於溝槽中且於犧牲層108之上。此外，溝槽110被導電材料116完全填充。
在一些實施例中，導電材料116為銅(copper)。在一些實施例中，導電材料116為鋁(aluminum)、銅(copper)、鎢(tungsten)、鈦(titanium)、鉭(tantalum)、氮化鈦(titanium nitride)、氮化鉭(tantalum nitride)、鎳矽化物(nickel silicide)、鈷矽化物(cobalt silicide)、碳化鉭(TaC)、矽氮化鉭(TaSiN)、碳氮化鉭(TaCN)、鋁化鈦(TiAl)、鋁氮化鈦(TiAlN)、或其他可用材料。
在一些實施例中，導電材料116以電化學電鍍(electrochemical plating)製程形成。在一些實施例中，導電材料116以旋轉塗佈製程、化學氣相沉積製程(CVD)、物理氣相沉積製程(PVD)、或其他可用沉積或塗層製程形成。
在一些實施例中，導電材料116厚度約為600Å至10000Å。導電材料116可為相對厚，因此導電材料116之上表面可為相對平坦。
根據一些實施例，第1F圖繪示出，導電材料116之頂部被移除，以形成導電結構118a於溝槽110中。根據一些實 施例，導電材料116之頂部被第一研磨製程124a移除。根據一些實施例，第一研磨製程124a為化學機械研磨(chemical mechanical polishing)製程。根據一些實施例，第一研磨製程124a執行至露出犧牲層108之上表面。亦即，第一研磨製程124a實施終點偵測(end-point detection)。在一些實施例中，第一研磨製程124a執行至露出阻障層112之上表面。
在一些實施例中，導電結構118a具於犧牲層108中之頂部120a及於介電層106中之底部122a。於第一研磨製程124a之後，導電結構118a之上表面大體上等高於犧牲層108之上表面。
根據一些實施例，接著移除犧牲層108，如第1G圖所示。在一些實施例中，犧牲層108被第二研磨製程126a移除。在一些實施例中，第二研磨製程126a為化學機械研磨(chemical mechanical polishing)製程。
第二研磨製程126a選用之研磨漿(slurry)易於移除犧牲層108但不移除導電結構118a。在一些實施例中，第二研磨製程126a，犧牲層108對導電材料116之研磨選擇比大於3。在一些實施例中，第二研磨製程126a，犧牲層108對導電材料116之研磨選擇比約為3至7。
在一些實施例中，第二研磨製程126a，犧牲層108對介電層106之研磨選擇比約大於3。在一些實施例中，第二研磨製程126a，犧牲層108對介電層106之研磨選擇比約為3至7。
導電結構118a之形狀由第二研磨製程126a中，不同材料之研磨選擇比所控制。例如：第二研磨製程126a中，犧牲 層108被移除，但導電結構118a之頂部120a及介電層106大體上餘留。因此，根據一些實施例，頂部120a突出於介電層106之高度大體上等於犧牲層108之厚度。
根據一些實施例，犧牲層108於第二研磨製程126a中完全被移除，當中只有部分導電結構118a之頂部120a被移除。因此，根據一些實施例，頂部120a突出於介電層106之高度小於犧牲層108之厚度。
根據一些實施例，第一研磨製程124a及第二研磨製程126a均為化學機械研磨製程，但第一研磨製程124a使用之研磨漿與第二研磨製程126a使用之研磨漿不同。在一些實施例中，第一研磨製程124a執行之pH值小於第二研磨製程126a執行之pH值。在一些實施例中，第一研磨製程124a在pH值約為6至8下執行。在一些實施例中，第二研磨製程126a在pH值約為7至11下執行。導電結構118a之形狀可由接續執行第一研磨製程124a及第二研磨製程126a調整。
如第1G圖所示，半導體結構100a包括通過介電層106之導電結構118a。此外，根據一些實施例，導電結構118a之上表面與介電層106之上表面不等高。在一些實施例中，導電結構118a具凸上表面(即向下凹)。
如前所述，導電結構118a先形成於介電層106及犧牲層108中，接著犧牲層108被移除。於第二研磨製程126a後，犧牲層108被移除，導電結構118a之頂部120a突出於介電層106。
導電結構118a之頂部120a突出於介電層106提供更 大接觸面積以連接其他導電元件。此外，導電結構118a之頂部120a可用於補償下方結構不平坦上表面或不足之高度。例如，當元件區域104之上表面由於元件區域之製程被挖成凹陷(如：凹的)，額外的導電結構118a頂部120a之高度可補償此缺陷。因此，所得之半導體結構100a效能可被改善。
在一些實施例中，導電結構118a為於互連結構中之導電元件。在一些實施例中，導電結構118a為連接至電晶體之接點(contact)。
根據一些實施例，第2圖繪示出半導體結構100b之剖面圖。用以形成半導體結構100b的製程與材料可與前述用以形成半導體結構100a者類似或相同，此處不重述。
根據一些實施例，如第2圖所示，半導體結構100b大體上等同於半導體結構100a，除了基板102b中元件區域104b具凹上表面。
更具體地說，半導體結構100b包括導電結構118b通過於基板102b之上之介電層106。此外，導電結構118b包括位於介電層106中之底部122b及突出於介電層106之頂部120b。
如前所述，突出之頂部120b可用以補償基板102b之凹上表面。例如，當元件區域104b具凹上表面，導電結構118b之頂部120b可具凸上表面以補償高度。在一些實施例中，導電結構118b具凸上表面(如：向下凹)及凸底表面(例如：向上凹)。因此可降低電路短路之風險，改善半導體結構100b之效能。
根據一些實施例，第3A-3B圖繪示出半導體結構100c之形成方法之各階段剖面圖。用以形成半導體結構100c的 製程與材料可與前述用以形成半導體結構100a者相似或相同，此處不重述。
舉例來說，執行第1A至1E圖之製程，於此之後，根據一些實施例，第3A圖繪示出，執行第一研磨製程124c以形成導電結構118c。第一研磨製程124c可相似於第一研磨製程124a，但第一研磨製程124c中，對導電結構118c之研磨速率高於第一研磨製程124a之研磨速率。因此，在一些實施例中，第一研磨製程124c後，導電結構118c具凹上表面。
如第3A圖所示，導電結構118c具位於犧牲層108中之頂部120c及介電層106中之底部122c。根據一些實施例，第3B圖繪示出於第一研磨製程124c之後，執行第二研磨製程126c以移除犧牲層108。類似於第二研磨製程126a，第二研磨製程126c亦可為化學機械研磨製程。
然而，與研磨製程126a不同的是，犧牲層108及導電結構118c之頂部120c均在第二研磨製程126c中被移除。亦即，在第二研磨製程126c中，對導電結構118(如：導電材料116)之研磨速率比在前述之第二研磨製程126a中高。
在一些實施例中，第二研磨製程126c中，犧牲層108對導電結構118c之研磨選擇比約大於3。在一些實施例中，第二研磨製程126c中，犧牲層108對導電結構118c之研磨選擇比約為3至7。在一些實施例中，第二研磨製程126c中，犧牲層108對介電層106之研磨選擇比約大於2。在一些實施例中，第二研磨製程126c中，犧牲層108對介電層106之研磨選擇比約為2至6。
如第3B圖所示，半導體結構100c包括通過介電層106之導電結構118c。此外，在一些實施例中，導電結構118c之上表面與介電層106之上表面不等高。在一些實施例中，導電結構118c具凹上表面(如：向上凹)。在一些實施例中，導電結構118c上表面中心與介電層106上表面之高度差Hd約為25Å至150Å。
導電結構118c具凹上表面可用於補償下方之不平坦表面。舉例來說，當元件區域104因製造元件區域內元件之過程而具凸上表面(向下凹)，導電結構118c可具凹上表面以補償缺陷。因此，所得之半導體結構100c效能可被改善。
根據一些實施例，第4圖繪示出半導體結構100d之剖面圖。用以形成半導體結構100d的製程及材料可與前述用以形成半導體結構100c者相似或相同。此處不重述。
根據一些實施例，如第4圖所示，半導體結構100d大體上與半導體結構100c相同，除了基板102d之元件區域104d具凸上表面。
更具體地說，半導體結構100d包含導電結構118d，通過基板102d之上之介電材料106。如前述，導電結構118d具凹上表面可用以補償基板102d之凸上表面。在一些實施例中，導電結構118d具凹上表面(如：向上凹)及凹底表面(例：向下凹)。因此可降低電路短路之風險，改善半導體結構100d之效能。
根據一些實施例，第5A-5D圖繪示出半導體結構100e之形成方法之各階段剖面圖。用以形成半導體結構100e的 製程及材料可與前述用以形成半導體結構100a者相似或相同，此處不重述。
類似於第1A及1B圖所繪示，介電層106及犧牲層108形成於基板102之上。此後，根據一些實施例，第5A圖所繪示，窄溝槽110e及寬溝槽110e’通過犧牲層108及介電層106。
在一些實施例中，窄溝槽110e之寬度小於寬溝槽110e’之寬度。在一些實施例中，各窄溝槽110e之寬度約為10nm至60nm。在一些實施例中，各寬溝槽110e’之寬度約為60nm至50μm。
根據一些實施例，第5B圖繪示出，於形成窄溝槽110e及寬溝槽110e’之後，阻障層112、晶種層114、及導電材料116保形地形成於基板之上。製程及材料用以形成阻障層112、晶種層114、及導電材料116類似或等同於第1C至1E圖所繪示。
根據一些實施例，如第5C圖所示，接著移除導電材料116之頂部以形成窄導電結構118e於窄溝槽110e中，及寬導電結構118e’於寬溝槽110e’中。
在一些實施例中，導電材料116之頂部以第一研磨製程124e移除。在一些實施例中，第一研磨製程124e為化學機械研磨製程。第一研磨製程124e可相似或等同於前述第一研磨製程124a。在第一研磨製程124e之後，窄導電結構118e及寬導電結構118e’之上表面大體與犧牲層108之上表面等高。
根據一些實施例，第5D圖繪示出，接著，犧牲層108被移除。在一些實施例中，以執行第二研磨製程126e以移 除犧牲層108。在一些實施例中，第二研磨製程126e為化學機械研磨製程。第二研磨製程126e可相似或等同於前述第二研磨製程126a。
如前所述，在第二研磨製程124e中，犧牲層108之研磨速率比導電材料116高。因此，窄導電結構118e之窄頂部120e及寬導電結構118e’之寬頂部120e’突出於介電層106。
此外，因窄導電結構118e及寬導電結構118e’之寬度不同，窄頂部120e及寬頂部120e’突出於介電層106之高度也可不同。在一些實施例中，寬導電結構118e’之寬頂部120e’，高度大於窄導電結構118e之窄頂部120e。在一些實施例中，寬導電結構118e’之寬頂部120e’與窄導電結構118e之窄頂部120e之高度差約為25Å至75Å。
根據一些實施例，第6圖繪示出，半導體結構100f之剖面圖。半導體結構100f包括互連結構602f於基板102f之上。此外，根據一些實施例，基板102f包括元件區域104f。在一些實施例中，元件區域104f包含閘極結構601內嵌於層間介電層(interlayer dielectric,ILD)603，源極/汲極區域605，及隔離結構607。
在一些實施例中，閘極結構601包含閘極介電層609、閘極電極層611、及間隔物613。在一些實施例中，閘極介電層609為高介電常數介電材料，例如金屬氧化物(metal oxides)、金屬氮化物(metal nitrides)、金屬矽酸鹽(metal silicates)、過渡金屬氧化物(transition metal oxides)、過渡金屬氮化物(transition metal nitrides)、過渡金屬矽酸鹽(transition metal silicates)、氮氧化金屬(oxynitrides of metals)、或金屬鋁酸鹽(metal aluminates)。高介電常數介電材料可包括但不限於，氧化鉿(HfO2)、矽氧化鉿(HfSiO2)、氮氧矽鉿化合物(HfSiON)、鉭氧化鉿(HfTaO2)、鈦氧化鉿(HfTiO2)、鋯氧化鉿(HfZrO2)、矽酸鋯(zirconium silicate)、鋁酸鋯(zirconium aluminate)、氧化鋯(zirconium oxide)、氧化鈦(titanium oxide)、氧化鋁(aluminum oxide)、或氧化鉿-氧化鋁(HfO2-Al2O3)合金。
在一些實施例中，金屬電極層611為導電材料，例如：鋁(aluminum)、銅(copper)、鎢(tungsten)、鈦(titanium)、鉭(tantalum)、氮化鈦(titanium nitride)、氮化鉭(tantalum nitride)、鎳矽化物(nickel silicide)、鈷矽化物(cobalt silicide)、碳化鉭(TaC)、矽氮化鉭(TaSiN)、碳氮化鉭(TaCN)、鋁化鈦(TiAl)、鋁氮化鈦(TiAlN)、或其他適用材料。
層間介電層603可包含多層由多種介電材料所形成的多層膜，例如氧化矽(silicon oxide)、氮化矽(silicon nitride)、磷矽酸鹽玻璃(phosphate silicate glass，PSG)、硼磷矽玻璃(boron phosphate silicate glass，BPSG)、低介電常數(low-k)介電材料、及/或其他可用介電材料。層間介電層603可由化學氣相沉積製程(chemical vapor deposition，CVD)、物理氣相沉積製程(physical vapor deposition，PVD)、原子層沉積製程(atomic layer deposition，ALD)、旋轉塗佈製程、或其他可用製程形成。
應注意的是，第6圖中所繪示元件區域104f僅為一例，其他元件可附加或替代於元件區域104f。此外，於第6圖 中，一些介電層及導電元件為簡化圖式而省略。
互連結構602f可包含數層金屬層於基板102f中元件區域104f之上。在一些實施例中，互連結構602f包含導電結構118f，於介電層106f中。導電結構118f可相似或等同於前述之導電結構118a及/或118b。如第6圖所繪示，導電結構118f可具不同寬度，導電結構118f之頂部突出於介電層106f。
根據一些實施例，第6圖繪示出，在導電結構118f之後，蝕刻停止層(etch stop layer)615保形地形成於基板102f之上。更具體地說，蝕刻停止層615形成於介電層106f之上表面之上，以及導電結構118f頂部之上表面及側壁之上。
在一些實施例中，蝕刻停止層615為氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、及/或其他可用材料。蝕刻停止層可由電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)、低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)、原子層沉積製程(atomic layer deposition，ALD)、或其他可用製程形成。
根據一些實施例，第6圖繪示出，在蝕刻停止層615形成後，介電層106f’形成於蝕刻停止層615之上。導電結構118f’通過介電層106f’。導電結構118f’可相似或等同於前述之導電結構118a及/或118b。在一些實施例中，導電結構118f’具不同寬度，導電結構118f’之頂部突出於介電層106f’。
如第6圖所繪示，介電層106f’中之一導電結構118f’與介電層106f中之一導電結構118f連接。此外，因為導電結構118f具頂部突出於介電層106f，互連結構之連接可被改善。
根據一些實施例，如第7圖所示為半導體結構100g之剖面圖。半導體結構100g類似於半導體結構100c，除了形成數個窄導電結構118g及寬導電結構118g’。
半導體結構100g包括窄導電結構118g及寬導電結構118g’，通過介電層106。此外，窄導電結構118及寬導電結構118g’具凹上表面。由於窄導電結構118g及寬導電結構118g’之寬度不同，於第二研磨製程之後，窄導電結構118g及寬導電結構118g’之高度亦不同。
根據一些實施例，第8圖繪示出，半導體結構100h之剖面圖。半導體結構100h包括互連結構602h於基板102h之上。此外，在一些實施例中，基板102h包括元件區域104h。在一些實施例中，元件區域104h包括閘極結構601內嵌於層間介電層(interlayer dielectric,ILD)603、源極/汲極區域605，及隔離結構607。在一些實施例中，閘極結構601包括閘極介電層609、閘極電極層611、及間隔物613。
互連結構602h可包含數層金屬層於基板102h中元件區域104h之上。在一些實施例中，互連結構602h包含導電結構118h於介電層106h之中。導電結構118h可類似或等同於，前述之導電結構118c及118d。如第8圖所繪示，導電結構118h可具不同寬度，導電結構118h之上表面與介電層106h之上表面不等高。
根據一些實施例，第8圖繪示出，在導電結構118h之後，蝕刻停止層615h保形地形成於基板102h之上。更具體地說，蝕刻停止層615h位於介電層106h之上表面及導電結構118h 之凹上表面之上。
根據一些實施例，第8圖繪示出，在蝕刻停止層615h之後，介電層106h’形成於蝕刻停止層615h之上，導電結構118h’通過介電層106h’。導電結構118h’可類似或等同於前述之導電結構118c或118d。如第8圖所繪示，介電層106h’中之一導電結構118h’與介電層106h中之一導電結構118h連接。
根據一些實施例，第9圖繪示出，半導體結構100i之剖面圖。半導體結構100i包括互連結構602i於基板102i之上。在一些實施例中，基板102i包括元件區域104i。在一些實施例中，元件區域104i包括閘極結構601內嵌於層間介電層(ihterlayer dielectric,ILD)603、源極/汲極區域605，及隔離結構607。在一些實施例中，閘極結構601包括閘極介電層609、閘極電極層611、及間隔物613。
互連結構602i可包含數層金屬層於基板102i中元件區域104i之上。在一些實施例中，互連結構602i包含導電結構118i於介電層106i之中。導電結構118i可類似或等同於，前述之導電結構118c及118d。如第9圖所繪示，導電結構118i可具不同寬度及凹上表面。
根據一些實施例，第9圖繪示出，在導電結構118i之後，蝕刻停止層615i保形地形成於基板102i之上。更具體地說，蝕刻停止層615i位於介電層106i之上表面及導電結構118i之凹上表面之上。
根據一些實施例，第9圖繪示出，在蝕刻停止層615i之後，介電層106i’形成於蝕刻停止層615i之上，導電結構118i’ 通過介電層106i’。導電結構118i’可類似或等同於前述之導電結構118a或118b。如第9圖所繪示，介電層106i’中之一導電結構118i’與介電層106i中之一導電結構118i連接。
如第1A至9圖所繪示及前述，導電結構(例如：導電結構118a至118i)形成於介電層(例如：介電層106)中，但導電結構之上表面與介電層之上表面不等高。導電結構可由第一研磨製程(例如：第一研磨製程124a或124c)及第二研磨製程(例如：第二研磨製程126a或126c)形成。此外，導電結構之形狀可由調整第一研磨製程及第二研磨製程所控制。
舉例來說，導電結構可具凹上表面或凸上表面。在一些實施例中，導電結構具頂部(例如：頂部120a)突出於介電層，以致導電結構之接觸面積可增加。因此，所得之半導體結構之效能可改善。
此外，導電結構之形狀可調整以補償元件區域(例如：元件區域104a至104i)非平坦上表面。因此，可降低電路短路風險，改善所得之半導體結構之效能。
本揭露提供半導體結構與製造方法之實施例。方法包括通過介電層形成導電結構。於導電結構形成過程中，執行研磨製程，所得之導電結構之上表面可與介電層之上表面不等高。導電結構可形成於基板之非平坦表面上，以補償基板。因此，可改善所得之半導體結構之效能。
在一些實施例中，提供半導體結構之製造方法。半導體結構之製造方法包括形成介電層於基板上，及形成犧牲層於介電層上。半導體結構之製造方法更包括形成溝槽通過犧 牲層及介電層及形成導電結構於溝槽中。半導體結構之製造方法更包括移除犧牲層。此外，於犧牲層移除之後，導電元件上表面與介電層上表面不等高。
在一些實施例中，提供半導體結構之製造方法。半導體結構之製造方法包括形成介電層於基板上，及形成犧牲層於介電層上。半導體結構之製造方法更包括形成溝槽通過犧牲層及介電層及形成導電結構於溝槽中及犧牲層之上。半導體結構之製造方法包括移除導體材料之頂部以形成導電結構於溝槽中，並移除犧牲層以致導電元件上表面與介電層上表面不等高。
在一些實施例中，提供半導體結構。半導體結構包含基板，及介電層於基板之上。半導體結構更包括第一導電結構於介電層之上。此外，第一導電結構具凹上表面或凸上表面，第一導電結構之凹上表面或凸上表面與介電層上表面不等高。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本揭露之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本揭露為基礎，設計或修改其他製程及結構，以達到與本揭露實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本揭露之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本揭露的精神及範圍。
100a‧‧‧半導體結構
102‧‧‧基板
106‧‧‧介電層
112‧‧‧阻障層
114‧‧‧晶種層
116‧‧‧導電材料
118a‧‧‧導電結構
120a‧‧‧導電結構之頂部
122a‧‧‧導電結構之底部
126a‧‧‧研磨製程

Claims (1)

  1. 一種半導體裝置之形成方法，包括：形成一介電層於一基板之上；形成一犧牲層於該介電層之上；形成一溝槽通過該犧牲層及該介電層；形成一導電結構於該溝槽中；以及移除該犧牲層；其中該犧牲層被移除後，該導電結構之一上表面與該介電層之一上表面不等高。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10763206B2 (en) * 2017-10-30 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating integrated fan-out packages
US10796951B2 (en) * 2017-11-30 2020-10-06 Intel Corporation Etch-stop layer topography for advanced integrated circuit structure fabrication

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5244534A (en) * 1992-01-24 1993-09-14 Micron Technology, Inc. Two-step chemical mechanical polishing process for producing flush and protruding tungsten plugs
US6573173B2 (en) * 1999-07-13 2003-06-03 Motorola, Inc. Method for forming a copper interconnect using a multi-platen chemical mechanical polishing (CMP) process
US6225223B1 (en) * 1999-08-16 2001-05-01 Taiwan Semiconductor Manufacturing Company Method to eliminate dishing of copper interconnects
US6274485B1 (en) * 1999-10-25 2001-08-14 Chartered Semiconductor Manufacturing Ltd. Method to reduce dishing in metal chemical-mechanical polishing
US6103569A (en) * 1999-12-13 2000-08-15 Chartered Semiconductor Manufacturing Ltd. Method for planarizing local interconnects
US6372632B1 (en) * 2000-01-24 2002-04-16 Taiwan Semiconductor Manufacturing Company Method to eliminate dishing of copper interconnects by the use of a sacrificial oxide layer
US6503827B1 (en) * 2000-06-28 2003-01-07 International Business Machines Corporation Method of reducing planarization defects
US7223693B2 (en) * 2003-12-12 2007-05-29 Samsung Electronics Co., Ltd. Methods for fabricating memory devices using sacrificial layers and memory devices fabricated by same
US8129279B2 (en) 2008-10-13 2012-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Chemical mechanical polish process control for improvement in within-wafer thickness uniformity
US20130061876A1 (en) 2011-09-14 2013-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device Surface Clean

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