CN118380380A

CN118380380A - 半导体器件及其形成方法

Info

Publication number: CN118380380A
Application number: CN202410358168.3A
Authority: CN
Inventors: 洪奇成; 吴佩雯; 张珮珊
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2023-03-27
Filing date: 2024-03-27
Publication date: 2024-07-23

Abstract

用于形成半导体器件的方法和结构包括在介电层中形成开口以暴露源极/漏极区域。在一些实施例中，该方法还包括在开口中和源极/漏极区域上方沉积第一金属层。此后，在一些示例中，该方法还包括执行退火工艺以调节第一金属层的晶粒尺寸。在各个实施例中，该方法还包括在退火的第一金属层上方沉积第二金属层。在一些实施例中，第二金属层具有基本均匀的相。根据本申请的实施例，提供了半导体器件及其形成方法。

Description

半导体器件及其形成方法

技术领域

本申请的实施例涉及半导体器件及其形成方法。

背景技术

电子工业已经经历了对更小和更快的电子器件的不断增长的需求，这些电子器件能够同时支持更多越来越复杂和精密的功能。因此，在半导体工业中存在制造低成本、高性能和低功率集成电路(IC)的持续趋势。到目前为止，这些目标在很大程度上是通过按比例缩小半导体IC尺寸(例如，最小部件尺寸)并且从而提高生产效率和降低相关成本来实现的。然而，这种缩放也引起了半导体制造工艺的增大的复杂性。因此，实现半导体IC和器件中的持续进步需要半导体制造工艺和技术中的类似进步。

仅作为一个示例，形成至源极、漏极和/或主体区域的可靠接触件需要可靠和低电阻的接触插塞和接触通孔。对于至少一些常规工艺，这种接触件和通孔结构的电阻仍然是器件性能和可靠性问题，尤其是在IC尺寸持续缩放的情况下。在一些情况下，未优化工艺可能导致接触插塞和/或接触通孔由于组成材料的非均匀膜相而遭受增大的电阻。另外，在一些示例中，这种未优化工艺也可能导致通孔之间的变化和各种其他缺陷。

因此，现有技术并没有证明在所有方面都完全令人满意。

发明内容

根据本申请的一个实施例，提供了一种形成半导体器件的方法，包括：在介电层中形成开口以暴露源极/漏极区域；在开口中和源极/漏极区域上方沉积第一金属层；执行退火工艺以调节第一金属层的晶粒尺寸；以及在退火的第一金属层上方沉积第二金属层，其中，第二金属层具有基本均匀的相。

根据本申请的另一个实施例，提供了一种形成半导体器件的方法，包括：形成与第一源极/漏极区域接触的第一接触插塞和与第二源极/漏极区域接触的第二接触插塞；使第一接触插塞和第二接触插塞退火，以增大用于形成第一接触插塞和第二接触插塞中的每个的第一金属层的晶粒尺寸；在使第一接触插塞和第二接触插塞退火之后，在第一接触插塞上方形成第一通孔，并且在第二接触插塞上方形成第二通孔；其中，用于形成第一通孔和第二通孔中的每个的第二金属层的相包括α相。

根据本申请的又一个实施例，提供了一种半导体器件，包括：源极/漏极区域；接触插塞，形成在源极/漏极区域上方，其中，接触插塞包括钴层，并且其中，钴层的大部分具有六方紧密堆积晶体结构；以及通孔，形成在接触插塞上方，其中，通孔包括具有基本均匀的相的钨层，基本均匀的相包括α相。

本申请的实施例涉及接触件形成方法和相关的结构。

附图说明

当结合附图阅读时，从以下详细描述最佳理解本公开的方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了讨论的清楚起见，可以任意地增大或减小各个部件的尺寸。

图1A是根据一些实施例的MOS晶体管的截面图；

图1B是根据本公开的一个或多个方面的FinFET器件的实施例的立体图；

图2是根据一些实施例的形成接触结构并且包括接触插塞和接触通孔的方法的流程图；

图3、图4、图5、图6、图7、图8、图9和图10提供了根据一些实施例的在制造的中间阶段处并且根据图2的方法处理的器件的沿着与由图1B的截面AA’限定的平面基本平行的平面的截面图；和

图11提供了根据一些实施例的基本根据图2的方法制造的可选器件的沿着与由图1B的截面AA’限定的平面基本平行的平面的截面图。

具体实施方式

以下公开提供了用于实现所提供主题的不同特征的许多不同的实施例或示例。下面描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是用于简单和清楚的目的，并且其本身不指示讨论的实施例和/或配置之间的关系。

另外，为了便于描述，本文中可以使用诸如“在…下面”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。

又另外，当用“约”、“近似”等来描述数值或数值范围时，该术语旨在涵盖包括所描述的数值的合理范围内的数值，诸如所描述的数值的+/-10％内或如本领域技术人员理解的其他值。例如，术语“约5nm”涵盖从4.5nm到5.5nm的尺寸范围。

还应该注意，本公开以接触插塞和/或接触通孔的形式呈现了实施例，接触插塞和/或接触通孔可以用于各种器件类型中的任何一种。例如，本公开的实施例可以用于在平面体金属氧化物半导体场效应晶体管(MOSFET)、多栅极晶体管(平面或垂直)(诸如FinFET器件、全环栅(GAA)器件、欧米伽栅极(Ω-栅极)器件或Pi栅极(π-栅极)器件)以及应变半导体器件、绝缘体上硅(SOI)器件、部分耗尽的SOI(PD-SOI)器件、完全耗尽的SOI(FD-SOI)器件或如本领域已知的其他器件中形成接触插塞和/或接触通孔。此外，本文公开的实施例可以用于形成P型器件和/或N型器件。本领域技术人员可以认识到可以受益于本公开的方面的半导体器件的其他实施例。

参考图1A的示例，其中示出了MOS晶体管100，提供了可以包括本公开的实施例的仅一种器件类型的示例。应该理解，示例性晶体管100不意味着以任何方式进行限制，并且本领域的技术人员将认识到，本公开的实施例可以同等地适用于各种其他器件类型中的任何一种，诸如上面描述的那些。晶体管100制造在衬底102上并且包括栅极堆叠件104。衬底102可以是诸如硅衬底的半导体衬底。衬底102可以包括各种层，包括形成在衬底102上的导电层或绝缘层。取决于本领域已知的设计要求，衬底102可以包括各种掺杂配置。衬底102还可以包括其他半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底102可以包括化合物半导体和/或合金半导体。另外，在一些实施例中，衬底102可以包括外延层(epi层)，衬底102可以被应变以用于性能增强，衬底102可以包括绝缘体上硅(SOI)结构，和/或衬底102可以具有其他合适的增强部件。

栅极堆叠件104包括栅极电介质106和设置在栅极电介质106上的栅电极108。在一些实施例中，栅极电介质106可以包括诸如氧化硅层(SiO₂)或氮氧化硅(SiON)的界面层，其中这种界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法形成。在一些示例中，栅极电介质106包括诸如氧化铪(HfO₂)的高K介电层。可选地，高K介电层可以包括其他高K电介质，诸如TiO₂、HfZrO、Ta₂O₃、HfSiO₄、ZrO₂、ZrSiO₂、LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO₃(BST)、Al₂O₃、Si₃N₄、氮氧化物(SiON)、它们的组合或其他合适的材料。如本文使用和描述的，高K栅极电介质包括具有高介电常数的介电材料，例如，大于热氧化硅的介电常数(～3.9)。在又其他实施例中，栅极电介质106可以包括二氧化硅或其他合适的电介质。栅极电介质106可以通过ALD、物理气相沉积(PVD)、CVD、氧化和/或其他合适的方法形成。在一些实施例中，作为先栅极或后栅极(例如，替换栅极)工艺的部分，可以沉积栅电极108。在各个实施例中，栅电极108包括导电层，诸如W、Ti、TiN、TiAl、TiAlN、Ta、TaN、WN、Re、Ir、Ru、Mo、Al、Cu、Co、CoSi、Ni、NiSi、它们的组合和/或其他合适的组分。在一些示例中，栅电极108可以包括用于N型晶体管的第一金属材料和用于P型晶体管的第二金属材料。因此，晶体管100可以包括双功函金属栅极配置。例如，第一金属材料(例如，用于N型器件)可以包括具有与衬底导带的功函数基本对准、或至少与晶体管100的沟道区域114的导带的功函数基本对准的功函数的金属。类似地，第二金属材料(例如，用于P型器件)可以包括具有与衬底价带的功函数基本对准、或至少与晶体管100的沟道区域114的价带的功函数基本对准的功函数的金属。因此，栅电极108可以为晶体管100(包括N型器件和P型器件)提供栅电极。在一些实施例中，栅电极108可以可选地或附加地包括多晶硅层。在各个示例中，可以使用PVD、CVD、电子束(e束)蒸发和/或其他合适的工艺来形成栅电极108。在一些实施例中，在栅极堆叠件104的侧壁上形成侧壁间隔件。这样的侧壁间隔件可以包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合。

晶体管100还包括源极区域110和漏极区域112，源极区域110和漏极区域112的每个形成在半导体衬底102内、与栅极堆叠件104相邻并且位于栅极堆叠件104的任一侧上。在一些实施例中，源极区域110和漏极区域112包括扩散源极/漏极区域、离子注入源极/漏极区域、外延生长源极/源极区域或它们的组合。晶体管100的沟道区域114限定为位于栅极电介质106下面的源极区域110和漏极区域112之间并且位于半导体衬底102内的区域。沟道区域114具有相关联的沟道长度“L”和相关联的沟道宽度“W”。当大于晶体管100的阈值电压(Vt)(即，导通电压)的偏置电压与同时施加在源极区域110和漏极区域112之间的偏置电压一起施加到栅电极108时，电流(例如，晶体管驱动电流)通过沟道区域114在源极区域110和漏极区域112之间流动。针对给定的偏置电压(例如，施加到栅电极108或源极区域110和漏极区域112之间)产生的驱动电流的量是用于形成沟道区域114的材料的迁移率等的函数。在一些示例中，沟道区域114包括硅(Si)和/或可以外延生长的高迁移率材料(诸如锗)以及如本领域已知的多种化合物半导体或合金半导体中的任何半导体。高迁移率材料包括具有大于硅(Si)的电子迁移率和/或空穴迁移率的那些材料，那些材料在室温(300K)下具有约1350cm²/V-s的本征电子迁移率并且在室温(300K)下具有约480cm²/V-s的本征空穴迁移率。

参考图1B，其中示出了FinFET器件150，提供了可以包括本公开的实施例的可选器件类型的示例。举例来说，FinFET器件150包括一个或多个基于鳍的多栅极场效应晶体管(FET)。FinFET器件150包括衬底152、从衬底152延伸的至少一个鳍元件154、隔离区域156以及设置在鳍元件154上和周围的栅极结构158。衬底152可以是诸如硅衬底的半导体衬底。在各个实施例中，衬底152可以与衬底102基本相同，并且可以包括如上所述的用于衬底102的材料中的一种或多种。

与衬底152一样，鳍元件154可以包括一个或多个外延生长层，并且可以包括硅或另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP；或它们的组合。可以使用包括光刻和蚀刻工艺的合适的工艺来制造鳍元件154。光刻工艺可以包括在衬底上面(例如，在硅层上)形成光刻胶层(光刻胶)，将光刻胶曝光成图案，执行曝光后烘烤工艺，以及显影光刻胶以形成包括光刻胶的掩蔽元件。在一些实施例中，可以使用电子束(e束)光刻工艺来执行图案化光刻胶以形成掩蔽元件。然后掩蔽元件可以用于保护衬底的区域，同时蚀刻工艺在硅层中形成凹槽，从而留下延伸的鳍元件154。可以使用干蚀刻(例如，化学氧化物去除)、湿蚀刻和/或其他合适的工艺来蚀刻凹槽。也可以使用在衬底152上形成鳍元件154的方法的许多其他实施例。

多个鳍元件154中的每个还包括源极区域155和漏极区域157，其中源极区域155/漏极区域157形成在鳍元件154中、上和/或围绕鳍元件154。可以在鳍元件154上方外延生长源极区域155/漏极区域157。此外，晶体管的沟道区域设置在鳍元件154内、栅极结构158下面、沿着与由图1B的截面AA’限定的平面基本平行的平面。在一些示例中，鳍元件154的沟道区域包括如上所述的高迁移率材料。

隔离区域156可以是浅沟槽隔离(STI)部件。可选地，可以在衬底152上和/或内实现场氧化物、LOCOS部件和/或其他合适的隔离部件。隔离区域156可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低K电介质、它们的组合和/或本领域已知的其他合适的材料组成。在实施例中，隔离区域156是STI部件，并且通过在衬底152中蚀刻沟槽来形成。然后可以用隔离材料填充沟槽，随后进行化学机械抛光(CMP)工艺。然而，其他实施例是可能的。在一些实施例中，隔离区域156可以包括多层结构，例如，具有一个或多个衬垫层。

栅极结构158包括栅极堆叠件，该栅极堆叠件具有形成在鳍元件154的沟道区域上方的界面层160、形成在界面层160上方的栅极介电层162以及形成在栅极介电层162上方的金属层164。在各个实施例中，界面层160与描述为栅极电介质106的部分的界面层基本相同。在一些实施例中，栅极介电层162与栅极电介质106基本相同，并且可以包括类似于用于栅极电介质106的高K电介质。类似地，在各个实施例中，金属层164与上面描述的栅电极108基本相同。在一些实施例中，在栅极结构158的侧壁上形成侧壁间隔件。侧壁间隔件可以包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合。

如上讨论的，晶体管100和FinFET器件150中的每个可以包括一个或多个接触插塞和/或接触通孔，下面更详细地描述了接触插塞和/或接触通孔的实施例。在一些示例中，本文描述的接触插塞和/或接触通孔可以是局部互连结构的部分。如本文使用的，术语“局部互连件”用于描述最低级别的金属互连件，并且与中间和/或全局互连件不同。局部互连件跨越相对较短的距离，并且有时用于例如电连接给定器件的源极、漏极、主体和/或栅极，或者附近器件的那些。此外，局部互连件可以用于促进一个或多个器件到上面的金属化层(例如，到中间互连层)的垂直连接，例如，通过一个或多个通孔。通常地，互连件(例如，包括局部、中间或全局互连件)可以作为后段制程(BEOL)制造工艺的部分形成，并且包括金属布线的多层级网络。此外，多个IC电路和/或器件中的任何IC电路和/或器件(例如，诸如晶体管100或FinFET 150)可以通过这种互连件连接。

随着先进IC器件和电路的积极缩放和不断增加的复杂性，接触件和局部互连件设计已被证明是困难的挑战。举例来说，形成至源极、漏极和/或主体区域的可靠接触件需要可靠且低电阻的接触插塞和接触通孔。对于至少一些常规工艺，这种接触件和通孔结构的电阻仍然是器件性能和可靠性问题，尤其是在IC尺寸持续缩放的情况下。在一些实施方式中，钴(Co)接触插塞可以用于接触外延源极/漏极区域，并且钨(W)通孔可以形成在接触插塞上方并且与接触插塞接触。至少部分地由于未优化工艺，接触插塞和/或通孔可能由于组成材料的非均匀膜相而遭受增大的电阻。例如，在一些当前实施方式中，小于50％的Co包括六方紧密堆积(HCP)晶体结构，并且上面的W(用于形成W通孔)可以以β相形成为具有高电阻率的β钨(β-W)。在一些示例中，这种未优化工艺也可能导致通孔之间的变化和各种其他缺陷(例如，诸如Ti插入或破裂的W层)。

更具体地，在一些现有实施方式中，未优化工艺可能导致用于接触插塞的钴(Co)具有未优化晶粒尺寸(例如，太小或太大)。在一些情况下，如果Co晶粒尺寸太小，则Co接触插塞上的钨(W)生长(例如，形成上面的通孔)可能较慢，并且W可能不能完全填充期望的通孔区域。这可能导致进入到W通孔区域中的Ti插入缺陷(例如，从上面的金属层)。在其他情况下，如果Co晶粒太大，则Co接触插塞上的钨(W)生长(例如，形成上面的通孔)可能较快，并且可能潜在地导致W过度生长。这可能导致破裂的W层，例如，由接触通孔化学机械抛光(CMP)工艺期间的应力引起。还应该注意，随着临界尺寸(CD)随着持续的积极缩放而缩小，Co晶粒尺寸将变得更小，并且β-钨(β-W)通孔的形成能够更容易发生。因此，现有的方法并不是在所有方面都完全令人满意。

本公开的实施例提供了优于现有技术的优点，但是应该理解，其他实施例可以提供不同的优点，本文不一定讨论所有优点，并且没有特定的优点是所有实施例都需要的。例如，本文讨论的实施例包括针对接触结构的制造工艺并且包括接触插塞和接触通孔的方法和结构。换句话说，本文公开的实施例通常提供优化的接触环工艺(例如，工艺包括接触插塞和上面的接触通孔的形成)。更具体地，本公开的实施例提供了用于优化用于形成接触插塞的Co的晶粒尺寸的方法，产生基本无缺陷、具有减小的电阻并且提供改进的间隙填充能力的接触件和通孔。接触插塞的形成可以包括在介电层中形成开口，在开口内沉积Co层以及退火工艺(例如，优化Co的晶粒尺寸)等步骤。在退火工艺之后，执行CMP工艺以完成接触插塞的形成，并且然后可以在接触插塞上方形成通孔(例如，诸如W通孔)。

为了优化Co的晶粒尺寸，各个实施例提供了优化在Co沉积之后执行的退火工艺，以调节沉积的Co的晶粒尺寸。在一些实施例中，退火工艺在约250摄氏度至400摄氏度的温度下、在30％至70％的H₂环境中(例如，为了改进的杂质减少)、在约10托至30托的压力下执行并且持续约5分钟至10分钟。在H₂环境中的退火在一些情况下可以等效地称为H₂浸泡或H₂浸泡工艺。在一些实施例中，退火的钴(以及随后形成的Co接触插塞)的晶粒尺寸在约30nm²至90nm²的范围内。通过提供这种优化的Co晶粒尺寸，Co接触插塞上的W通孔生长将以理想的速率(例如，约8埃每秒至12埃每秒)进行，使得可以基本避免通孔之间的变化和各种其他缺陷(例如，诸如Ti插入或破裂的W层)，并且可以改进器件良率。此外，优化的Co晶粒尺寸提供了W通孔的W相的控制(例如，提供W通孔的基本均匀的膜相)，导致器件性能的增强。例如，使用所公开的H₂浸泡，大于50％的Co可以包括六方紧密堆积(HCP)晶体结构，并且上面的W(用于形成W通孔)可以以α相形成为α-钨(α-W)，α-钨具有比β-钨(β-W)更低的电阻率。即使随着CD缩小，本公开的实施例提供了最佳的Co晶粒尺寸和低电阻率α-钨(α-W)通孔的形成。

如上讨论的，本文公开的实施例也可以用于各种器件类型和/或结构。例如，作为平面器件(例如，如图1A所示)、FinFET器件(例如，如图1B所示)、GAA器件或其他合适的器件的制造期间执行的接触环工艺的部分，可以采用各个实施例。另外，在一些情况下，本公开的实施例可以用于形成接触件/通孔的其他情况。作为一个示例，可以在背侧接触插塞/背侧通孔(例如，用于背侧功率输送)的形成期间采用一些实施例。下面提供了本公开的实施例的附加细节，并且附加益处和/或其他优点对于受益于本公开的本领域技术人员将变得显而易见。

现在参考图2，示出了根据一些实施例的形成接触结构并且包括接触插塞和接触通孔的方法200。下面参考图3至图10更详细地描述方法200，图3至图10提供了沿着与图1B的截面AA’限定的平面基本平行的平面的器件300的截面图。方法200可以在单栅极平面器件(诸如上面参考图1A描述的示例性晶体管100)上以及多栅极器件(诸如上面参考图1B描述的FinFET器件150)上实现。因此，上面参考晶体管100和/或FinFET 150讨论的一个或多个方面也可以应用于方法200。可以肯定的是，在各个实施例中，方法200可以在其他器件上实现，诸如GAA器件、Ω-栅极器件或π-栅极器件以及应变半导体器件、SOI器件、PD-SOI器件、FD-SOI器件，或者在形成接触件/通孔的其他情况下实现(例如，诸如在用于背侧功率输送的背侧接触插塞/背侧通孔的形成期间)。

应该理解，参考方法200讨论的方法200的部分和/或任何示例性晶体管器件可以通过众所周知的互补金属氧化物半导体(CMOS)技术工艺流程来制造，并且因此本文仅简要描述一些工艺。另外，应该理解，本文讨论的任何示例性晶体管器件可以包括各种其他器件和部件，诸如附加晶体管、双极结晶体管、电阻器、电容器、二极管、熔丝等，但是为了更好地理解本公开的发明构思而被简化。另外，在一些实施例中，本文公开的示例性晶体管器件可以包括可以互连的多个半导体器件(例如，晶体管)。此外，在一些实施例中，本公开的各个方面可以应用于后栅极工艺或先栅极工艺中的任一个。

此外，在一些实施例中，本文所示的示例性晶体管器件可以包括处于处理的中间阶段的器件的描述，如可以在集成电路或其部分的处理期间制造的，集成电路或其部分可以包括静态随机存取存储器(SRAM)和/或其他逻辑电路、无源组件(诸如电阻器、电容器和电感器)以及有源组件(诸如P沟道场效应晶体管(PFET)、N沟道FET(NFET)、MOSFET、CMOS晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储器单元和/或它们的组合)。

方法200开始于框202，其中提供具有栅极结构的衬底。参考图3，并且在框202的实施例中，提供了具有衬底302并且包括栅极结构304、306、308的器件300。在一些实施例中，衬底302可以与上述衬底102、152中的任一个基本相同。衬底302的区域(其上形成栅极结构304、306、308并且包括相邻的栅极结构304和306、308之间的衬底302的区域)可以包括衬底302的有源区域。将理解，器件300仅是说明性的，并且是为了关于方法200的讨论的清楚而提供的。例如，在一些情况下，器件300可以包括平面器件，诸如晶体管100。可选地，在一些示例中，器件300可以包括多栅极器件，诸如FinFET 150。此外，在一些情况下，器件300可以包括GAA器件、Ω-栅极器件、π-栅极器件，应变半导体器件、SOI器件、PD-SOI器件、FD-SOI器件或如本领域已知的其他器件。在一些实施例中，器件300包括与栅极结构304、306、308相邻的区域310、312，其中区域310、312可以包括源极/漏极区域或主体接触区域。在示例中，区域310、312可以都包括N型区域或P型区域。可选地，区域310、312中的一个可以包括N型区域，并且区域310、312中的另一个可以包括P型区域。在各个实施例中，栅极结构304、306、308中的每个可以包括形成在衬底302上方的界面层、形成在界面层上方的栅极介电层以及形成在栅极介电层上方的栅电极层314。在一些实施例中，栅极结构304、306、308的界面层、介电层和栅电极层314中的每个可以与上面关于晶体管100和FinFET 150描述的那些基本相同。然而，还应该注意，在一些情况下，栅电极层314可以包括金属覆盖层作为最顶层，其中金属覆盖层包括钨(W)层。在至少一些情况下，栅极结构304、306、308可以包括伪栅极结构，伪栅极结构在稍后的处理阶段由高K/金属栅极结构替换(例如，在替换栅极工艺中)。此外，栅极结构304、306、308中的每个可以包括侧壁间隔件层316、318。在一些情况下，侧壁间隔件层316、318中的每个包括具有不同介电常数值(例如，K值)的材料。在各个实施例中，侧壁间隔件层316、318包括SiO_x、SiN、SiO_xN_y、SiC_xN_y、SiO_xC_yN_z、AlO_x、AlO_xN_y、AlN、HfO、ZrO、HfZrO、CN、多晶硅、它们的组合或其他合适的介电材料。在一些实施例中，侧壁间隔件层316、318包括多个层，诸如主间隔件壁、衬垫层等。举例来说，可以通过在器件300上方沉积介电材料以及各向异性地回蚀刻介电材料来形成侧壁间隔件层316、318。在一些实施例中，回蚀刻工艺(例如，用于间隔件形成)可以包括多步骤蚀刻工艺以改进蚀刻选择性并且提供过蚀刻控制。

方法200进行到框204，其中在衬底上方沉积第一介电层。仍然参考图3，并且在框204的实施例中，在衬底302上方和栅极结构304、306、308中的每个上方形成介电层320。举例来说，介电层320可以包括层间介电(ILD)层，该层间介电层可以包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))的材料和/或其他合适的介电材料。可以通过次大气压CVD(SACVD)工艺、可流动CVD工艺或其他合适的沉积技术来沉积介电层320。

方法200进行到框206，其中在第一介电层中形成图案。参考图3和图4，并且在框206的实施例中，在介电层320内形成包括开口322、324的图案。在一些情况下，开口322、324提供对与栅极结构304、306、308相邻的区域310、312的访问，其中区域310、310可以包括源极/漏极区域或主体接触区域。举例来说，可以通过光刻图案化和蚀刻(例如，湿或干蚀刻)工艺的合适的组合来形成开口322、324。在一些情况下，开口322、324可以称为金属插塞开口、接触插塞开口或插塞开口。

方法200进行到框207，其中执行金属化工艺。参考图4和图5，并且在框207的实施例中，可以最初执行硅化工艺，以在区域310、312中的衬底302的暴露部分(例如，由开口322、324暴露)上形成硅化物层315，因此提供到衬底302的暴露部分的低电阻接触。在实施例中，硅化物层315可以包括硅化钛(TiSi)。在其他实施例中，硅化物层315可以包括硅化钨(WSi)、硅化钴(CoSi)、硅化镍(NiSi)、硅化镍铂(NiPtSi)或其他适当的硅化物层。在一些情况下，硅化物层315可以具有在约4nm至8nm的范围内的厚度。在一些示例中，且在框207的进一步实施例中，可以在器件300上方形成粘合层或阻挡层326，包括在开口322、324中的每个内的侧壁表面上、在硅化物层315上方以及在介电层320的顶面上方。在一些情况下，粘合层或阻挡层326可以包括Ti、TiN、Ta、TaN、它们的组合或其他适当的材料。在至少一些示例中，粘合层或阻挡层326包括Ti/TiN堆叠件。在一些情况下，粘合层或阻挡层326可以具有在约0.5nm至1.5nm的范围内的厚度。在一些情况下，并且在沉积粘合层或阻挡层326之前，可以沿着开口322、324的侧壁表面形成包括SiN、TiSiN或它们的组合的另一阻挡层。在一些示例中，也可以在硅化物层315上方形成TiSiN层(如果提供)。SiN、TiSiN或它们的组合的层(如果形成)可以具有在约0.7nm至1.5nm的范围内的厚度。

在框207的进一步实施例中，并且在形成粘合层或阻挡层326之后，可以在器件300上方(包括在粘合层或阻挡层326上方、在开口322、324中的每个内和开口322、324外部)形成金属层328。在一些实施例中，在形成金属层328之前，可以处理粘合层或阻挡层326，以增强随后形成的金属层328的粘附性和连续性，并且防止粘合层或阻挡层326与随后形成的金属层328之间的界面粗糙度。在各个示例中，可以通过CVD来沉积金属层328。然而，在一些情况下，可以通过ALD、PVD、热蒸发或其他合适的技术来沉积金属层328。根据本公开的实施例，金属层328可以包括Co，随后将对Co进行退火以优化Co的晶粒尺寸，如本文讨论的。在一些示例中，沉积的Co的晶粒尺寸可以小于约30nm，这对于随后的钨(W)通孔形成来说是次优的。此外，将理解，在一些情况下，其他金属(例如，诸如Cu、Ru、Al、Rh、Mo、Ta、Ti或其他合适的导电材料)可以与Co组合使用或代替Co。在这样的示例中，随后的退火工艺同样可以用于优化用于形成金属层328的相应金属或它们的组合的晶粒尺寸。

方法200进行到框208，其中执行退火工艺。参考图5和图6，并且在框208的实施例中，可以对金属层328执行退火工艺317，以形成退火的金属层328A，并且从而调节金属层328的晶粒尺寸。换句话说，退火的金属层328A的晶粒尺寸将大于金属层328的晶粒尺寸。在一些实施例中，退火工艺317在约250摄氏度至400摄氏度的温度下、在30％至70％的H₂环境中(例如，为了改善杂质减少)、在约10托至30托的压力下执行并且持续约5分钟至10分钟。在一些实施例中，退火的金属层328A(可以包括退火的Co层)的晶粒尺寸(以及因此随后形成的接触插塞的晶粒尺寸)在约30nm²至90nm²的范围内。如本文讨论的，晶粒尺寸在一些情况下可以对应于平均晶粒尺寸。在一些示例中，与沉积的金属层328相比，退火后的金属层328A的平均晶粒尺寸可以增大大于1倍并且小于或等于3倍。如下所述，通过提供这种优化的晶粒尺寸，Co接触插塞上的随后通孔形成(例如，W通孔形成)将以理想的速率(例如，约8埃每秒至12埃每秒)进行，从而减轻通孔之间的变化和各种其他缺陷(例如，诸如Ti插入或破裂的W层)。在各个实施例中，并且作为执行退火工艺317的结果，大于50％的金属层328A(例如，Co)可以包括六方紧密堆积(HCP)晶体结构。换句话说，金属层328的大部分具有HCP晶体结构。在一些实施例中，具有HCP晶体结构的金属层328A的第一部分与具有面心立方(FCC)晶体结构的金属层328A的第二部分的比率大于约1，并且在一些示例中在约1至2之间的范围内。如下讨论的，由于优化的Co晶粒尺寸和相应的晶体结构，随后形成的钨(W)通孔可以以可控的方式形成为低电阻率α-钨(α-W)。结果，将改进器件性能。

方法200进行到框209，其中执行化学机械抛光(CMP)工艺。参考图6和图7，并且在框209的实施例中，执行CMP工艺以去除过量的材料并且平坦化器件300的顶面。如图所示，CMP工艺可以去除开口322、324外部的退火的金属层328A的过量部分，从而最终形成第一接触插塞328A-1和第二接触插塞328A-2，其中第一接触插塞328A-1接触区域310，并且第二接触插塞328A-2接触区域312。在一些实施例中，CMP工艺还可以用于去除开口322、324外部的粘合层或阻挡层326的过量部分，从而暴露介电层320的顶面。因此，在CMP工艺之后，介电层320、粘合层或阻挡层326、第一接触插塞328A-1和第二接触插塞328A-2的顶面基本彼此齐平(共面)。注意，在一些情况下，第一接触插塞328A-1和第二接触插塞328A-2可以等效地称为金属插塞、插塞或源极/漏极接触件。

方法200进行到框210，其中在衬底上方沉积接触蚀刻停止层和第二介电层。参考图7和图8，并且在框210的实施例中，在衬底302上方形成接触蚀刻停止层(CESL)330，并且在接触蚀刻停止层330上方形成介电层332。举例来说，接触蚀刻停止层330可以包括Ti、TiN、TiC、TiCN、Ta、TaN、TaC、TaCN、W、WN、WC、WCN、TiAl、TiAlN、TiAlC、TiAlCN或它们的组合。在一些实施例中，介电层332可以包括ILD层，ILD层可以包括诸如TEOS氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅(诸如BPSG、FSG、PSG、BSG)的材料和/或其他合适的介电材料。因此，在一些情况下，介电层332可以与介电层320基本相同。在各个实施例中，可以通过SACVD工艺、可流动CVD工艺、ALD工艺、PVD工艺或其他合适的沉积技术来沉积CESL 330和介电层332。

方法200进行到框212，其中形成通孔开口。参考图8和图9，并且在框212的实施例中，示出了形成通孔开口的不同示例。在第一示例中，形成接触通孔开口334以提供对第二接触插塞328A-2的访问。可以通过光刻图案化和蚀刻(例如，湿或干蚀刻)工艺的合适的组合来形成接触通孔开口334。在一些实施例中，一个或多个蚀刻工艺可以用于形成接触通孔开口334，例如，以蚀刻穿过介电层332和CESL 330中的每个。在一些实施例中，接触通孔开口334可以与位于接触通孔开口334下面的第二接触插塞328A-2基本对准(例如，居中)。将理解，可以形成类似的接触通孔开口以提供对未明确示出的其他接触插塞的访问。

在第二示例中，可以形成复合通孔开口336，例如，以提供第一接触插塞328A-1到栅极结构306的栅电极层314的连接。最初，在一些情况下，可以形成栅极通孔开口339，以提供对栅极结构306的栅电极层314的访问。可以通过光刻图案化和蚀刻(例如，湿或干蚀刻)工艺的合适的组合来形成栅极通孔开口339。在一些实施例中，一个或多个蚀刻工艺可以用于形成栅极通孔开口339，例如，以蚀刻穿过介电层332、CESL 330和介电层320中的每个。在一些实施例中，栅极通孔开口339可以与位于栅极通孔开口339下面的栅极结构306的栅电极层314基本对准(例如，居中)。此后，可以形成接触通孔开口337以提供对第一接触插塞328A-1的访问。在一些情况下，接触通孔开口337可以称为狭槽通孔开口。可以通过光刻图案化和蚀刻(例如，湿或干蚀刻)工艺的合适的组合来形成接触通孔开口337。在一些实施例中，一个或多个蚀刻工艺可以用于形成接触通孔开口337，例如，以蚀刻穿过介电层332和CESL 330中的每个。另外，如图9所示，接触通孔开口337可以与栅极通孔开口339合并/重叠，以形成复合通孔开口336。在一些实施例中，接触通孔开口337和栅极通孔开口339彼此重叠约0至20nm。在沉积一个或多个金属层之后，如下所述，复合通孔开口336将因此提供金属栅极层与相邻的源极、漏极和/或主体区域之间的接触。将理解，在上述示例中，可以在栅极通孔开口之前形成接触通孔开口，或者可以在接触通孔开口之前形成栅极通孔开口。

方法200进行到框214，其中执行金属化和化学机械抛光工艺。参考图9和图10，并且在框214的实施例中，可以在接触通孔开口334内和复合通孔开口336内形成粘合层或阻挡层341。在一些情况下，粘合层或阻挡层341可以包括Ti、TiN、Ta、TaN、它们的组合或其他适当的材料。在至少一些示例中，粘合层或阻挡层341包括Ti/TiN堆叠件。在一些情况下，粘合层或阻挡层341可以具有在约0.5nm至1.5nm的范围内的厚度。此外，并且在框214的实施例中，可以在接触通孔开口334内和复合通孔开口336内的粘合层或阻挡层341上形成金属层342。在各个示例中，可通过CVD沉积金属层342。然而，在一些情况下，可以通过ALD、PVD、热蒸发或其他合适的技术来沉积金属层342。在一些示例中，金属层342的沉积速率可以在约8埃每秒至12埃每秒的范围内。根据本公开的实施例，金属层342可以包括钨(W)。然而，在一些情况下，金属层342可以包括其他金属(例如，诸如Cu、Co、Ru、Al、Rh、Mo、Ta、Ti或其他导电材料)，这些金属可以与W组合使用或代替W。在金属层342包括钨(W)的实施例中，并且由于下面的第一接触插塞328A-1和第二接触插塞328A-2的Co的优化的晶粒尺寸，将形成具有期望的低电阻率相的金属层342。在本示例中，金属层342因此可以以α相形成为α-钨(α-W)。此外，在一些示例中，金属层342可以具有基本均匀的相。注意，对于下面的Co的优化的晶粒尺寸(例如，在约30nm²至90nm²的范围内)，钨(W)沉积速率(例如，当金属层342包括钨(W)时)可以在约8埃每秒至12埃每秒的范围内。另外，如前所述，栅电极层314的最顶层可以包括钨(W)金属覆盖层。因此，在一些情况下，形成在栅极通孔开口339内的金属层342的部分也可以形成在栅电极层314的钨(W)金属覆盖层上方。特别地，在一些实施例中，形成在栅电极层314的钨(W)金属覆盖层上方的金属层342的部分也可以包括α-钨(α-W)，因为(例如，栅极通孔开口339的)底部CD可以大于约11nm。

通常还应注意，复合通孔开口336内的金属层342可以等效地描述为形成在接触通孔开口337和栅极通孔开口339中的每个内的金属层342，其中接触通孔开口337和栅极通孔开口339合并/重叠，如上所述。在沉积金属层342之后，并且在框214的实施例中，可以执行CMP工艺以去除过量的材料并且平坦化器件300的顶面。因此，在沉积金属层342之后，制成至第二接触插塞328A-2的接触件，并且在第一接触插塞328A-1和栅极结构306的栅电极层314之间制成接触件。图10还示出了接触插塞(例如，诸如第一接触插塞328A-1或第二接触插塞328A-2)的宽度和深度，分别表示为W1和D1。另外，图10示出了通孔(例如，诸如形成在接触通孔开口334中的通孔)的宽度和深度，分别表示为W2和D2。在一些实施例中，W1在约10nm至20nm之间的范围内，并且W2在约11nm至17nm之间的范围内。在一些示例中，D1在约35nm至50nm之间的范围内，并且D2在约15nm至35nm之间的范围内。

器件300可以经受进一步处理以形成本领域已知的各种部件和区域。例如，随后的处理可以在衬底302上形成各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，它们配置为连接各种部件(例如，包括接触通孔和栅极通孔)以形成可以包括一个或多个器件的功能电路。在进一步的示例中，多层互连可以包括垂直互连件(诸如通孔或接触件)以及水平互连件(诸如金属线)。各种互连部件可以采用各种导电材料，包括铜、钨和/或硅化物。在一个示例中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。此外，根据方法200的各个实施例，可以在方法200之前、期间和之后实施附加工艺步骤，并且可以替换或消除上面描述的一些工艺步骤。

如前所述，上面讨论的示例性器件300可以包括平面器件或多栅极器件，诸如FinFET或GAA器件以及其他器件选择。不管确切的器件类型如何，本公开的实施例提供了在具有最佳晶粒尺寸的退火的接触插塞(例如，诸如退火的Co接触插塞)上方形成具有最佳且基本均匀相的通孔(例如，诸如α-钨)，其中退火的接触插塞的金属的晶粒尺寸大于接触插塞的沉积的金属的晶粒尺寸。考虑到这一点，将理解，本公开的实施例可以同样地应用于其中形成接触插塞和通孔的其他情况。

例如，参考图11，其中示出了类似于器件300的器件400，但进一步包括背侧接触结构402、404。在一些实施例中，背侧接触结构402、404可以类似于上述接触插塞和接触通孔，并且它们可以以类似于参考方法200描述的方式形成，但是沿着衬底302的背侧表面形成背侧接触结构402、404。例如，背侧接触结构402、404可以包括类似于上面讨论的粘合层或阻挡层326和341的粘合层或阻挡层346和351。另外，背侧接触结构402、404可以包括接触插塞348，接触插塞348类似于上面讨论的第一接触插塞328A-1和第二接触插塞328A-2，由具有优化晶粒尺寸和晶体结构的退火的金属层(例如，退火的Co)组成。此外，背侧接触结构402、404可以包括用于形成通孔的金属层352，金属层352类似于上面讨论的金属层342，可以由钨(W)组成。由于接触插塞348的优化晶粒尺寸，将形成具有期望的低电阻率相的金属层352(钨通孔)。在本示例中，金属层352因此可以以α相形成为α-钨(α-W)。在一些实施例中，背侧接触结构402、404提供至区域310、312的电接触件，其中区域310、310可以包括源极/漏极区域或主体接触区域，如前讨论的。另外，在一些实施例中，硅化物层(例如，类似于硅化物层315)可以形成在背侧接触结构402、404和区域310、312之间。在一些情况下，背侧接触结构402、404提供至背侧电力输送网络的接触件。

本文描述的各个实施例提供了优于现有技术的几个优点。将理解，并非所有优点都必须在本文中讨论，没有特定的优点是所有实施例都需要的，并且其他实施例可以提供不同的优点。作为一个示例，本文讨论的实施例包括针对用于接触结构的制造工艺并且包括接触插塞和接触通孔的方法和结构。更具体地，本公开的实施例提供了用于优化Co(用于形成接触插塞)的晶粒尺寸的方法，产生基本无缺陷、具有减小的电阻并且提供改进的间隙填充能力的接触件和通孔。为了优化Co的晶粒尺寸，各个实施例提供了优化在Co沉积之后执行的退火工艺以调节沉积的Co的晶粒尺寸。在一些实施例中，退火工艺在约250摄氏度至400摄氏度的温度下、在30％至70％的H₂环境中(例如，为了改善杂质减少)、在约10托至30托的压力下执行并且持续约5分钟至10分钟。在一些实施例中，退火的钴(以及随后形成的Co接触插塞)的晶粒尺寸在约30nm²至90nm²的范围内。通过提供这种优化的Co晶粒尺寸，Co接触插塞上的W通孔生长将以理想的速率(例如，约8埃每秒至12埃每秒)进行，使得可以基本避免通孔之间的变化和各种其他缺陷(例如，诸如Ti插入或破裂的W层)，并且可以改进器件良率。此外，优化的Co晶粒尺寸提供了对W通孔的W相的控制(例如，提供W通孔的基本均匀的膜相)，产生器件性能的增强。例如，使用公开的H₂浸泡，大于50％的Co可以包括六方紧密堆积(HCP)晶体结构，并且上面的W(用于形成W通孔)可以以α相形成为α-钨(α-W)，α-钨具有比β-钨(β-W)更低的电阻率。

因此，本公开的一个实施例描述了一种方法，包括：在介电层中形成开口以暴露源极/漏极区域。在一些实施例中，该方法还包括在开口中和源极/漏极区域上方沉积第一金属层。此后，在一些示例中，该方法还包括执行退火工艺以调节第一金属层的晶粒尺寸。在各个实施例中，该方法还包括在退火的第一金属层上方沉积第二金属层。在一些实施例中，第二金属层具有基本均匀的相。在一些实施例中，第一金属层限定接触插塞，并且其中，第二金属层限定通孔。在一些实施例中，第一金属层包括钴，并且其中，第二金属层包括钨。在一些实施例中，在执行退火工艺之前，第一金属层的晶粒尺寸小于约30nm。在一些实施例中，退火的第一金属层具有在约30nm²至90nm²之间的范围内的晶粒尺寸。在一些实施例中，第二金属层包括α-钨。在一些实施例中，退火工艺在约250摄氏度至400摄氏度之间的温度下、在30％至70％的H₂环境中、在约10托至30托之间的压力下执行并且持续约5分钟至10分钟之间。在一些实施例中，退火工艺将第一金属层的晶粒尺寸调节大于1倍并且小于或等于3倍。在一些实施例中，大于50％的退火的第一金属层具有六方紧密堆积晶体结构。在一些实施例中，具有六方紧密堆积晶体结构的退火的第一金属层的第一部分与具有面心立方晶体结构的退火的第一金属层的第二部分的比率大于约1。在一些实施例中，该方法还包括在沉积第一金属层之前，在开口中形成阻挡层，以及在阻挡层上方沉积第一金属层。

在另一个实施例中，讨论了一种方法，包括：形成与第一源极/漏极区域接触的第一接触插塞和与第二源极/漏极区域接触的第二接触插塞。在一些实施例中，该方法还包括使第一接触插塞和第二接触插塞退火，以增大用于形成第一接触插塞和第二接触插塞中的每个的第一金属层的晶粒尺寸。在示例中，该方法还包括在使第一接触插塞和第二接触插塞退火之后，在第一接触插塞上方形成第一通孔，并且在第二接触插塞上方形成第二通孔。在一些实施例中，用于形成第一通孔和第二通孔中的每个的第二金属层的相包括α相。在一些实施例中，该方法还包括在形成第一接触插塞和第二接触插塞之前，在第一源极/漏极区域和第二源极/漏极区域中的每个上方形成硅化物层，以及在硅化物层上方形成第一接触插塞和第二接触插塞。在一些实施例中，第一源极/漏极区域包括N型源极/漏极区域，并且其中，第二源极/源极区域包括P型源极/漏极区域。在一些实施例中，第一通孔和第二通孔中的至少一个包括与相邻的栅极通孔合并的狭槽通孔以提供复合通孔，并且其中，复合通孔在第一通孔和第二通孔中的至少一个与相邻的栅极结构的栅电极层之间提供电连接。在一些实施例中，第一金属层包括钴，并且其中，第二金属层包括钨。在一些实施例中，在使第一接触插塞和第二接触插塞退火之后，第一金属层的晶粒尺寸在约30nm²至90nm²之间的范围内。在一些实施例中，使第一接触插塞和第二接触插塞退火在约250摄氏度至400摄氏度之间的温度下、在30％至70％的H₂环境中、在约10托至30托之间的压力下执行并且持续约5分钟至10分钟之间。

在又另一个实施例中，讨论了一种包括源极/漏极区域的半导体器件。在一些实施例中，半导体器件还包括形成在源极/漏极区域上方的接触插塞，其中接触插塞包括钴(Co)层，并且其中Co层的大部分具有六方紧密堆积(HCP)晶体结构。在一些示例中，半导体器件还包括形成在接触插塞上方的通孔，其中该通孔包括具有基本均匀的相的钨(W)层，该基本均匀的相包括α相。在一些实施例中，钴层的晶粒尺寸在约30nm²至90nm²之间的范围内。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本公开的方面。本领域人员应该理解，它们可以容易地使用本公开作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构建不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims

1.一种形成半导体器件的方法，包括：

在介电层中形成开口以暴露源极/漏极区域；

在所述开口中和所述源极/漏极区域上方沉积第一金属层；

执行退火工艺以调节所述第一金属层的晶粒尺寸；以及

在退火的第一金属层上方沉积第二金属层，其中，所述第二金属层具有基本均匀的相。

2.根据权利要求1所述的方法，其中，所述第一金属层限定接触插塞，并且其中，所述第二金属层限定通孔。

3.根据权利要求1所述的方法，其中，所述第一金属层包括钴，并且其中，所述第二金属层包括钨。

4.根据权利要求1所述的方法，其中，在执行所述退火工艺之前，所述第一金属层的所述晶粒尺寸小于约30nm。

5.根据权利要求1所述的方法，其中，所述退火的第一金属层具有在约30nm²至90nm²之间的范围内的晶粒尺寸。

6.根据权利要求1所述的方法，其中，所述第二金属层包括α-钨。

7.根据权利要求1所述的方法，其中，所述退火工艺在约250摄氏度至400摄氏度之间的温度下、在30％至70％的H₂环境中、在约10托至30托之间的压力下执行并且持续约5分钟至10分钟之间。

8.根据权利要求1所述的方法，其中，所述退火工艺将所述第一金属层的所述晶粒尺寸调节大于1倍并且小于或等于3倍。

9.一种形成半导体器件的方法，包括：

形成与第一源极/漏极区域接触的第一接触插塞和与第二源极/漏极区域接触的第二接触插塞；

使所述第一接触插塞和所述第二接触插塞退火，以增大用于形成所述第一接触插塞和所述第二接触插塞中的每个的第一金属层的晶粒尺寸；

在使所述第一接触插塞和所述第二接触插塞退火之后，在所述第一接触插塞上方形成第一通孔，并且在所述第二接触插塞上方形成第二通孔；

其中，用于形成所述第一通孔和所述第二通孔中的每个的第二金属层的相包括α相。

10.一种半导体器件，包括：

源极/漏极区域；

接触插塞，形成在所述源极/漏极区域上方，其中，所述接触插塞包括钴层，并且其中，所述钴层的大部分具有六方紧密堆积晶体结构；以及

通孔，形成在所述接触插塞上方，其中，所述通孔包括具有基本均匀的相的钨层，所述基本均匀的相包括α相。