JP3749469B2 - SiC:H膜の成膜方法と半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、SiC:H膜の成膜方法と半導体装置の製造方法に関し、特に低誘電率のSiC:H膜の成膜方法とSiC膜またはSiC:H膜を用いた半導体装置の製造方法に関する。
【0002】
【従来の技術】
半導体集積回路装置等に多層配線を形成する際、信号伝播速度が問題になる。配線の抵抗、寄生容量は信号伝播速度を低下させる。配線の抵抗を低減するためには、配線の断面積を増加し、配線材料を低抵抗率のものとすることが有効である。配線の寄生容量を低減するためには、配線間の距離を増大し、対向面積を減少し、配線間絶縁材料の誘電率を低下させることが有効である。
【0003】
半導体集積回路装置においては、集積度の向上が望まれている。集積度を向上させるためには、配線の断面積を減少し、配線間距離を減少させることが望まれる。すると、配線抵抗を低減するためには、低抵抗率の材料を用いることが望まれ、配線間容量を低減するためには、低誘電率の絶縁材料を用いることが望まれる。さらに信頼性高い半導体装置を作成するためには、機械的強度の高い絶縁領域を作成することが望まれる。
【0004】
抵抗R,容量Cを有する配線の遅延時間Tは、
T = k*CR (1)
と表わせる。容量Cは、
C = ε0εSS/d (2)
で表わせる。ここで、ε0は真空の誘電率、εSは比誘電率、Sは対向する配線の面積、dは配線間隔である。
【0005】
配線の対向面積S、配線間隔dが他の要件により定まると、配線の付随容量Cを低減化するためには、比誘電率εSを小さくすることが有効な手段となる。現在層間絶縁膜としては、酸化シリコン等の材料が用いられている。酸化シリコンの比誘電率は低いとは言えない。
【0006】
配線層に用いる金属が層間絶縁膜内へ拡散することを防ぐため、酸化シリコンのエッチングを停止するためなどに、窒化シリコンSiNが用いられている。窒化シリコンの比誘電率は、酸化シリコンの比誘電率よりも高く、約7もある。
【0007】
近年、プラズマCVDによるSiC系の膜が開発されている。SiC系の膜は、金属の拡散を防止する機能を有する。プラズマCVDによるSiC:H膜は、約4.3と低い比誘電率を有する。しかし、大気からの酸素を吸収し(吸湿性が高く)、経時変化し、機械的強度が低い。特に、大気からの酸素を透過し、下地金属配線の酸化を許容してしまう。銅は、酸化アルミニウムのような安定な酸化膜を形成せず、深く酸化される可能性がある。
【0008】
また、平坦化機能を有する絶縁膜、誘電率の低い絶縁膜として、スピンオングラス(SOG)が用いられてきた。化学機械研磨(CMP)を行なう時は、SOG膜の上に、保護膜として酸化シリコン膜等を形成する。しかし、酸化シリコン膜はSOG膜との密着性が弱く、CMP時に剥離する可能性がある。
【0009】
【発明が解決しようとする課題】
このように、低い誘電率を有し、かつ望ましい特性を有する絶縁膜が望まれているが、その実現は容易ではない。半導体集積回路装置に用いる絶縁膜には、種々の特性が望まれるが、その全てを同時に実現することは容易ではない。
【0010】
本発明の目的は、低い比誘電率を有し、かつ望ましい特性を有するSiC:H膜を成膜する方法を提供することである。
【0012】
本発明の他の目的は、信頼性の高い半導体装置の新規な製造方法を提供することである。
【0014】
【課題を解決するための手段】
本発明の1観点によれば、350℃以上の温度、10Torr以下の減圧雰囲気で、成長、成長停止を繰り返して、2回以上に分割してSiC:H膜を成膜し、分割した成膜の各々が厚さ15nm以下の膜を成膜するSiC:H膜の成膜方法が提供される。
【0015】
本発明の他の観点によれば、(a)半導体基板に半導体素子を形成する工程と、(b)350℃以上の温度、10Torr以下の減圧雰囲気で、成長、成長停止を繰り返して、2回以上に分割して、前記半導体基板上方にSiC膜またはSiC:H膜を成膜し、分割した成膜の各々が厚さ15nm以下の膜を成膜する工程と、(c)前記SiC膜またはSiC:H膜上に絶縁キャップ層を成膜する工程と、を含む半導体装置の製造方法が提供される。
【0016】
【発明の実施の形態】
図1は、本発明者等が行なった成膜実験(実施例1)を説明するための成膜装置の概略平面図、サンプルの概略断面図、単位膜厚に対する比誘電率を示すグラフである。
【0017】
図1(A)は、実験に用いた成膜装置の構成を概略的に示す。プラズマCVD装置11は、その内部に7つの成膜室12を有する。各成膜室は平行平板電極とガス供給系を有する。本実験においては、1つの成膜室12tはウエハ搬入/搬出用のチェンバとして使用し、他の6つの成膜室12−1〜12−6を順次使用して6回に分割した成膜を行なった。
【0018】
すなわち、シリコンウエハ14を搬入チェンバ12tから第1の成膜室12‐1に搬入し、原料ガスを供給し、プラズマを発生させて、第1のプラズマCVD成膜を行なった。続いて、シリコンウエハ14を次の成膜室12‐2に移送し、次のプラズマCVD成膜を行なった。このようにして、順次6つの成膜室12−1〜12−6を用いて6回の成膜を行なった。なお、原料にはテトラメチルシランを用い、キャリアガスに窒素を用いた。成膜中の温度は400℃、圧力は2Torrに保った。
【0019】
図1(B)は、作成されたサンプルの構成を概略的に示す。シリコン基板20の表面上に、6回の成膜で作成されたSiC:H膜21が形成されている。分割成膜された各々は、約1/6の厚さを有する層21pであり、その厚さはtである。
【0020】
分割成膜する単位厚さを最小限にして6回に分けて分割成膜したサンプルは、合計約21nmの膜厚を有していた。すなわち、1層当り約3.5nmの膜厚と推定される。このSiC:H膜の比誘電率を測定したところ、約2.0であった。
【0021】
通常のSiC:H膜の比誘電率として知られている約4.0〜4.5と比較すると、得られた比誘電率は著しく小さいものであった。
【0022】
膜厚を変更し、6回に分割してSiC:H膜を成膜した。合計約30nmの膜厚(1層当り約5nm)のSiC:H膜の比誘電率は約2.1であった。
合計膜厚約50.7nm(1層当り約8.5nm)のSiC:H膜の比誘電率は、約2.2であった。
【0023】
6回に分割して成膜したサンプルの組成比を求めたところ、Si:C:H:O:N=1:0.93:1.9:0.64:0.28であった。
【0024】
これら3つのサンプルは、いずれもSiC:H膜の比誘電率として知られている4.0〜4.5と比較して著しく低い比誘電率を示した。
【0025】
そこで、比較のため、連続した1回の成膜で厚さ約21nmのSiC:H膜を成膜した。この1回成膜のSiC:H膜の比誘電率は、約4.3であり、従来知られているSiC:H膜の比誘電率と一致した。
【0026】
さらに、検討のため、6回に分割成膜し、かつ各分割成膜後大気に開放してSiC:H膜を成膜した。得られたサンプルの比誘電率は、約5.1であった。分割成膜しても、成膜休止時に大気にさらすと、著しく低い比誘電率は得られず、かえって通常の値よりも高い比誘電率が得られたことになる。この高い比誘電率は、大気中から水分が侵入したためと考えることができよう
SiC:H膜の組成比がSi:C:H:O:N=1:0.9:2.5:2.0:0.6となるように、減圧下で6回に分割して成膜した膜を形成した。得られたSiC:H膜の比誘電率は約2.6であった。
【0027】
以上の結果から、1回の成膜厚さを極めて小さな値とし、減圧雰囲気下で分割成膜してSiC:H膜を形成すると、著しく低い比誘電率が得られることが分かる。このように著しく低い比誘電率を有するSiC:H膜で半導体装置の絶縁膜を形成すれば、配線の浮遊容量を大幅に低減できるであろう。
【0028】
図1(C)は、以上のサンプルの比誘電率をまとめて示す。左側領域に示される4つのサンプルの比誘電率は、通常SiC:Hの比誘電率として知られている4.0〜4.5と比較して著しく低い比誘電率である。1回の連続した成膜工程により、厚さ約21nm形成した膜は、通常知られている比誘電率と同等の比誘電率約4.3を示している。
【0029】
1回の成膜厚さを約8.5nm以下とすれば、著しく低い比誘電率が実際に得られている。これらの結果から、1回の成膜厚さを約15nm以下に限定し、減圧雰囲気下で成膜と休止を繰り返えす分割成膜を行なうことにより、著しく低い比誘電率を有するSiC:H膜を形成できるであろうことが推定される。
【0030】
組成を調整すると、比誘電率も若干変化するが、それでも極めて低い比誘電率が得られる。
【0031】
分割成膜することにより、なぜ著しく低い比誘電率が得られるのかは未だ判明していないが、分割成膜することにより比誘電率が変化する現象から、分割成膜した各層の表面(界面)が比誘電率に寄与しているものと推定することができよう。
【0032】
図2(A)は、6回に分割成膜し、全厚さ約50.7nmのSiC:H膜をシリコン基板上に形成したサンプルの膜組成をXPS分析で測定した結果を示すグラフである。装置は、島津製作所製ESCA‐850を用いた。組成分析は、Siの2p電子、Cの1s電子、Oの1s電子、Nの1s電子を用いて行なった。
【0033】
X線源は、Mg(加速電圧8kV、電流32mA)を用いた。Arイオンでエッチングを行ない、ガス圧は4×10-4Torrとした。加速電圧は2kVであり、エミッション電流は20mAであった。XPS測定により得られたスペクトルにおいて、各元素のピーク面積を求め、Siのピーク面積に対する比からその元素の含有率(%)を求めた。
【0034】
図2(A)は、全厚さ50.7nmのサンプルの測定結果を示す。横軸がエッチング時間を単位分で示し、縦軸が成分比を単位%で示す。
【0035】
SiとCとは、原料ガスから供給された成分であり、Nはキャリアガスから供給された成分である。Oは、原料ガス、キャリアガスに含まれない成分であり、成膜後大気中から侵入した成分と考えられる。成分Oは、厚さ50.7nmの全領域に渡ってほぼ一様な濃度を示している。この結果は、作成されたSiC:H膜が、極めて酸素を透過し易く、吸収し易い性質を有することを示唆している。
【0036】
図2(B)は、酸素に対するXPSスペクトルの深さ方向変化を示すグラフである。表面からSiC:H膜の内部に進んでも、Oのピークは余り減衰していない。
【0037】
SiCは、化学的に中性な材料であり、どのような層とも良好な密着性を示す。上述の成膜方法によれば、極めて低い比誘電率を有する。しかしながら、SiC:Hは、機械的に脆い性質を有し、上述のように耐水性が低い。半導体装置の絶縁膜として、低い耐水性、低い耐酸素性は好ましくない。下層配線の酸化、腐蝕等を起こす原因となり得る。
【0038】
そこで、作成したSiC:H膜の上面に耐水性があり、脆さを隠す性質を有するキャップ層を設けることが好ましいであろう。キャプ層としてSiN膜を採用し、SiN/SiC:H積層構造を作成し、その性質を調べた。
【0039】
図3(A)は、SiN/SiC:H積層構造を有するサンプル(実施例2)の構成を示す断面図、図3(B)は深さ方向の成分比を示すグラフ、図3(C)は酸素のXPSピークを深さ方向に沿って調べたグラフである。
【0040】
図3(A)において、シリコン基板20の上にSiC:H膜21が成膜され、その上にさらにSiN膜23が成膜されている。積層構造の1例は、厚さ約22nmのSiC:H膜21の上に、厚さ約14.3nmのSiN膜を積層したものである。
【0041】
図3(B)は、この積層構造の深さ方向の成分分布を示すグラフである。酸素Oの分布が、表面からSiN膜内部に向って急激に減少し、SiC:H膜21内では極めて低い値となっていることが分かる。すなわち、SiC:H膜の表面をSiN膜で覆うと、外気からの水分、酸素の侵入を有効に防止することができる。
【0042】
図3(C)に示すOについてのXPSピークの分布も、このことを示している。
【0043】
図2(A)に示す全厚さ50.7nmのSiC:H膜の成分比は、Si:C:O:N=1:0.93:0.64:0.28であった。SiN/SiC:Hの積層膜の成分比は、Si:C:O:N=1:0.95:0.15:0.45であった。両者を比較すると、積層構造とした時にO組成が著しく減少し、N組成が増加していることが分かる。
【0044】
上述のサンプルにおいては、SiC:H膜をSiN膜で覆ったが、同様に耐水性のある材料でSiC:H膜を覆うことにより、耐水性を改善することができるであろう。このような耐水性を改善することができる材料としては、SiNの他、SiO2、SiON等が考えられる。さらに、SiCF,SIOC,SiOF等を用いることも可能であろう。
【0045】
また、作成したSiN/SiC:H膜の比誘電率を測定した。得られた比誘電率は約2.6であり、SiNの比誘電率よりは著しく低く、従来知られてるSiC:Hの比誘電率と較べても著しく低い値であった。すなわち、SiC:H膜をSiN膜で覆い、耐水性を改善しても、得られる比誘電率は著しく低いものとすることができる。
【0046】
SiC:H膜は、密着性を改善する密着膜として用いることもできる。
【0047】
図4(A)は、作成したサンプルの構成を概略的に示す断面図である。シリコン基板20の上に、SOG膜31を形成し、その上に例えば厚さ20nmのSiC:H膜21を形成し、さらにその上に厚さ300nmのSiO2膜32を形成した。
【0048】
この構成から、SiC:H膜21を除外した構成は、従来より公知のSOG膜のCMP保護膜としてSiO2膜を形成した構成と同一となる。この従来構成の場合、CMP時に剥離が生じることが知られている。
【0049】
SOG膜31とSiO2膜32との間にSiC:H膜21を介在させた構成を用い、CMPを行なった。この場合、CMPにおいて界面での剥離は見られなかった。SiC:H膜が密着膜として機能し、SiO2層32の剥離を防止していることが判る。他の層構成においても、SiC:H膜を密着膜として採用できることは自明であろう。
【0050】
図4(B)は、半導体集積回路装置の構成を概略的に示す断面図である。シリコン基板subの表面には、n型ウエルWn、p型ウエルWpが形成されている。活性領域を囲むように、シャロートレンチアイソレーションによる素子分離領域STIが形成されている。n型ウエルWnの上に、p型ゲート電極Gpが形成され、その両側にp型のソース/ドレイン領域S/DpがLDD構造で形成されている。同様、pウエルWpの上方に、n型ゲート電極Gnが形成され、その両側にn型ソース/ドレイン領域S/Dnが形成されている。シリコン基板の表面上に、第1下層絶縁層I0が形成され、コンタクト孔が形成されている。コンタクト孔内にW等のプラグ電極PLが充填されている。第1下層絶縁層I0の上に、第2下層絶縁層I1が形成され、下層配線W0が埋め込まれている。なお、下層絶縁層I0、I1は例えば酸化シリコンで形成され、下層配線W0はアルミニューム、銅等で形成される。
【0051】
下層配線W0、絶縁層I1を覆って、エッチングストッパ層S1、低誘電率絶縁層SC1、エッチングストッパ層S2、低誘電率絶縁層SC2、エッチングストッパ層S3、低誘電率絶縁層SC3、エッチングストッパ層S4、低誘電率絶縁層SC4、が積層されている。これら4層の層間絶縁層内には、下層から上層に向ってそれぞれ銅で形成されたデュアルダマシン配線DD1、DD2、DD3、DD4が形成されている。最上層の上には、カバー層CVが形成されている。
【0052】
低誘電率絶縁層SC1〜SC4は、例えば上述の実施例による分割成膜したSiC:Hで形成される。エッチングストッパS1〜S4は、例えばSiN膜、SiO2膜等で形成される。カバー層CVは例えばSiN膜で形成される
層間絶縁膜の少なくとも一部を分割成膜したSiC:H膜で形成することによって、著しく低い比誘電率を有する絶縁層で配線層を絶縁することが可能となる。なお、配線層の構成は、公知の技術によることができる。例えば、配線層として銅を用いる場合、バリア層としてTiN、TaN層等を用いることができる。
【0053】
なお、分割成膜したSiC:H膜の組成として幾つかのものを例示したが、組成としては、Si:C:H:O:N=1:0.5〜4:1〜4:0.1〜3:0.1〜2を用いることができるであろう。積層する絶縁層としては、SiC、SiC:H、SiN、SiO2、SiON、SiCF、SiCN、SiOC、SiOFなどから適当に選択して用いることができるであろう。その他種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【0054】
以下、本発明の特徴を付記する。
【0055】
(付記1) 成長、成長停止を繰り返して、減圧雰囲気下で2回以上に分割してSiC:H膜を成膜する工程を含むSiC:H膜の成膜方法。
【0056】
(付記2) 前記成膜する工程が350℃以上の温度、10Torr以下の減圧雰囲気で行なわれ、分割した成膜が各々が厚さ15nm以下の膜を成膜する付記1記載のSiC:H膜の成膜方法。
【0057】
(付記3) 前記SiC:H膜の組成が、Si:C:H:O:N=1:0.5〜4:1〜4:0.1〜3:0.1〜2である付記1または2記載のSiC:H膜の成膜方法。
【0058】
(付記4) 前記SiC:H膜の成膜がプラズマCVDで行なわれる付記1〜3のいずれかに記載のSiC:H膜の成膜方法。
【0059】
(付記5) 前記SiC:H膜の分割した成膜が、各々厚さ約8.5nm以下の膜を成膜する付記1〜4のいずれかに記載のSiC:H膜の成膜方法。
【0060】
(付記6) 比誘電率が約3以下のSiC:H膜。
【0061】
(付記7) 前記SiC:H膜がプラズマCVD膜であることを特徴とする付記6記載のSiC:H膜。
【0062】
(付記8) 前記SiC:H膜の組成が、Si:C:H:O:N=1:0.5〜4:1〜4:0.1〜3:0.1〜2である付記6乃至7記載のSiC:H膜。
【0063】
(付記9)前記SiC:H膜の比誘電率が、2.5以下である付記6または8記載のSiC:H膜。
【0064】
(付記10) (a)半導体基板に半導体素子を形成する工程と、
(b)成長、成長停止を繰り返して、減圧雰囲気下で2回以上に分割して、前記半導体基板上方にSiC膜またはSiC:H膜を成膜する工程と、
(c)前記SiC膜またはSiC:H膜上に絶縁キャップ層を成膜する工程と、
を含む半導体装置の製造方法。
【0065】
(付記11) さらに、前記工程(a)の後、(b)の前に半導体基板上方にSOG膜を形成する工程を含み、前記工程(b)の前記SiC膜またはSiC:H膜は前記SOG膜を覆い、前記工程(c)の前記絶縁キャップ層はSiO2、SiN、SiON,SiCF、SiCN、SiOC、SiOFのいずれかを用いて形成される付記10記載の半導体装置の製造方法。
【0066】
(付記12) 前記絶縁キャップ層が、SiN、SiONまたはSiO2で形成される付記10または11記載の半導体装置の製造方法。
【0067】
(付記13) 前記工程(b)が、350℃以上の温度、10Torr以下の減圧雰囲気で行なわれ、分割した成膜が各々が厚さ15nm以下の膜を成膜する付記10〜12のいずれかに記載の半導体装置の製造方法。
【0068】
(付記14) 前記SiC:H膜の組成が、Si:C:H:O:N=1:0.5〜4:1〜4:0.1〜3:0.1〜2である付記10〜13のいずれかに記載の半導体装置の製造方法。
【0069】
(付記15) 前記SiC:H膜の成膜がプラズマCVDで行なわれる付記10〜14のいずれかに記載の半導体装置の製造方法。
【0070】
(付記16) 前記SiC:H膜の分割した成膜が、各々厚さ約8.5nm以下の膜を成膜する付記10〜15のいずれかに記載の半導体装置の製造方法。
【0071】
【発明の効果】
極めて低い比誘電率を有するSiC:H膜を得ることができる。従って、配線の浮遊容量を減少することができる。
【0072】
密着性を促進した積層絶縁層構造を得ることができる。
【図面の簡単な説明】
【図1】 本発明者らが行なった成膜実験を説明する成膜装置の概略平面図、サンプルの概略断面図、および成膜の単位厚さに対する比誘電率の関係を示すグラフである。
【図2】 XPSで測定したサンプル内の成分比の深さ方向の変化、及び酸素の深さ方向分布を示すグラフである。
【図3】 他のサンプルの構成を示す概略断面図、XPSで測定したサンプル内の成分比の深さ方向の変化、及び酸素の深さ方向分布を示すグラフである。
【図4】 半導体装置における絶縁層の構成を示す概略断面図、及び半導体装置の概略断面図である。
【符号の説明】
11 プラズマCVD装置
12 成膜室
14 ウエハ
20 シリコン基板
21 SiC:H膜
t 分割成膜の単位厚さ
23 SiN膜
31 SOG膜
32 SiO2膜
SC 低誘電率絶縁層
S エッチングストッパ層
DD デュアルダマシン配線
Claims (3)
- 350℃以上の温度、10Torr以下の減圧雰囲気で、成長、成長停止を繰り返して、2回以上に分割してSiC:H膜を成膜し、分割した成膜の各々が厚さ15nm以下の膜を成膜するSiC:H膜の成膜方法。
- (a)半導体基板に半導体素子を形成する工程と、
(b)350℃以上の温度、10Torr以下の減圧雰囲気で、成長、成長停止を繰り返して、2回以上に分割して、前記半導体基板上方にSiC膜またはSiC:H膜を成膜し、分割した成膜の各々が厚さ15nm以下の膜を成膜する工程と、
(c)前記SiC膜またはSiC:H膜上に絶縁キャップ層を成膜する工程と、
を含む半導体装置の製造方法。 - さらに、前記工程(a)の後、(b)の前に半導体基板上方にSOG膜を形成する工程を含み、前記工程(b)の前記SiC膜またはSiC:H膜は前記SOG膜を覆い、前記工程(c)の前記絶縁キャップ層はSiO2、SiN、SiON,SiCF、SiCN、SiOC、SiOFのいずれかを用いて形成される請求項2記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001320398A JP3749469B2 (ja) | 2001-10-18 | 2001-10-18 | SiC:H膜の成膜方法と半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001320398A JP3749469B2 (ja) | 2001-10-18 | 2001-10-18 | SiC:H膜の成膜方法と半導体装置の製造方法 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005298364A Division JP4521349B2 (ja) | 2005-10-13 | 2005-10-13 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003124209A JP2003124209A (ja) | 2003-04-25 |
JP3749469B2 true JP3749469B2 (ja) | 2006-03-01 |
Family
ID=19137798
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001320398A Expired - Fee Related JP3749469B2 (ja) | 2001-10-18 | 2001-10-18 | SiC:H膜の成膜方法と半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3749469B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006054487A (ja) * | 2005-10-13 | 2006-02-23 | Fujitsu Ltd | 半導体集積回路装置 |
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---|---|---|---|---|
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JP7416210B2 (ja) | 2020-03-26 | 2024-01-17 | 東京エレクトロン株式会社 | 炭化ケイ素含有膜を形成する方法及び装置 |
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