CN101017808B - 半导体器件及其制造方法 - Google Patents

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Abstract

提供互连的提高的迁移电阻并抑制硅扩散到互连的内部。一种半导体器件包括：硅衬底，提供在硅衬底上并由SiCN膜、SiOC膜和SiO2膜组成的第一绝缘膜，和提供在第一绝缘膜中并且基本由含铜的金属组成的第一铜互连。掺杂有注入硅的Si-O不均匀分布层包括在第一铜互连内部的表面附近，并且注入的原子硅至少部分地产生了Si-O键。

Description

半导体器件及其制造方法
本申请以日本专利申请No.2006-28,308为基础，其内容作为参考并入这里。
技术领域
本发明涉及一种半导体器件及其制造方法，并尤其涉及一种包括包含含铜金属的互连的半导体器件及其制造方法。
背景技术
近年来，对半导体器件日益增加的工作速度的需求促进了用于互连材料的低阻材料例如铜等的应用。当对于互连材料采用含铜的金属时，在绝缘夹层的下层中提供了防止铜(Cu)扩散的阻挡绝缘膜。
同时，随着半导体器件小型化水平的发展，由于互连之间增加的寄生电容引起的信号延迟也更显著地展示出来，并由此希望其得到改进。为了解决该问题，对于绝缘夹层采用低介电常数膜(低k膜)。另外，对于上述的阻挡绝缘膜也需要减小的介电常数。
然而，阻挡绝缘膜减小的介电常数导致阻挡绝缘膜的膜密度降低。由于膜密度降低导致对铜氧化的抵抗性退化，所以铜互连的表面容易被氧化。担心该结构提供了包括电迁移(EM)、应力引入空洞(SIV)或氧化膜的随着时间变化的电介质击穿(TDDB)的可靠性降低。
在美国专利No.6,146,988、美国专利No.6,599,827、日本专利未决公开No.2002-246,391和Gosset、Laurent G.等人在ConferenceProceedings AMC XIX的2004年第321-328页中标题为“Integration AndCharacterization of A self-Aligned Barrier to Cu Diffusion Based onCopper Silicide”中描述了关于铜互连的表面处理的一般常规技术。
美国专利No.6,146,988公开了将铜互连的表面暴露到氨等离子体中。
美国专利No.6,599,827公开了在形成铜互连之后进行氨等离子体处理和硅烷气体处理。
日本专利未决公开No.2002-246,391公开了在产生等离子体的条件下在含有硅烷气体和氨气体的气态混合物内处理铜互连。
此外，Gosset，Laurent G.等人在Conference Proceedings AMC XIX的2004年第321-328页中标题为“Integration And Characterization of ASelf-Aligned Barrier to Cu Diffusion Based on Copper Silicide”，公开了进行用于铜互连的氨等离子体处理和硅烷暴露处理的组合处理。
发明内容
然而，由于以下方面，以上描述的每个常规技术都具有改进的余地。
首先，虽然通过美国专利No.6,146,988描述的技术中的氨等离子体处理进行了互连中的铜的还原，但在随后操作中会引起还原的铜的再氧化，因此担心使迁移电阻退化。
此外，在美国专利No.6,599,827、日本专利未决公开No.2002-246,391和上述的Gosset，Laurent G.等人描述的技术中，担心原子硅扩散到互连的内部，造成互连电阻的增加。此外，在互连上方形成硅化铜层会导致其电阻增加。此外，在形成硅化物层的工艺期间容易发展反常反应，并由此在互连上难以均匀地形成具有恒定膜厚度的硅化物层。因此，担心由于在互连上形成连接栓塞的工艺中引起的填充等故障而减少产量。
根据本发明的一个方面，提供了一种半导体器件，包括：衬底；提供在衬底上的第一绝缘膜；和互连，其提供在第一绝缘膜中，并且基本由含铜的金属组成，其中半导体器件包括在互连内部的互连表面附近中掺杂有注入硅的区域，并且注入的原子硅至少部分地形成硅-氧(Si-O)键。
在本发明的半导体器件中，衬底可以是半导体衬底。
此外，根据本发明的一个方面，提供了一种半导体器件，包括：半导体衬底；提供在衬底上的第一绝缘膜；和互连，其提供在第一绝缘膜中，并且基本由含铜的金属组成，其中半导体器件包括在互连内部的互连表面附近中掺杂有注入硅的区域，并且注入的原子硅至少部分地形成硅-氧(Si-O)键。
由含铜的金属组成的互连表面一般容易被氧化。存在由互连表面的氧化产生的氧化铜层导致破坏了互连和上层之间的粘接性，促使铜沿着互连的延伸方向迁移，由此减小了迁移电阻。相反，在本发明的半导体器件中，在基本由含铜的金属组成的其内部的互连表面附近提供掺杂有硅的区域。因此，有效地抑制了铜在其内部的互连表面附近的迁移。由此，可以提供提高的迁移电阻。此外，在本发明的半导体器件中至少一部分注入的原子硅形成Si-O键。因此，半导体器件被设计成有效地抑制了注入的硅扩散到互连硅的内部。
根据本发明的另一方面，提供了一种半导体器件的制造方法，包括：在衬底上形成第一绝缘膜；在第一绝缘膜中形成互连，该互连基本由含铜的金属组成；使在互连的表面附近的铜还原；在使铜还原之后，通过将互连的上部暴露到含硅的气体，在互连内部的互连表面附近注入硅；和使在注入硅中注入的硅在所述互连的整个表面上产生Si-O键。
在本发明的半导体器件的制造方法中，衬底可以是半导体衬底。
此外，根据本发明的另一方面，提供了一种半导体器件的制造方法，包括：在半导体衬底上形成第一绝缘膜；在第一绝缘膜中形成互连，该互连基本由含铜的金属组成；使在互连的表面附近的铜还原；在使铜还原之后，通过将互连的上部暴露到含硅的气体，在互连内部的互连表面附近注入硅；和使在注入硅中注入的硅在所述互连的整个表面上产生Si-O键。
在本发明的半导体器件的制造方法中，通过使互连表面附近的铜还原来移除互连表面的氧化铜。然后，在铜还原之后，通过在互连表面附近引入硅来抑制互连表面的铜迁移。该结构提供了提高了迁移电阻的互连。此外，在互连中注入的硅与氧结合以形成Si-O键，以便使硅的迁移限制在互连的表面附近，由此抑制了其扩散到互连的内部。因此，可以有效地抑制互连内部的电阻增加。
如上所述，根据本发明，可以抑制互连的迁移电阻，诸如EM电阻等，同时抑制了互连电阻的增加，以便可以提供提高的可靠性。
除了上述之外，在本发明中，在互连内部的互连表面附近注入的硅可存在于铜的晶界，或可存在于晶格中的铜由硅代替的条件中。
应该理解，能够以各种其它组合、修改和环境使用本发明，并且在根据本发明的方法和器件等之间表达的任何其它互换可以是有效的，作为根据本发明的实施例的备选实施例。
如上所述，根据本发明，将硅引入在基本由含铜的金属组成的互连内部的互连表面附近，并且由至少一些注入的硅产生Si-O键，以便可以提供提高了迁移电阻的互连，并且可以抑制硅扩散到互连的内部。
附图说明
从结合附图的以下描述，本发明的以上和其它目的、优点和特征将更加明显，其中：
图1是半导体器件的截面图，示例了本实施例中的半导体器件的结构；
图2A至2C是半导体器件的截面图，示例了制造图1的半导体器件的工艺；
图3A至3C是半导体器件的截面图，示例了制造图1的半导体器件的工艺；
图4A和4B是半导体器件的截面图，示例了制造图1的半导体器件的工艺；
图5是半导体器件的截面图，示例了本实施例中的半导体器件的结构；
图6A至6C是半导体器件的截面图，示例了制造图5的半导体器件的工艺；
图7A和7B是半导体器件的截面图，示例了制造图5的半导体器件的工艺；
图8是柱状图，示出了对实例中半导体器件的EM的评价结果；
图9是图表，示出了对实例中半导体器件的EM的评价结果；
图10是柱状图，示出了对实例中半导体器件的击穿电压的评价结果；
图11A和11B是实例中半导体器件的XPS分析结果的图；
图12是半导体器件的截面图，示例了对实例中半导体器件进行EELS分析的位置；
图13是柱状图，示出了实例中半导体器件的TEM-EELS分析的结果；
图14是图表，示出了实例中半导体器件的测量互连电容的结果；
图15是半导体器件的截面图，示例了本实施例中的半导体器件的结构；和
图16是半导体器件的截面图，示例了本实施例中的半导体器件的结构。
具体实施方式
现在在此将参考示例性实施例描述本发明。本领域技术人员将认识到，利用本发明的讲解可以完成许多可选的实施例，并且本发明不限于为了说明目的而示例的实施例。
如下将参考附图更详细地描述根据本发明的优选实施例。在所有图中，给图中共同出现的元件指定相同的数字，并且将不再重复其详细描述。
(第一实施例)
图1是截面图，示例了本实施例的半导体器件的结构。图1中所示的半导体器件100包括诸如半导体衬底(硅衬底101)的衬底、提供在硅衬底101上的第一绝缘膜(SiCN膜103、SiOC膜105和SiO2膜107)、和提供在第一绝缘膜中并且基本由含铜的金属组成的互连(第一铜互连111)。此外，半导体器件100具有在第一铜互连111内部表面附近掺杂有注入硅(图2C的Si不均匀分布层153)的区域，并且注入的原子硅至少部分地产生了Si-O键(Si-O不均匀分布层115)。
这里，在本实施例和其它实施例的以下描述中，“在其内部的互连表面附近”指的是在互连上表面附近的区域，并且例如，具有从互连的上表面朝着半导体衬底厚度等于或小于约10nm的区域。在本实施例中，掺杂有硅的区域提供在第一铜互连111内部的表面附近，以形成分层结构。
此外，在半导体器件100中，在第一铜互连111内部的表面附近注入的硅完全形成了Si-O键。这种结构提供了进一步确保抑制在第一铜互连111中注入的硅扩散到互连内部。因而，这提供了，可以进一步确保第一铜互连111的表面层附近具有密集分布部分的硅的不均匀分布。
在半导体器件100中，在第一铜互连111内部的表面附近，硅与组成第一铜互连111的所有元素的比不小于5原子％并且不大于30原子％。更具体地，为了更有效地抑制第一铜互连111的表面附近的铜的氧化以提供进一步提高的迁移电阻，包含在第一铜互连111的上表面中的Si与包含在其中的Cu、Si、O、C和N的总数的比例如可以等于或高于5原子％，并优选等于或高于10原子％。此外，为了进一步有效地抑制硅扩散到第一铜互连111中，包含在第一铜互连111的上表面中的Si与包含在其中的Cu、Si、O、C和N的总数的比例如可等于或低于30原子％，并且优选等于或低于20原子％。除了上述外，包含在第一铜互连111的上表面中的Si与包含在其中的Cu、Si、O、C和N的总数的比可通过采用例如X射线电光子能谱(XPS)来测量。
此外，在半导体器件100中，在第一铜互连111内部的表面附近基本上不包含Cu-O键。这里，“基本不包含Cu-O键”指的是抑制第一铜互连111的表面附近的铜的氧化，以便由于第一铜互连111中铜的EM而引起的可靠性降低被减小到对实际使用不引起任何问题的程度。例如，当通过XPS工艺量化分析包含在第一铜互连111表面上的Cu-O键时，其一般的实例可以是包含在其中的Cu-O键的水平比最小可检测量低。可选地，其另一一般的实例例如可以是，当通过XPS工艺量化分析包含在第一铜互连111的表面上的Cu-O键时，在距离第一铜互连111的表面2nm的深度，表示Cu-O键的峰值强度(约530.3eV)与表示Cu-O键的峰值强度(约530.3eV)和表示Si-ON键的峰值强度(约532.2eV)之和的比小于5％。
此外，在半导体器件100中，在第一铜互连111内部的表面附近没有形成硅化铜层。除了上述之外，即使在本实施例和其它实施例的以下描述中，在第一铜互连111的上部中形成了硅化铜，也允许形成没有分层结构的硅化铜。
第一绝缘膜是第一绝缘夹层，其通过顺序地沉积碳氮化硅(SiCN)膜103、碳氧化硅(SiOC)膜105和二氧化硅(SiO2)膜107提供。该第一绝缘夹层包括SiOC膜105，其显示出较低的介电常数。此外，例如，SiO2膜107是等离子体氧化膜。第一绝缘夹层具有贯穿其而延伸的互连沟槽，并且第一互连113嵌入在每个互连沟槽内。第一互连113由如上所述的第一铜互连111和覆盖第一铜互连111的侧表面和底表面的阻挡金属膜109组成。
此外，半导体器件100包括提供在第一铜互连111上的第二绝缘膜，使其接触第一铜互连111。该第二绝缘膜例如可以是用于SiC膜、SiCN膜、SiOC膜、碳氧氮化硅(SiOCN)膜等的组成元素的源材料的含硅和碳的膜。为了进一步有效地提供减小介电常数的绝缘夹层，第二绝缘膜的比介电常数例如可以低于4。同时，为了更安全地抑制在以后操作中产生的Cu-O键，第二绝缘膜的比介电常数可以高于4。在本实施例和以下实施例中，将集中描述在对于第二绝缘膜采用SiC膜117的情况。SiC膜117用作防止铜扩散的阻挡绝缘膜。
在SiC膜117上提供SiOC膜119和SiO2膜121，使其以该顺序相互接触。SiC膜117、SiOC膜119和SiO2膜121用作第二绝缘夹层。连接栓塞127嵌入在提供的第二绝缘夹层内以与第一互连113接触。连接栓塞127由阻挡金属膜123和提供在阻挡金属膜123上的铜栓塞125组成，其中阻挡金属膜123是从延伸通过第二绝缘夹层的通孔的侧表面到底表面提供的。
进一步提供由以此顺序相互接触地提供的SiCN膜129、SiOC膜131和SiO2膜133组成的第三绝缘夹层，以与第二绝缘夹层接触。在第三绝缘夹层内嵌入由阻挡金属膜135和第二铜互连137组成的第二互连139。
在半导体器件100中，SiCN膜141和多层膜143按该顺序进一步沉积在第三绝缘夹层上。
接下来，将描述图1所示的半导体器件的制造工艺。半导体器件100的制造方法包含以下操作：
步骤11：在硅衬底101上通过按顺序沉积SiCN膜103、SiOC膜105和SiO2膜107形成第一绝缘膜；
步骤12：在第一绝缘膜中形成基本由含铜的金属组成的第一铜互连111；
步骤13：使在第一铜互连111的表面附近的铜还原；
步骤14：在使铜还原的步骤13之后，通过将第一铜互连111的上部暴露于含硅的气体，来在第一铜互连111内部的表面附近注入硅；和
步骤15：至少部分地使在用于注入硅的步骤14中所注入的硅产生Si-O键。
在步骤15中至少部分地使硅产生Si-O键的操作例如可以是，部分地使在第一铜互连111内部的表面附近注入的硅产生Si-O键。这可以提供有效抑制在以后操作中铜的再氧化。此外，在本实施例中，在步骤15中部分地使硅产生Si-O键的操作可包括氧化第一铜互连111的上部的操作(步骤16)。此外，在步骤16中第一铜互连111的氧化可包括热处理具有形成在其上面的第一铜互连111的硅衬底101的操作(步骤17)。
另外，在步骤15中部分地使硅产生Si-O键的操作之后，形成第二绝缘膜的操作，以接触具有第一铜互连111形成在其中的第一绝缘膜(步骤18)。步骤18包括形成例如SiC膜、SiCN膜、SiOC膜、SiOCN膜或氮化硅(SiN)膜的操作，并且本实施例包括形成SiC膜117的操作。
图2A至图2C和图3A至图3C是截面图，示例了半导体器件100的制造工艺。将如下参考这些图详细地描述通过采用单镶嵌(singledamascence)工艺制造半导体器件100的工艺。
首先，如图2A所示，在具有诸如晶体管(未示出)形成于其上的元件的硅衬底101上形成用作含SiC的阻挡绝缘膜的SiCN膜103。然后，在SiCN膜103上连续沉积SiOC膜105和SiO2膜107。其后，通过采用光刻技术选择性地移除SiO2膜107和SiOC膜105的预定区域，然后进一步回蚀刻SiCN膜103以形成互连沟槽。
接下来，形成例如用作阻挡金属膜109的含钽(Ta)的金属性的膜。然后，经由溅射工艺形成Cu籽晶膜(未示出)。此外，通过采用镀的技术形成镀Cu膜以插入互连沟槽。然后，通过采用化学机械抛光(CMP)技术移除形成在SiO2膜107上方的镀Cu膜，以获得填充在互连沟槽内的第一铜互连111。
随后，如图2B所示，进行第一铜互连111的铜互连暴露表面151的还原处理，以实现存在于第一铜互连111的表面附近的铜的还原。还原处理例如可以通过在产生等离子体的条件下将互连的上部暴露于含氢的气体来进行。更具体地，可以采用用于第一铜互连111的表面的氢等离子体(H2-P)处理或氨等离子体(NH3-P)处理。可选地，可以另外地指定在含氢的气体气氛内的热处理。
然后，如图2C所示，从铜互连暴露表面151在第一铜互连111内部的表面附近注入硅以形成Si不均匀分布层153。例如，在不产生等离子体的条件下，将具有第一铜互连111形成在其中的SiO2膜107的整个上表面和互连的上部暴露到含硅的气体。含硅的典型气体例如可以是含硅烷的气体，诸如甲硅烷(monosilane)(SiH4)等。在不产生等离子体的条件下注入硅，以便抑制将硅过度地注入到第一铜互连111中，由此在第一铜互连111的表面附近选择性地注入硅。此外，在这种情况下，硅衬底101的加热温度例如可以等于或低于300摄氏度，并优选等于或低于200摄氏度，以便可以更安全地抑制硅化铜层的形成。
在本实施例中，注入的原子硅在随后的操作中形成Si-O键，然后Si-O键保持在第一铜互连111的表面附近。因此，即使用相对较高的浓度掺杂硅，也可以抑制注入的硅扩散到互连的内部。因此，可以相对增加用于暴露第一铜互连111所采用的气体中的硅浓度。
Si不均匀分布层153的厚度例如可以不小于0.5nm且不大子10nm。此外，为了提供互连的进一步提高的迁移电阻，Si不均匀分布层153的厚度例如可以等于或大于2nm。另一方面，为了提供互连电阻增加的进一步抑制，Si不均匀分布层153的厚度例如可以等于或小于2nm。
随后，如图3A所示，氧化掺杂有注入硅的铜互连暴露表面151，以便注入的硅至少部分地产生Si-O键。具有这种工序，至少一部分Si不均匀分布层153形成Si-O不均匀分布层115。除了上述之外，图3A示例了整个Si不均匀分布层153形成为Si-O不均匀分布层115的情况。当形成Si-O不均匀分布层115时，一个氧可以与一个硅结合，或两个或多个氧可以与一个硅结合。在第一铜互连111中注入的硅形成Si-O键，以便注入的硅被限制在第一铜互连111的表面附近的区域内，在以后的操作中可以避免其扩散到第一铜互连111中。
此外，尽管在这种氧化工艺期间还原的铜存在于铜互连暴露表面151的附近，但优先形成Si-O键，因为硅与氧比铜更具反应性。此外，如果利用基本避免形成Cu-O键的措施，则是更优选的。
此外，设计成在该操作中使得注入在第一铜互连111内部的表面附近的硅部分地形成Si-O键。这可以提供过多的硅保持在其中的条件，并且因此当第一铜互连111在随后操作中暴露到用于氧化的气氛时，过多的硅优先形成Si-O，由此提供进一步确保防止产生Cu-O。
可选地，设计成在该阶段中使得注入的硅部分地具有能够在随后操作中与氧结合的悬挂键。更具体地，设计成在氧化工艺中使得对于第一铜互连111中注入的所有硅，四个当中的任何悬挂键都保持。具有这种结构，在随后的操作中优先使注入在第一铜互连111中的硅氧化，以便更有效地抑制在随后操作中铜的再氧化。
除了上述之外，更具体地，用于氧化铜互连暴露表面151的典型工艺包括，在具有例如等于或高于1×10-6原子并优选等于或高于1×10-5原子的氧分压的气氛内，在例如不低于250摄氏度且不高于350摄氏度的温度下，氧化具有第一铜互连111形成在其中的硅衬底101的工艺。具有等于或高于250摄氏度的加热温度，可以确保注入在第一铜互连111的表面附近的原子硅的氧化。此外，具有等于或低于350摄氏度的加热温度，抑制了对形成在第一铜互连111上和硅衬底101上的电气元件的损伤，由此提供进一步提高的制造可靠性。
在氧化工艺之后，如图3B所示，在SiO2膜107的整个上表面上形成用作用于连接栓塞127的阻挡绝缘膜的SiC膜117。在形成SiC膜117时，可在沉积之后进行预定的热处理工艺。由于在本实施例中在第一铜互连111内部的表面附近存在硅，所以优先使第一铜互连111中的硅氧化，以便例如即使第一铜互连111经由热处理工艺被氧化，也更有效地抑制铜的再氧化。可选地，在完成形成SiC膜117的操作时的阶段，设计整个Si不均匀分布层153形成Si-O不均匀分布层115，导致提供进一步有效防止硅扩散到互连内部。
此外，如图3C所示，在SiC膜117上连续形成SiOC膜119和SiO2膜121。然后，选择性地移除SiO2膜121、SiOC膜119和SiC膜117的预定区域，以形成直接在第一互连113上方的通孔。然后，通过采用与形成第一铜互连111相似的工艺在通孔中连续形成阻挡金属膜123和镀Cu膜，以获得用于耦接第一铜互连111的连接栓塞127。
其后，在SiO2膜121上连续形成SiCN膜129、SiOC膜131和SiO2膜133，以在这些膜内形成第二互连139，第二互连139提供到连接栓塞127的耦接。此外，在SiO2膜133上连续形成SiCN膜141和多层膜143。根据上述工序，获得图1中所示的半导体器件100。
接下来，将描述通过采用本实施例的结构获得的有利效果。
在本实施例中，在第一铜互连111内部的表面附近形成包含不均匀分布硅的Si-O不均匀分布层115。因此，抑制了铜沿着互连中的第一铜互连111的纵向方向的迁移，由此提供了改善的迁移电阻。此外，不均匀分布的硅在含不均匀分布硅的Si-O不均匀分布层115中形成Si-O键。因此，注入的硅保持在第一铜互连111的表面附近，由此提供了对硅扩散到第一铜互连111中的抑制。该结构提供了对第一铜互连111的电阻增加的抑制。
此外，在本实施例中，在第一铜互连111内部的表面附近形成含不均匀分布硅的Si不均匀分布层153。Si不均匀分布层153用作阻挡层，用于抑制第一铜互连111内部的表面附近的原子铜的氧化。然后，在步骤15中，注入在第一铜互连111中的硅部分地形成Si-O键，并且未反应的硅以过多硅的形式保持在其中，以便可以有效地防止在形成与SiO2膜107接触的上层的工艺中包含在第一铜互连111中的铜的氧化。因此，可以设计成在以后制造工艺中能够避免第一铜互连111中还原铜的氧化。由于抑制了第一铜互连111的表面附近的Cu-O键的产生，可以有效地抑制EM等，由此提供了提高可靠性的半导体器件100。
除了上述之外，由于在本实施例中在连接栓塞127和第一铜互连111之间存在Si-O不均匀分布层115，所以与如下论述的第四实施例中描述的半导体器件(图15)相比，可以进一步抑制电迁移(EM)。
这里，假设在互连中硅比铜更优先被氧化，是因为硅与氧的结合能比铜与氧的结合能大。在CRC Handbook of Chemistry and Physics第73版第9-131至9-132页1992-1993年Kerr，J.A.的“Strengths of ChemicalBonds”中描述了，Si-O键的结合能是191.1+/-3.2kcal/mol，而Cu-O的结合能是64.3+/-5.0kcal/mol。假设，由于显示出与氧的结合能比铜的更大的硅存在于互连内部的互连附近，所以当在随后操作中氧化互连表面时，硅相比铜更优先与氧结合，由此提供了防止铜的氧化。
此外，在本实施例中，注入在第一铜互连111中的硅在氧化工艺中形成Si-O键。具有这种工序，在完成半导体器件100时可以防止在Si不均匀分布层153中剩余过多的硅，同时抑制了铜的氧化。因此，过多注入的硅保持在其中，以便可以抑制第一铜互连111内部的硅扩散。因此，抑制了第一铜互连111的电阻的增加。在完成了形成SiC膜117的操作时的阶段，当Si-O不均匀分布层115中的硅基本完全地形成Si-O键时，相当大地展示了这种有利的效果。
接下来，将通过与其它结构比较进一步描述半导体器件100的结构。作为“其它结构”，假设不含注入在第一铜互连111中的硅并代替SiC膜117而提供有SiON膜的半导体器件。在“其它结构”的这种情况下，在第一铜互连111上形成SiON膜的操作中，将第一铜互连111的表面暴露到气相生长的Si-O和Si-N。因此，与本实施例的结构不同，在第一铜互连111的内部没有形成Si不均匀层153和Si-O不均匀分布层115，并且在第一铜互连111上方形成包含Si-O键和Si-N键的层。此外，由于在这种“其它结构”中在第一铜互连111中没有注入硅，所以担心在沉积SiON膜等的工艺中出现了第一铜互连111的表面的不希望氧化。
此外，在这种“其它结构”中，在形成SiON膜的工艺中一般形成硅化铜层。控制形成硅化铜的反应相对困难，由此根据工艺条件容易引起反常反应，因此担心没有均匀地形成硅化铜层。如果没有均匀地形成硅化铜层，则会引起在形成连接栓塞形成中的填充故障。此外，形成硅化铜层会引起互连电阻的增加。如上所述，产生硅化铜层会引起生产量降低。
相反，根据本实施例，Si不均匀分布层153稳定地形成在第一铜互连111的表面附近中，并且有效地抑制第一铜互连111中铜的氧化。此外，由于在本实施例中在例如等于或低于300摄氏度的低温下进行将硅注入到第一铜互连111，所以可以抑制在第一铜互连111的上部上形成硅化铜层。因此，提供了连接栓塞127的提高的制造稳定性，并抑制了连接栓塞127和第一互连111之间的耦合电阻的增加。
在以下实施例中，将集中描述与第一实施例结构的不同。
(第二实施例)
虽然在第一实施例中进行注入在第一铜互连111中的硅的氧化之后在第一铜互连111上形成SiC膜117，但该工序还可以相反的顺序进行。在本实施例中，将描述半导体器件100的制造工序，其包括：在第一铜互连111中注入硅，然后首先形成SiC膜117，以及其后氧化注入在第一铜互连111中的硅。
本实施例的制造工艺包括在注入硅的步骤14之后和在产生Si-O键的步骤15之前，形成第二绝缘膜，使其接触具有第一铜互连111形成于其中的第一绝缘膜的操作(步骤19)。第二绝缘膜例如可以是在第一实施例中描述的膜。在本实施例中，形成与第一绝缘膜接触的SiC膜117作为第二绝缘膜。另外，用于产生Si-O键的步骤15包括通过SiC膜117在第一铜互连111的表面附近扩散氧的操作(步骤20)。
图4A和图4B是截面图，示例了在本实施例中制造半导体器件100的工艺。而且在本实施例中，与第一实施例相似，经由参考图2A至图2B以上描述的工序，首先在第一铜互连111的表面附近形成Si不均匀分布层153。
接下来，如图4A所示，在具有Si不均匀分布层153形成于其上的SiO2膜107的整个上表面上形成SiC膜117。在这种情况下，形成SiC膜117以具有允许通过SiC膜117透过氧的膜密度。更具体地，形成SiC膜117以具有不小于2.8且小于4的比介电常数k。具有等于或高于2.8的比介电常数，可以提供进一步提高的膜的制造稳定性。此外，具有小于4的比介电常数，更优选通过SiC膜117将氧提供到Si不均匀分布层153中，并且可以更有效地减少绝缘夹层的介电常数。另一方面，为了通过进一步抑制过多氧的扩散来更安全地抑制Cu-O键的产生，SiC膜117的比介电常数可以可选地等于或高于4。
随后，如图4B所示，至少一部分或优选全部的Si不均匀分布层153形成Si-O不均匀分布层115。更具体地，Si不均匀分布层153中的硅部分地形成了Si-O键。Si-O不均匀分布层115可以在沉积SiC膜117之后通过例如热处理工艺来形成。沉积SiC膜117之后的热处理工艺可在具有例如约1×10-6原子至1×10-4原子的氧分压的气氛内、在例如约350摄氏度的温度下进行。
其后，通过采用参考图3C的上述工序形成上层。以这种方式，获得了半导体器件100(图1)。
由于在本实施例中在第一铜互连111内部的表面附近也形成Si-O不均匀分布层115，所以可以获得与第一实施例中获得的相似的有利效果。
(第三实施例)
虽然在第一实施例中示例了Si不均匀分布层153中的硅形成Si-O键的结构，但Si不均匀分布层153中的硅可形成Si-O键或Si-N键。
图5是截面图，示例了这种类型的半导体器件的结构。图5中所示的半导体器件110的基本结构与图1中所示的半导体器件100的基本结构相似，除了在半导体器件110中注入在第一铜互连111内部的表面附近的硅至少部分地形成Si-N键之外。此外，在半导体器件110中，在SiO2膜107内部的表面附近存在Si-N键。
更具体地，在半导体器件110中，在第一铜互连111内部的表面附近形成Si-O和Si-N不均匀分布层145。Si-O和Si-N不均匀分布层145是包含Si-O键和Si-N键的薄层区域。除了上述之外，不特别限制Si-N键在Si-O和Si-N不均匀分布层145中的分布，例如，Si-N键和Si-O键可以分布在整个Si-O键和Si-N键不均匀分布层145中。可选地，Si-N键可存在于Si不均匀分布层153的一部分中或更具体地在距离第一铜互连111的表面预定深度的分层区域中，并且Si-O键可存在于整个Si不均匀分布层153中。在这种情况下，Si-N键的不均匀分布区域的厚度比Si-O键的不均匀分布区域的厚度薄，并且Si-N键集中在第一铜互连111的表面附近。具有这种结构，可以更安全地抑制第一铜互连111的过多氧化。
可选地，半导体器件110可以设计成使注入在第一铜互连111中的硅完全形成Si-O键或Si-N键。这可以提供一种没有过多的硅以原子硅的状态存在于Si-O和Si-N不均匀分布层145中的情形。因此，可以更安全地抑制Si-O和Si-N不均匀分布层145中的硅扩散到铜互连111的内部。
接下来，将描述制造半导体器件110的工艺。图6A至图6C是截面图，示例了半导体器件110的制造工艺。
对于半导体器件110的制造的基本步骤可采用在第一实施例中的上述制造半导体器件100的工序。然而，本实施例另外包括在注入硅的步骤14之后和在形成Si-O键的步骤15之前由注入的硅至少部分地形成Si-N键的操作(步骤21)。此外，在步骤21中形成Si-N键的操作中，在SiO2膜107内部的表面附近形成Si-N键。
更具体地，通过参考图2A至图2C在第一实施例中以上描述的方法，在硅衬底101上形成SiCN膜103、SiOC膜105和SiO2膜107，以及在这些膜内形成阻挡金属膜109和第一铜互连111。然后，硅被注入在第一铜互连111的表面附近以形成Si不均匀分布层153(图2C)。
接下来，如图6A所示，进行具有Si不均匀分布层153形成于其中的SiO2膜107的整个表面的氮化。更具体地，在产生等离子体的条件下将第一铜互连111的上部暴露到含氮源的气体，诸如氨等。通过进行氮化工艺，注入在第一铜互连111中的硅至少部分地形成Si-N键，并且Si不均匀分布层153至少部分地形成Si-N不均匀分布层155。此外，在这种情况下，还在SiO2膜107内部的表面附近形成了Si-N键。通过在氧化工艺之前形成Si-N不均匀分布层155，可以阻挡过多的氧提供给第一铜互连111的内部。
随后，如图6B所示，进行Si-N不均匀分布层155的氧化，以由Si-N不均匀分布层155的至少一部分形成Si-O和Si-N不均匀分布层145。更具体地，氧化工艺可以通过形成第一实施例中所采用的Si-O不均匀分布层115的工艺进行。
此外，氧化工艺可优选经由诸如热处理等温和处理进行。通过热处理进行氧化工艺，以便与诸如氧等离子体等强氧化工艺相比，可以防止在SiO2膜的表面层中由Si-N键形成不希望的Si-O键。此外，如果采用通过这种热处理的氧化工艺，则可以避免在第一铜互连111中形成Cu-O键，否则其会出现在采用诸如氧等离子体工艺的强氧化工艺的情况中。
然后，如图6C所示，在具有Si-O和Si-N不均匀分布层145形成于其中的SiO2膜117的整个上表面上形成SiC膜117。优选在完成形成SiC膜117的阶段，整个Si不均匀分布层153形成Si-O和Si-N不均匀分布层145。其后，进行以上描述的参考图3C的工序来获得如图5所示的半导体器件110。
在本实施例中，在氧化Si不均匀分布层153之前，进行第一铜互连111的上表面的氮化工艺，以便进行Si不均匀分布层153中的硅的部分氮化以形成Si-N不均匀分布层155。通过在氧化工艺之前形成Si-N不均匀分布层155，在氮化工艺之后的氧化工艺中可以防止氧多度注入到第一铜互连111中。因此，可以抑制第一铜互连111的过度氧化。由此，可以确保第一铜互连111中未反应的硅的氧化，并且可以更安全地抑制铜的氧化。此外，由于通过氮化工艺形成Si-N不均匀分布层155，所以可以确保Si不均匀分布层153中包含的硅保留在第一铜互连111的表面附近。
此外，在本实施例中，通过进行氮化工艺还可以在SiO2膜107内部的表面附近形成Si-N键，以获得氮化物层147。因此，可以获得在第一铜互连111的上表面附近进一步提高的机械强度的绝缘夹层。
除了上述之外，在本实施例中，如同第二实施例一样，在第一铜互连111上形成SiC膜117之后，还可以进行注入在第一铜互连111中的硅的氧化工艺。图7A和图7B是截面图，示例了通过采用第二实施例中描述的工艺制造半导体器件110的工序。如图7A所示，在第一铜互连111和SiO2膜107内部的表面附近分别形成Si-N不均匀分布层155和氮化物层147。接下来，如图7B所示，在SiO2膜107上形成SiC膜117。然后，例如，通过采用第二实施例中描述的工艺，氧化通过SiC膜117注入在第一铜互连111中的硅，以形成Si-O和Si-N不均匀分布层145。
虽然已描述了在下面的第一铜互连111内部的表面附近形成了掺杂硅的区域作为上述实施例中示范性实施方式，但可在上面的第二互连139内部的表面附近相似地提供掺杂有注入硅的区域。
(第四实施例)
虽然在上述实施例中已描述了具有定位连接栓塞127的底表面与第一铜互连111的上表面基本共面的结构的示范性实施方式，但连接栓塞127的底表面的位置并不限于此，并且连接栓塞127的底表面的附近可嵌入在第一铜互连111内。
更具体地，本实施例的半导体器件包括提供在第一铜互连111上的导电连接栓塞127。连接栓塞127的底部例如定位在第一铜互连111内部的表面附近掺杂有注入硅的区域(Si-O不均匀分布层115)中。
例如，在本实施例中，连接栓塞127的底表面可定位成与掺杂有硅的区域(Si-O不均匀分布层115)的底表面基本共面。
此外，在本实施例中，连接栓塞127的底部可定位在第一铜互连111内部中比掺杂有硅的区域(Si-O不均匀分布层115)更接近硅衬底101的一侧。
将通过介绍半导体器件的示范性实施方式进行以下描述，除了连接栓塞127穿透Si不均匀分布层153，连接栓塞127的底部嵌入在Si-O不均匀分布层115中，并且其底表面与Si-O不均匀分布层115的底表面基本共面外，该描述与第一和第二实施例的半导体器件100的描述相似。
图15是截面图，示例了本实施例的半导体器件的结构。图15中所示的半导体器件的基本结构与第一和第二实施例的半导体器件100的基本结构相似，除了连接栓塞127的底表面的位置与其不同外，如上所述。
另外，在图15中所示的半导体器件中，在作为连接栓塞127的上层形成的第二互连139内部的表面附近形成Si-O不均匀分布区157，并且SiC膜159用作第一铜互连111上的阻挡绝缘膜。
图15中所示的半导体器件具有如下结构，其是通过控制用于形成塞有连接栓塞127的通孔的通孔蚀刻条件，将通孔底部形成得比在第一铜互连111内部的表面附近掺杂有注入硅的区域更深来获得的。
这种结构可通过采用第一和第二实施例中描述的工艺获得。然而，这种结构的制造方法包括在第一铜互连111上方形成用于耦接到的第一铜互连111的连接栓塞127的操作(步骤22)，并且步骤22包括：形成延伸通过SiC膜117并且伸长跨过第一铜互连111内部的连接孔的操作；形成导电膜以塞住该连接孔的操作；和用于移除形成在连接孔外部的导电膜的操作。然后，在形成连接孔的操作中，形成通孔以便连接孔的底表面比第一铜互连111的上表面更接近硅衬底101。
根据本实施例，与图1中所示的半导体器件100的结构相比，适当地抑制了通孔电阻的增加。另外，由于在第一铜互连111和用作阻挡绝缘膜的SiC膜117中存在掺杂硅区域，所以可以获得与上述实施例中描述的半导体器件相似的寿命提高的效果。
(第五实施例)
图16是截面图，示例了在金属氧化物半导体场效应晶体管(MOSFET)上形成Cu互连的示范性实施方式。更具体地，图16示出了MOSFET 22、第一水平互连层M1L和第二水平互连层M2L的截面图。MOSFET 22形成在有源区中。MOSFET 22设计为包括源区22S、漏区22D、栅绝缘膜22I和栅电极22G。元件隔离绝缘膜由21表示。
形成由SiO2组成的绝缘夹层30和由SiCN组成的蚀刻停止膜31以覆盖MOSFET 22。在对应于漏区22D的位置形成延伸通过绝缘夹层30和蚀刻停止膜31的通孔32。通孔32的内表面涂布有由氮化钛(TiN)组成的阻挡金属层33。通孔32的内部填充有由钨组成的栓塞34。
例如，在蚀刻停止膜31上形成由SiOC组成的绝缘夹层35和SiO2膜46。在这种绝缘夹层35中形成到达蚀刻停止膜31的互连沟槽36。互连沟槽36通过布置了栓塞34的位置。例如，含Ta的阻挡金属层37覆盖互连沟槽36的底表面和侧表面。互连沟槽36的内部填充有由铜组成的互连38。绝缘夹层30、绝缘夹层35、栓塞34、互连38等构成第一水平互连层M1L。
在第一水平互连层M1L上方形成由SiCN组成的阻挡层40。在阻挡层40上形成由SiOC组成的绝缘夹层41和SiO2膜47。绝缘夹层41和阻挡层40提供有到达第一水平互连层M1L的通孔42。此外，在绝缘夹层41中形成到达深度方向中途的互连沟槽43。互连沟槽43通过布置了通孔42的位置。
含Ta的阻挡金属层44覆盖互连沟槽43和通孔42的内表面。互连沟槽43和通孔42的内部填充有由铜组成的互连45。绝缘夹层41、互连45等组成第二水平互连层M2L。在第二水平互连层M2L上方形成例如由SiCN组成的阻挡层40。
分别在第一水平互连层M1L和第二水平互连层M2L的表面周围形成Si-O不均分层115。
在本实例中，第一水平互连层M1L经由单镶嵌工艺形成，第二水平互连层M2L经由已知的双镶嵌工艺形成。此外，在第二水平互连层中没有采用蚀刻停止膜。可选地，第二水平互连层M2L可经由单镶嵌工艺形成，以及对于第二水平互连层可采用蚀刻停止膜。
虽然参考附图以上描述了本发明的优选实施例，但应当理解，为了示例本发明提出了以上公开，并且还可采用除了上述结构外的各种结构。
例如，在上述实施例中示例了包含SiOC膜105的绝缘夹层作为低介电常数绝缘膜的结构，但可获得的低介电常数绝缘膜不限于SiOC膜105，还可采用聚有机硅氧烷膜、氢化硅氧烷膜或它们的孔隙膜(porosified film)。没有特别限制这些膜的制造方法，并且该膜一般可经由例如化学气相沉积(CVD)工艺或涂布工艺形成。
典型的聚有机硅氧烷例如包括：甲基聚硅氧烷，例如甲基倍半硅氧烷(methyl silsesquioxane)(MSQ)；氢化甲基聚硅氧烷，例如甲基含氢倍半硅氧烷(methyl hydrogen silsesquioxane)(MHSQ)；有机硅化物玻璃(OSG)和掺碳氧化物(CDO)。
典型的氢化硅氧烷例如包括：含氢倍半硅氧烷(hydrogensilsesquioxane)(HSQ)；和梯型氧化物，诸如梯型氢化硅氧烷。在这些当中，梯型氢化硅氧烷是具有梯状分子结构的聚合物，并且为了防止互连延迟优选具有等于或低于2.9的介电常数，并优选具有低膜密度。例如，膜密度可优选不小于1.50g/cm2并且不大于1.58g/cm2，以及在633nm波长处的折射率可优选不小于1.38且不大于1.40。作为这种膜材料的具体实例，可示例称为梯型氧化物的L-Ox。除了上述之外，还可采用由孔隙的L-Ox制成的绝缘材料。
另外，典型的低介电常数绝缘膜包括以下的膜：
聚对二甲苯基(parylene)型树脂；
碳氟化合物型树脂，诸如CYTOP(注册商标)；
不含氟型芳香有机树脂，诸如SiLK(注册商标)；
聚芳醚(PAE)；和
有机树脂，诸如聚苯撑(polyphenylene)。
低介电常数绝缘膜的比介电常数例如可等于或低于3.5，并优选等于或低于3。另外，低介电常数绝缘膜可以是包括硅(Si)、氧(O)和氢(H)作为组成元素的膜。可选地，低介电常数绝缘膜可以是包括硅(Si)、碳(C)、氧(O)和氢(H)作为组成元素的膜。
虽然已描述提供有铜互连的半导体器件作为上述实施例中的示范性实施方式，但如果互连由含铜的金属组成就足够了。另外，用于形成互连的工艺不限于镀的工艺，并且可采用例如CVD工艺。
实例
(实验性实例1)
制造了第三实施例中描述的半导体器件110(器件1)。在器件1的制造中，顺序地进行第一铜互连111的预处理：氨等离子体处理；注入硅；氮化；氧化；和形成SiC膜117。
另外，在通过采用制造半导体器件110的方法形成了第一铜互连111之后，在没有进行Si不均匀分布层153的形成和其氧化工艺的前提下仅进行了采用氨等离子体的还原处理，以制造半导体器件(器件2：由图8的图表中的“NH3-P”表示)。
此外，制造了除采用SiCN膜代替在第一铜互连111上的用于阻挡绝缘膜的SiC膜117之外，具有与器件1相似的结构的半导体器件(器件3)。另外，制造了具有除采用SiCN膜作为第一铜互连111上的阻挡绝缘膜之外与器件2相似的结构的半导体器件(器件4)。
在器件1至器件4的制造中，在第一铜互连111的表面的还原处理中进行了氨等离子体处理(在200至300摄氏度的温度下达1至30秒)。
另外，在器件1和器件3的制造中，通过使器件在1至10Torr的压力下在200至300摄氏度的温度下经受SiH4(气体包括约30至100sccm容积流速的SiH4和约500至1,000sccm容积流速的氮气(N2))达1至30秒来进行硅的注入。另外，在器件1和器件3的制造中，在第一铜互连111的氮化处理中进行了氨等离子体处理(在200至300摄氏度下达1至30秒)。另外，在器件1和器件3的制造中，通过在1×10-7至1×10-5原子的氧分压下在300至350摄氏度下加热硅衬底101来进行第一铜互连111的氧化处理达5至30秒。
对于这些器件评估了互连之间的EM寿命。图8和图9是图表，示出了连接栓塞的EM寿命的评估结果。在图8和图9中，使EM寿命标准化以便器件2的EM寿命是1，并且示于纵坐标中。
图8包括对于不合格率50％(a.u.)的电迁移(EM)寿命T50的结果，其通常可以被分成两种情况：对于阻挡绝缘膜(器件1和2)采用SiC(k＝3.5)膜的情况，其中对于器件2，用氨等离子体进行还原处理作为沉积的预处理，对于器件1，在第三实施例中描述的技术作为预处理；以及对于阻挡绝缘膜采用SiCN(k＝4.9)膜的情况(器件3和4)，其中对于器件4，用氨等离子体进行还原处理作为沉积的预处理，对于器件3，在第三实施例中描述的技术作为预处理。
在图8和图9的纵坐标中，使器件2的EM寿命标准化为1，其中器件2采用了SiC(k＝3.5)膜并通过进行氨等离子体作为沉积的预处理来制造。
如从图8可以看到的，在采用了用于互连上的阻挡绝缘膜的SiC(k＝3.5)膜并通过应用第三实施例的技术制造的情况下，与通过仅进行氨等离子体处理制造的器件2相比，证实提高了约40倍的寿命，并由此跳过(clear)了容许水平。
另外，当互连上的阻挡绝缘膜是SiCN(k＝4.9)膜时，与采用SiC(k＝3.5)的情况相比，即使在通过仅进行氨等离子体处理制造的器件4的情况下，也证实EM寿命提高了76倍，并且如果介电常数k等于或高于4.0则跳过了容许水平。
另外，在通过采用第三实施例的技术制造的器件3中，证实进一步提高了寿命，并获得了98倍的提高。
除了上述之外，在器件1和器件3中的Si不均匀分布层153中的硅浓度为约15原子％。
图9是图表，示出了Si不均匀分布层153中的硅浓度与T50(a.u.)的关系。除了上述之外，通过假设Si不均匀分布层153的组成元素为Cu/Si/C/N/O，计算了硅浓度作为整个组成元素中的Si浓度。如从图9可以看到的，通过选择Si不均匀分布层153中的Si浓度等于或高于约10原子％可以更有效地抑制EM。
除了上述之外，当采用SiH4气体作为注入硅的源气体时，相似的Si注入可通过采用如下材料进行：
无机硅烷，诸如乙硅烷(Si2H6)、二氯甲硅烷(SiH2Cl2)、四氯化硅(SiCl4)等；和有机硅烷，诸如一甲基硅烷(monomethyle silane)、三甲基硅烷(trimethylsilane)、四甲基硅烷(tetramethylsilane)等进行。尤其是，使用Si2H6提供了允许在低温下注入Si的进一步优点。
(实验性实例2)
在实验性实例1的器件1和器件2中的每一个中测量了在第一铜互连111之间的抗击穿电压。更具体地，当在第一互连113之间形成电场时研究了抗击穿电压。除了上述之外，对于器件1和器件2中的每一个获得了20个测量样品的平均值。
结果示于图10中。在图10的纵坐标中，通过假设器件2的击穿电压为1来使击穿电压标准化。根据图10，在器件1中获得了比器件2提高了1.5倍的电场击穿电压。
(实验性实例3)
形成了依照第三实施例中描述的半导体器件结构的多层膜。更具体地，在硅衬底上形成了铜膜。在形成了铜膜之后，用氨等离子体处理了其表面，然后暴露到SiH4气体，此外，进行了其氮化和氧化(多层膜1)。同时，在另一硅衬底上形成了铜膜。还制造了在形成铜膜之后具有用氨等离子体处理的表面的多层膜(多层膜2)。
除了上述之外，选择用于多层膜1和多层膜2的铜膜的还原工艺、和对于多层膜1的硅的注入处理、氮化工艺和氧化工艺的各个工艺条件，以与实例1中的相似。
经由x射线电光子能谱(XPS)进行了这些多层膜的表面的测量以研究包含在铜表面中的化学键。图11A和图11B分别示出了多层膜2和多层膜1的测量结果。如从图11A可以看到的，在多层膜2中还原的铜被再氧化，其显示出在约10mm深度的位置处产生的Cu-O键的峰值(530.3eV)。
相反，如图11B所示，Cu-O键的峰值不大于多层膜1中的最小可检测量，其表示铜的再氧化被抑制了。另外，在图表中出现了对应于Si-ON键(532.2eV)和Si-N键的峰值，并由此可以认为在铜膜表面上形成Si-O和Si-N不均匀分布层。另外，从图表显示出，形成Si-ON键的区域距离第一铜互连111的表面的深度比形成Si-N键的区域距离第一铜互连111的表面的深度大。
此外，从图11A和图11B显示出，在多层膜2中形成Cu-O键的区域的深度比在多层膜1中形成Si-ON键的区域的深度深。
此外，经由x射线衍射(XRD)评价多层膜1中的铜膜，并且证实没有从硅化铜产生的信号。
除了上述之外，在多层膜1中希望，即使在铜的氧化工艺之后在铜膜上形成扩散阻挡膜和/或绝缘夹层，仍保持在铜膜内部的表面附近基本不含Cu-O键的条件。
(实验性实例4)
在图12中所示的位置对实验性实例1中以上描述的器件1和器件2进行了透射电子显微镜(TEM)-电子能量损耗能谱(EELS)分析，以获得N/O强度比。结果示于图13中。在图13中，器件2的N/O强度为1时，对N/O强度比进行标准化。从图13可以看到，器件1的第一铜互连111的表面中的氮含量比器件2的氮含量高。
除了上述之外，进行了对器件1的TEM观察，并且证实了在第一铜互连111的表面附近没有形成硅化物层。
(实验性实例5)
除了代替SiC膜117形成了具有比介电常数k＝4.9的SiCN膜外，制造了具有与实验性实例1中制造的器件1相似的结构的器件(器件3)。评估了器件1和器件3的互连电容。对于第一铜互连111中具有120nm/120nm的线和间距(L/S)的结构和具有100nm/100nm的L/S的结构进行了评估。
结果示于图14中。在图14中，当具有比介电常数k＝4.9的SiCN膜的器件3的互连电容为100％时，使互连电容标准化。从图14可以看到，通过采用用于形成在第一铜互连111上的阻挡绝缘膜的SiC膜117，与采用SiCN膜的情况相比，可以提供减小的互连电容。
很明显，本发明不限于上述实施例，并且可修改和改变，而不脱离本发明的范围和精神。

Claims (19)

1.一种半导体器件，包括：
衬底；
提供在所述衬底上的第一绝缘膜；
互连，提供在所述第一绝缘膜中，并且由含铜的金属组成；
在所述互连内部的所述互连表面附近中掺杂有注入的硅的区域，并且注入的原子硅至少部分地形成了硅-氧(Si-O)键；和
在所述掺杂有注入的硅的区域上的第二绝缘膜。
2.根据权利要求1的半导体器件，其中所述掺杂有硅的区域提供在所述互连内部的所述互连表面附近中以形成分层结构。
3.根据权利要求1的半导体器件，其中注入的原子硅至少部分地产生了Si-N键。
4.根据权利要求3的半导体器件，其中注入的原子硅全部产生了Si-O键或Si-N键。
5.根据权利要求3的半导体器件，其中在没有所述互连形成于其中的区域中在所述第一绝缘膜内部的表面附近包括Si-N键。
6.根据权利要求1的半导体器件，其中在所述互连内部的所述互连表面附近没有形成硅化铜层。
7.根据权利要求1的半导体器件，其中硅与包含在在所述互连内部的所述互连表面附近中的组成所述互连的全部元素的比不小于5原子％且不大于30原子％。
8.根据权利要求1的半导体器件，其中所述第一绝缘膜包括低介电常数膜。
9.根据权利要求1的半导体器件，其中所述第二绝缘膜也提供在所述第一绝缘膜上，以使其与所述互连接触，并且
其中所述第二绝缘膜选自由碳化硅(SiC)膜、碳氮化硅(SiCN)膜、碳氧化硅(SiCO)膜、碳氧氮化硅(SiCON)膜和氮化硅(SiN)膜组成的组。
10.根据权利要求1的半导体器件，其中在所述互连内部的所述互连表面附近中不包含Cu-O键。
11.根据权利要求1的半导体器件，进一步包括提供在所述互连上的导电连接栓塞，其中所述连接栓塞的底部位于所述掺杂有硅的区域中。
12.根据权利要求1的半导体器件，进一步包括提供在所述互连上的导电连接栓塞，其中所述连接栓塞的底部位于所述互连内部的位置，其比所述掺杂有硅的区域更接近所述衬底。
13.一种半导体器件的制造方法，包括：
在衬底上形成第一绝缘膜；
在所述第一绝缘膜中形成互连，所述互连由含铜的金属组成；
使在所述互连的表面附近的铜还原；
在所述使铜还原之后，通过将所述互连的上部暴露到含硅的气体，在所述互连内部的所述互连表面附近注入硅；
使在所述注入硅中注入的硅在所述互连的整个表面上产生Si-O键；和
在掺杂有注入的硅的区域上形成第二绝缘膜。
14.根据权利要求13的半导体器件的制造方法，其中所述至少部分地使注入的硅产生Si-O键包括部分地使在所述互连内部的表面附近注入的硅产生Si-O键。
15.根据权利要求13的半导体器件的制造方法，进一步包括在所述注入硅之后和在至少部分地使注入的硅产生Si-O键之前，至少部分地使注入的硅产生Si-N键。
16.根据权利要求15的半导体器件的制造方法，其中所述至少部分地使注入的硅产生Si-N键包括使注入的硅在所述第一绝缘膜内部的表面附近产生Si-N键。
17.根据权利要求13的半导体器件的制造方法，
其中所述至少部分地使注入的硅产生Si-O键包括氧化所述互连的上部，
其中形成所述第二绝缘膜的步骤包括在所述至少部分地使注入的硅产生Si-O键之后，形成第二绝缘膜，以使其与具有所述互连形成于其中的所述第一绝缘膜接触，和
其中所述形成第二绝缘膜包括形成选自由SiC膜、SiCN膜、SiCO膜、SiCON膜和SiN膜组成的组的膜。
18.根据权利要求13的半导体器件的制造方法，
其中所述至少部分地使注入的硅产生Si-O键包括氧化所述互连的上部，和
其中所述氧化互连的上部包括热处理具有所述互连形成于其上的所述衬底。
19.根据权利要求15的半导体器件的制造方法，
其中形成所述第二绝缘膜包括在所述注入硅之后和在所述至少部分地使注入的硅产生Si-O键之前，形成第二绝缘膜，以使其与具有所述互连形成于其中的所述第一绝缘膜接触，
其中所述形成第二绝缘膜包括形成选自由SiC膜、SiCN膜、SiCO膜、SiCON膜和SiN膜组成的组的膜，和
其中所述至少部分地使注入的硅产生Si-O键包括使氧通过所述第二绝缘膜扩散到所述互连内部的表面附近。
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