CN102082119A - 一种选择性淀积钨接触孔或通孔的方法 - Google Patents

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Abstract

本发明属于集成电路制造技术领域，具体涉及一种选择性淀积钨接触孔或通孔的方法。本发明提出的淀积钨接触孔或通孔的方法，是采用原子层淀积方法，进行选择性淀积。该方法可以得到高保形性、高台阶覆盖率的钨薄膜，而且，原子层淀积生长的钨薄膜与扩散阻挡层有良好的接触，可以有效克服接触孔和通孔出现的空洞问题，提供较低且稳定的电阻。同时，选择性地淀积钨薄膜，可以避免不必要的钨的淀积，节省钨材料，并大大减少钨化学机械抛光的研磨量，简化生产工艺，提高生产效率。

Description

一种选择性淀积钨接触孔或通孔的方法
技术领域
本发明属于集成电路制造技术领域，具体涉及一种淀积钨接触孔或通孔的方法。 
背景技术
在集成电路制造工艺中，金属化是芯片制造过程中在绝缘介质薄膜上淀积金属薄膜，通过光刻形成互连金属线和集成电路的通孔填充的过程。随着集成电路技术的不断发展，多层金属化产生了数以亿计的通孔用金属填充的需要，以便在金属层之间形成电通路。钨金属具有极好的台阶覆盖和间隙填充能力以及良好的抗电迁移特性，因此被选作传统的通孔填充材料。传统的钨填充通孔工艺为：在所给的集成电路衬底上淀积厚氧化层；将氧化层平坦化；穿过氧化层刻蚀通孔；淀积扩散阻挡层；淀积钨金属；钨金属平坦化。
现在通常采用金属CVD(化学气相沉积)技术来淀积钨金属以填充通孔。WCVD工艺一般由四个步骤组成：加热并用SiH4浸泡；成核；大批淀积和残余气清洗。在成核这一步中，SiH4和氢气的混合气体与WF6源气体反应形成了一层薄层钨，这一薄层钨作为后续钨层的生长点。由于钨与氧化物的粘着力不强并且WF6和硅发生反应，所以在WCVD淀积之前必须先淀积一层粘着层和一层阻挡层，例如，Ti/TiN复合层。随着集成电路特征尺寸不断的缩小，超大规模集成电路中的接触孔和通孔的深宽比不断的增大，扩散阻挡层的厚度不断的减薄，过薄的TiN扩散阻挡层将不足以阻止WF6的扩散，这将导致WF6直接和Ti反应形成“火山”，这就是WF6腐蚀。因此研究如何提高金属钨的填孔能力变得越来越有意义。
原子层淀积是一种在经过表面活性处理的衬底上利用表面饱和反应，对温度和反应物通量不太敏感的淀积方法。在原子层淀积过程中，新一层原子膜的化学反应是直接与前一层相关联的，这种方式使每次反应只淀积一层原子。相对于传统的淀积工艺而言，原子层淀积方法能精确地控制薄膜的厚度和化学组分，而且淀积的薄膜具有很好的均匀性和保形性，被认为是未来集成电路中制备薄膜最具有前景的技术。
发明内容
本发明的目的在于提出一种淀积钨接触孔或通孔的方法，以得到高密度、高保形性、高阶梯覆盖率的钨薄膜，提供较低且稳定的电阻。
本发明提出的淀积钨接触孔或通孔的方法，是采用原子层淀积方法，进行选择性淀积，具体步骤具体包括： 
提供一个互连结构的某一层布线已经完成的集成电路衬底；
形成第一层绝缘薄膜；
形成一层刻蚀阻挡层；
在所述刻蚀阻挡层上面吸附一层有机基团；
淀积形成第一层光阻层；
掩膜、曝光、刻蚀形成通孔；
剥除第一层光阻层；
形成一层扩散阻挡层；
采用原子层淀积方法淀积钨的成核层；
淀积钨的主体部分；
去除所述的有机基团；
将所形成的钨薄膜平坦化。
进一步地，所述的第一层绝缘薄膜为磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)等低介电常数的绝缘材料。所述的刻蚀阻挡层为氮化硅、硅碳氮或者氮化硼等材料。所述的有机基团为十八烷基三氯硅烷（OTS）或者为聚甲基丙烯酸甲酯（PMMA）。所述的扩散阻挡层为Ta/TaN复合层或者是Ti/TiN复合层。
进一步地，在形成所述钨薄膜时，首先采用原子层淀积方法淀积钨的成核层，然后采用原子层淀积或者化学气相沉积方法淀积钨的主体部分。 
采用原子层淀积方法制备的钨薄膜均匀性和保形性好，并且能够保证高深宽比的钨接触孔或通孔具有良好的台阶覆盖率。同时，采用原子层淀积方法淀积钨薄膜可以有效地克服接触孔或通孔出现的空洞问题，即使是质量较差的扩散阻挡层，采用原子层淀积方法淀积的钨薄膜也能保持较低且稳定的电阻。
在未开通孔区域的扩散阻挡层上吸附一层有机基团，防止钨薄膜在淀积过程中，前驱体在未开通孔区域扩散阻挡层上的吸附，可以达到有选择性地淀积钨薄膜的目的。这样可以避免不必要的钨的淀积，节省钨材料，并且大大减小钨的化学机械抛光（CMP)的研磨量，简化生产工艺，提高生产效率，同时还会使与CMP相关的缺陷下降。
附图说明
图1至图7为本发明所提供的一个在CMOS后道互连工艺中制备钨通孔的实施例的制备工艺流程图。
具体实施方式
下面结合附图与具体实施方式对本发明作进一步详细的说明，在图中，为了方便说明，放大或缩小了层和区域的厚度，所示大小并不代表实际尺寸。尽管这些图并不能完全准确的反映出器件的实际尺寸，但是它们还是完整的反映了区域和组成结构之间的相互位置，特别是组成结构之间的上下和相邻关系。
首先，提供一个已经完成MOSFET基本结构的集成电路衬底，如图1所示，在衬底201上形成有栅极200，栅极200包括栅氧化层204和多晶硅栅极205，在衬底201中栅极200的两侧设置有源区202和漏区203。
接下来，在提供的集成电路衬底上采用等离子体增强化学气相沉积(PECVD)等方法依次淀积一层低介电常数介质层206和刻蚀阻挡层207，如图2所示。介质层206比如为磷硅玻璃(PSG)或者为硼磷硅玻璃(BPSG)，刻蚀阻挡层207优选为氮化硅。
接下来，在刻蚀阻挡层207上吸附一层有机基团208，有机基团208为十八烷基三氯硅烷（OTS）或者为聚甲基丙烯酸甲酯（PMMA），如图3所示。
有机基团208形成后，淀积一层光刻胶，然后采用掩膜、曝光、刻蚀等工艺形成通孔209，剥除光刻胶后如图4所示。
接下来，采用物理气相沉积（PVD）或者化学气相沉积（CVD）等淀积方法制备一层扩散阻挡层210，扩散阻挡层210优选为Ti/TiN复合层，如图5所示。
接下来，以WF6和B2H6为源气体，采用原子层淀积方法淀积钨的成核层，然后采用原子层淀积或者CVD方法淀积钨的主体部分，形成钨薄膜211，如图6所示。
最后，去除有机基团208，并用化学机械抛光（CMP）方法将钨薄膜211平坦化，如图7所示。
如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。

Claims (7)

1.一种选择性淀积钨接触孔或通孔的方法，其特征在于具体步骤包括：
提供一个互连结构的某一层布线已经完成的集成电路衬底；
形成第一层绝缘薄膜；
形成一层刻蚀阻挡层；
在所述刻蚀阻挡层上面吸附一层有机基团；
掩膜、曝光、刻蚀形成通孔；
形成一层扩散阻挡层；
形成一层钨薄膜；
去除所述的有机基团；
所述钨薄膜平坦化。
2.根据权利要求1所述的选择性淀积钨接触孔或通孔的方法，其特征在于，所述的第一层绝缘薄膜为磷硅玻璃或硼磷硅玻璃低介电常数的绝缘材料。
3.根据权利要求1或2所述的选择性淀积钨接触孔或通孔的方法，其特征在于，所述的刻蚀阻挡层为氮化硅、硅碳氮或者氮化硼。
4.根据权利要求1或2所述的选择性淀积钨接触孔或通孔的方法，其特征在于，所述的有机基团为十八烷基三氯硅烷或者聚甲基丙烯酸甲酯。
5.根据权利要求1或2所述的选择性淀积钨接触孔或通孔的方法，其特征在于，所述的扩散阻挡层为Ta/TaN复合层或者为Ti/TiN复合层。
6.根据权利要求3所述的选择性淀积钨接触孔或通孔的方法，其特征在于，所述的扩散阻挡层为Ta/TaN复合层或者为Ti/TiN复合层。
7.根据权利要求1或2或6所述的选择性淀积钨接触孔或通孔的方法，其特征在于，形成所述钨薄膜时，首先采用原子层淀积方法淀积钨的成核层，然后采用原子层淀积或者化学气相沉积方法淀积钨的主体部分。
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