WO2007020684A1 - 半導体集積回路装置およびその製造方法 - Google Patents

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Takuya Futase
Kazuya Makabe
Saigou Yamazumi
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Renesas Technology Corp.
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Definitions

  • the present invention relates to a semiconductor integrated circuit device and a manufacturing technique thereof, and more particularly to a technique effective when applied to formation of a Cu wiring using a damascene method.
  • a fine wiring forming method using a damascene method is becoming mainstream.
  • a wiring groove is formed in an interlayer insulating film on a semiconductor substrate, a Cu (copper) film is deposited on the interlayer insulating film including the inside of the wiring groove, and then chemical mechanical polishing (CMP: This is a method of forming Cu wiring inside the wiring groove by removing the Cu film outside the wiring groove using the Chemical Mechanical Polishing) method.
  • CMP chemical mechanical polishing
  • the damascene method includes a single-damascene method and a dual-damascene method.
  • the dual damascene method is a method of forming a Cu wiring by forming a via hole for connecting a lower layer wiring under a wiring groove formed in an interlayer insulating film, and simultaneously burying a Cu film in the wiring groove and the via hole.
  • the single damascene method is a method in which a tungsten plug is formed in the via hole and the Cu wiring is formed in the wiring groove.
  • Cu has a characteristic that it is easily diffused in an insulating film as compared with other wiring materials such as A1 (aluminum). Therefore, when Cu wiring is formed inside the wiring groove formed in the interlayer insulating film by using the damascene method, a barrier film such as TiN (titanium nitride) is formed inside the wiring groove. A Cu film is embedded.
  • the TDD B (Time Dependence on Dielectric Breakdown) characteristic of Cu wiring deteriorates.
  • a diffusion noria film is formed on the Cu wiring.
  • the TDDB characteristic of Cu wiring is a measure that objectively measures the time dependence of dielectric breakdown.
  • a relatively high voltage is measured between Cu wirings under a given temperature measurement condition. From voltage application to Cu This is the time (life) obtained by creating a graph plotting the time until the insulation film between the wirings breaks down against the applied electric field, and extrapolating from this graph to the actual electric field strength.
  • SiN (silicon nitride) film or SiCN (silicon carbonitride) film formed by plasma CVD method is used in consideration of adhesion to Cu wiring and dielectric constant!
  • the Cu wiring was formed using the damascene method, and then the surface of the semiconductor substrate was washed with an acid and an alkali, and deposited in a chemical mechanical polishing process. Remove foreign matter such as slurry.
  • a diffusion noria film is deposited on the semiconductor substrate using a plasma CVD apparatus.
  • the source gases are monosilane (SiH) and ammonia.
  • the diffusion barrier film is a silicon carbonitride film
  • the source gas is trimethylsilane (SiH (CH)) or tetramethylsilane (Si (CH3)) and
  • Non-Patent Document 1 J.Noguchi IEEEOOCH37059 38 th Annual International Reliability Physics Symposiu m (2000) ( Non-Patent Document 1) discloses a technique that form a diffusion Noria film becomes a silicon nitride force on the Cu wiring.
  • the diffusion barrier film forming method described in this document is a method in which a semiconductor wafer on which a Cu wiring is formed is carried into a chamber of a plasma CVD apparatus, and first an oxide film (CuO) on the surface of the Cu wiring by ammonia (NH) plasma treatment. (Film) is removed. continue,
  • a silicon nitride film is deposited by introducing monosilane and ammonia into the chamber and plasma-decomposing these raw materials.
  • Non-Patent Document 2 199o (Non-Patent Document 2), prior to the step of forming a diffusion noria film made of silicon nitride on Cu wiring, Disclosed is a technology for forming a silicide layer (CuSi) on the surface of the Cu wiring, which prevents Cu from diffusing with the surface force of the Cu wiring as well as the Cu wiring and diffused noria film (silicon nitride film). ) To improve adhesion.
  • CuSi silicide layer
  • Patent Document 1 discloses a technique in which a noria film on a Cu wiring is formed of a laminated film of a silicon carbonitride film and silicon carbide.
  • Patent Document 2 discloses a technique for forming a silicon nitride film on the upper surface of a Cu wiring after silicidation with monosilane.
  • Patent Document 3 describes the surface of Cu wiring by monosilane.
  • a technique for forming a silicon nitride film by reducing the flow rate of monosilane is disclosed.
  • Patent Document 4 Japanese Laid-Open Patent Publication No. 2000-260767 (Patent Document 4) suppresses the generation of dangling bonds in a silicon nitride film by forming the silicon nitride film in two steps using different gases. Disclose technology.
  • Patent Document 5 discloses a technique for forming a silicon nitride film by intermittently generating plasma in order to form a silicon nitride film excellent in step coverage. ing.
  • Patent Document 6 discloses a technique in which after a silicon nitride film is formed using a gas containing monosilane and ammonia, the monosilane supply is stopped and the silicon nitride film continues to grow. Disclose.
  • Patent Document 7 discloses a technique for forming a silicon nitride film at a low temperature after reducing the surface of the Cu wiring, and subsequently forming a silicon nitride film at a high temperature. Disclosure.
  • Patent Document 8 JP-A-2001-77192 discloses a method of increasing the nitrogen content in a silicon nitride film by increasing the flow ratio of ammonia to monosilane and depositing the silicon nitride film, thereby increasing the dielectric constant. Disclose technology to lower
  • Patent Document 9 discloses a technique for forming a barrier film made of a silicon carbide carbonitride film having a low carbon concentration near the Cu wiring.
  • Non-patent literature l J. Noguchi IEEEOOCH37059 38thAnnual International Reliability Physics Symposium (2000)
  • Non-Patent Document 2 T. Takewaki Symposium on VLSI Tech. Digest of Technical Papers, pp. 31-32 (1995)
  • Patent Document 1 Japanese Unexamined Patent Application Publication No. 2004-296515 ([0046 G [0050], FIG. 6, [0084 G [00 90], FIG. 23)
  • Patent Document 2 Japanese Patent Laid-Open No. 2000-150517 ([0022 [0024], FIG. 4, [0038], FIG. 8)
  • Patent Document 3 Japanese Patent Laid-Open No. 2001-176878 ([0020] to [0027], [ [0040] to [0047])
  • Patent Document 4 Column 2000-260767 ([0027] to [0031])
  • Patent Document 5 JP-A-7-300680 ([0009] to [0011], [0021])
  • Patent Document 6 JP-A-5-129285 ([0007] to [0013])
  • Patent Document 7 Japanese Patent Laid-Open No. 2002-9150 ([0009 To [0013], [0027], [0028])
  • Patent Document 8 Japanese Patent Laid-Open No. 2001-77192 ([0005 To [0008], [0014], [0015])
  • Patent Document 9 Japanese Unexamined Patent Application Publication No. 2004-241464 ([0036] to [0038], FIG. 2)
  • the present inventor studied a method of forming a diffusion barrier film made of silicon nitride on a Cu wiring by using a plasma CVD apparatus, and found the following problems.
  • the method of forming the silicon nitride film investigated by the present inventors is as follows.
  • a semiconductor wafer on which Cu wiring is formed using the damascene method is mounted on a stage provided in the chamber of the CVD apparatus, and the stage temperature is set to about 400 ° C (Step 1). .
  • preheating is performed by supplying ammonia into the chamber (step 2).
  • the RF (13.56 MHz) power is turned on to plasma decompose ammonia, and the oxide film (CuO film) formed on the surface of the Cu wiring is reduced and removed (step 3).
  • RF power is turned off and monosilane is introduced into the chamber (step 4).
  • step 5 the RF power is turned on again to decompose the monosilane and ammonia into plasma, and a silicon nitride film is deposited on the Cu wiring (step 5).
  • step 6 the supply of monosilane and ammonia is stopped, the unreacted gas in the chamber is exhausted, and the semiconductor wafer is removed from the chamber (step 6). Thereafter, steps 1 to 6 are repeated to sequentially deposit silicon nitride films on a plurality of semiconductor wafers.
  • Such an abnormal film formation on the surface of the Cu wiring is a high purity silicon nitride film.
  • the ability to prevent the diffusion of Cu ions is poor, which causes the TDDB characteristics of Cu wiring to deteriorate. Therefore, in order to improve the TDDB characteristics of Cu wiring, it is necessary to take measures to prevent the abnormal film formation described above.
  • An object of the present invention is to provide a technique for forming a good diffusion noria film on a Cu wiring using a plasma CVD method.
  • the present invention is a method for manufacturing a semiconductor integrated circuit device, in which a Cu wiring is formed on a semiconductor substrate using a damascene method, and then a barrier film for preventing Cu diffusion is formed on the Cu wiring.
  • Forming a noria film on the Cu wiring by supplying a raw material gas containing a gas and plasma-decomposing the ammonia and the silane gas with a second RF power. .
  • step (c) when the silane-based gas and ammonia are introduced into the chamber of the plasma CVD apparatus in step (c), the thermal decomposition of the silane-based gas near the surface of the Cu wiring is suppressed, Since the plasma is decomposed satisfactorily by the RF power, the problem of abnormal film formation on the surface of the Cu wiring can be suppressed.
  • FIG. 1 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIG. 2 is a fragmentary cross-sectional view of the semiconductor substrate showing the method for manufacturing the semiconductor integrated circuit device following FIG. 1;
  • FIG. 3 is a cross-sectional view of the principal part of the semiconductor substrate showing the method for manufacturing the semiconductor integrated circuit device following FIG. 2.
  • FIG. 4 is a cross-sectional view of the principal part of the semiconductor substrate showing the method for manufacturing the semiconductor integrated circuit device following FIG.
  • FIG. 5 is a cross-sectional view of the principal part of the semiconductor substrate showing the method for manufacturing the semiconductor integrated circuit device following FIG. 4.
  • FIG. 6 is a schematic view showing the main part of a single wafer RF plasma CVD apparatus used for depositing a silicon nitride film.
  • FIG. 7 is a schematic diagram of the main part showing another example of a single wafer RF plasma CVD apparatus used for depositing a silicon nitride film.
  • FIG. 8 (a) and (b) are graphs showing the results of examining the composition of a silicon carbonitride film by XPS analysis.
  • FIG. 9 is a cross-sectional view of the principal part of the semiconductor substrate showing the method for manufacturing the semiconductor integrated circuit device following FIG. 5.
  • FIG. 10 is a cross-sectional view of the principal part of the semiconductor substrate showing the method for manufacturing the semiconductor integrated circuit device following FIG. 9.
  • FIG. 11 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the semiconductor integrated circuit device following FIG. 10;
  • FIG. 12 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the semiconductor integrated circuit device following FIG. 11.
  • FIG. 12 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the semiconductor integrated circuit device following FIG. 11.
  • FIG. 13 is a cross-sectional view of the principal part of the semiconductor substrate showing the method for manufacturing the semiconductor integrated circuit device following FIG. 12.
  • FIG. 14 is a cross-sectional view of the principal part of the semiconductor substrate showing the method for manufacturing the semiconductor integrated circuit device following FIG. 13.
  • FIG. 15 is a cross-sectional view of the principal part of the semiconductor substrate showing the method for manufacturing the semiconductor integrated circuit device following FIG. 14.
  • FIG. 16 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the semiconductor integrated circuit device following FIG. 15;
  • FIG. 17 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the semiconductor integrated circuit device following FIG. 16;
  • FIG. 18 is a graph showing the results of examining the composition of a silicon carbonitride film by XPS analysis.
  • an n-channel MISFET (Qn) and a p-channel MISFET (QP) are formed on the main surface of a semiconductor substrate (hereinafter simply referred to as a substrate) 1 having a single crystal silicon force.
  • a substrate a semiconductor substrate having a single crystal silicon force.
  • reference numeral 2 denotes an element isolation groove
  • reference numeral 4 denotes a p-type uel
  • reference numeral 5 denotes an n-type wel.
  • the element isolation trench 2 is formed by embedding, for example, an oxide silicon film 3 as an insulating film in a trench formed by etching the substrate 1.
  • p-type well 4 and n-type well 5 p-type impurities (boron) and n-type impurities (phosphorus) are ion-implanted into substrate 1, and then substrate 1 is thermally treated to remove these impurities in substrate 1. It is formed by diffusing.
  • the n-channel MISFET (Qn) is a gate insulating film 6 made of a silicon oxide film or a silicon oxynitride film formed on the surface of the p-type well 4, and a multi-layer formed on the gate insulating film 6. Formed into a gate electrode 7 such as a crystalline silicon film, a side wall spacer 8 made of an oxide silicon film formed on the side wall of the gate electrode 7, and a p-type well 4 on both sides of the gate electrode 7. A pair of n-type semiconductor regions (source, drain) 11 are formed.
  • the p-channel MISFET is a pair of p-type semiconductor regions (source and drain) formed in the gate insulating film 6, the gate electrode 7, the sidewall spacer 8, and the n-type well 5 on both sides of the gate electrode 7. In) It is composed of 12 etc.
  • An n-type impurity (phosphorus) is introduced into the polycrystalline silicon film constituting the gate electrode 7 of the n-channel MISFET (Qn), and the polycrystalline silicon film constituting the gate electrode 7 of the p-channel MISFET (Qp)
  • a p-type impurity (boron) is introduced into.
  • a Co (cobalt) silicide film 9 is formed for the purpose of reducing the resistance of the gate electrode 7 and the source and drain.
  • the surface of the silicon oxide film 14 is subjected to a chemical mechanical polishing method. Flatten with.
  • the n-type semiconductor region (source, drain) 11 of the n-channel MISFET (Qn) and the p-type semiconductor region (source, drain) 12 of the p-channel MISFET (Qp) 12 are respectively oxidized silicon.
  • the film 14 is etched, and then the underlying silicon nitride film 13 is etched to form contact holes 15.
  • the plug 16 is formed inside the contact hole 15.
  • the plug 16 is composed of, for example, a laminated film of a TiN film and a W (tungsten) film.
  • the TiN film functions as a noria metal film of the W film.
  • the noria metal film may consist of a laminated film of titanium nitride film and Ti (titanium) film!
  • a cap insulating film 18 made of an SiOC film 17 having a thickness of about 200 nm and an oxide silicon film having a thickness of about 50 nm is formed on the oxide silicon film 14 by a CVD method. Then, using the photoresist film as a mask, the cap insulating film 18 and the SiOC film 17 are dry etched to form the wiring trench 20.
  • the SiOC film 17 is a low dielectric constant insulating film for reducing the capacitance between wirings, and its relative dielectric constant is about 2.7.
  • the cap insulating film 18 formed on the SiOC film 17 functions as a protective film that prevents the SiOC film 17 having low mechanical strength from being deteriorated by chemical mechanical polishing.
  • a first-layer Cu wiring 19 is formed inside the wiring trench 20 using the damascene method.
  • the Cu wiring 19 is composed of a laminated film of a noria metal film and a Cu film.
  • Cu wiring 19 is formed by first depositing, by sputtering, a TiN film having a thickness of about 50 nm or a laminated film of a TiN film and a Ti film on the inside of the wiring groove 20 and on the cap insulating film 18. Then, a Cu film is deposited by sputtering or plating to have a thickness that completely fills the inside of the wiring groove 20 (approximately 800 ⁇ ! To about 600 nm).
  • noria metal film is formed to prevent the Cu film from diffusing into the surrounding insulating film and to improve the adhesion between the Cu film and the SiOC film 17.
  • noria metal films include metal nitride films such as WN (tungsten nitride) films and TaN (tantalum nitride) films, or alloy films obtained by adding Si to these films, Ta films, Ti films, W films, TiW
  • metal nitride films such as WN (tungsten nitride) films and TaN (tantalum nitride) films, or alloy films obtained by adding Si to these films, Ta films, Ti films, W films, TiW
  • Various conductive films that do not easily react with Cu such as a refractory metal film such as a film, or a laminated film of these refractory metal films, can be used.
  • the Cu film and the barrier metal film outside the wiring groove 20 are removed by a mechanical mechanical polishing method to form a laminated film of a noria metal film and a Cu film remaining inside the wiring groove 20.
  • Cu wiring 19 is formed.
  • the Cu film may be composed of a Cu alloy film containing Cu as a main component in addition to a single Cu film.
  • the substrate 1 is transported to a cleaning processing unit, and cleaning is performed to remove foreign matters such as slurry attached to the surface of the substrate 1 by the chemical mechanical polishing process.
  • This cleaning process includes alkali cleaning treatment and subsequent acid cleaning treatment.
  • the alkali cleaning treatment the surface of the substrate 1 is cleaned while supplying a weak alkaline chemical solution to neutralize the acidic slurry containing the oxidizing agent attached to the surface of the substrate 1.
  • the acid cleaning process after the alkali cleaning process is intended to remove residual metals, reduce dangling bonds on the surface of the insulating film, and remove irregularities on the surface of the insulating film. Supply an aqueous solution containing an organic acid. While cleaning the surface of the substrate 1.
  • a chemical solution containing an anticorrosive agent such as benzotriazole (BTA) is supplied to the surface of the substrate 1 to perform an anticorrosion treatment to form a hydrophobic protective film on the surface of the Cu wiring 19. Also good.
  • BTA benzotriazole
  • a film thickness of 50 ⁇ ! The surface of the Cu wiring 19 is covered with the silicon nitride film 21 by depositing a silicon nitride film 21 of about 75 nm.
  • the silicon nitride film 21 also functions as a barrier film that prevents Cu ions from diffusing with the surface force of the Cu wiring 19.
  • the silicon nitride film 21 should be deposited as soon as possible after the cleaning process is completed in order to minimize re-oxidation and corrosion of the surface of the Cu wiring 19. That's right.
  • FIG. 6 is a schematic view showing the main part of a single wafer RF plasma CVD apparatus used for depositing the silicon nitride film 21.
  • the main part of the RF plasma CVD apparatus 50 includes a chamber 53 in which a lower electrode 51 for horizontally mounting the substrate 1 in a wafer state and an upper electrode 52 disposed opposite to the lower electrode 51 are installed. .
  • the inside of the chamber 53 is maintained at a desired degree of vacuum by the decompression pump 54.
  • the lower electrode 51 also serves as a wafer stage, and the substrate 1 mounted on the upper surface thereof is heated to a desired temperature by a resistance heating heater built in the lower electrode 51.
  • a resistance heating heater built in the lower electrode 51.
  • 13.56 MHz RF power is applied to the lower electrode 51 and the upper electrode 52 through the RF power source 55, plasma is formed above the substrate 1.
  • the lower electrode 51 is moved up and down by a drive mechanism (not shown), and the distance between the substrate 1 on the lower electrode 51 and the plasma is adjusted.
  • An ammonia supply source 56, a monosilane supply source 57, and a carrier gas supply source 58 are connected to the chamber 53 via pipes 59, respectively.
  • each numerical value described in Table 1 is an example of a preferable numerical value, and is not meant to be limited to these numerical values.
  • the substrate 1 on which the process of FIG. 4 (formation and cleaning of the Cu wiring 19) has been completed is carried into the chamber 53 and mounted on the lower electrode 51.
  • the pressure in the chamber 53 is substantially Otorr.
  • the temperature of the lower electrode 51 is set to always be 400 ° C. until the deposition of the silicon nitride film 21 is completed after the substrate 1 is carried into the chamber 53 (Step 1).
  • ammonia is supplied into the chamber 53 together with the carrier gas (nitrogen), and preheating is performed for about 30 seconds.
  • the flow rate of ammonia supplied into the chamber 53 is 160 sccm, and the pressure in the chamber at this time is 4.2 torr (step 2).
  • the RF power supply 55 is turned on, the power is set to 240 W, and ammonia is decomposed into plasma near the upper surface of the lower electrode 51.
  • the surface of the Cu wiring 19 is reduced by a reducing substance such as hydrogen ions generated by plasma decomposition of ammonia.
  • the reduction process takes about 10 seconds.
  • this reduction treatment is performed, foreign substances on the surface of the substrate 1 that cannot be removed in the cleaning process, organic residues adhered to the surface of the substrate 1 in the cleaning process, and cleaning are completed, and the substrate 1 is returned to the chamber. Since the natural oxide film (CuO film) and the like generated on the surface of the Cu wiring 19 before being carried into the 53 are removed, the surface of the Cu wiring 19 is cleaned (step 3).
  • monosilane and ammonia are supplied into the chamber 53 together with carrier gas (nitrogen) while increasing the RF power from 240 W to 850 W.
  • the flow rate of monosilane supplied into the chamber 53 is 460 sccm
  • the flow rate of ammonia is 160 sccm
  • the pressure in the chamber at this time is 4.2 torr.
  • monosilane and ammonia are decomposed in the vicinity of the upper surface of the lower electrode 51, and the silicon nitride film 21 is deposited on the substrate 1 including the surface of the Cu wiring 19.
  • the deposition time of the silicon nitride film 21 is about 11 seconds, and the film thickness is 50 ⁇ ! ⁇ 75nm (Step 4).
  • step 4 above monosilane is supplied into the chamber 53 at the same time that the RF power is increased from 240 W to 850 W, or after being increased to 850 W. Also, when increasing the RF power from 240W to 850W, it should be continuously increased, and the RF power should not be reduced to 0 or lowered more than necessary.
  • the RF power supply 55 is turned off and the supply of monosilane and ammonia is stopped.
  • the substrate 1 is taken out from the chamber 53 (step 5).
  • the silicon nitride film 21 by depositing the silicon nitride film 21 according to the above-described Step 1 to Step 5, the high-purity silicon nitride film 21 that does not cause abnormal film formation on the surface of the Cu wiring 19 is deposited. Therefore, the surface force of the Cu wiring 19 can also suppress the problem of diffusion of Cu ions, and the TDDB characteristics of the Cu wiring 19 can be improved.
  • silicon nitride films 21 are sequentially deposited on a plurality of substrates 1 by repeating the above steps 1 to 5. Accordingly, the raw material gas remains in the pipe 59 of the RF plasma CVD apparatus 50, particularly in the pipe 59 between the mass flow controller 61 and the valve 62 when Step 5 is completed. (When the chamber 53 is evacuated in step 5, the residual gas in the pipe 63 is usually removed to open the final valve 64. Therefore, the pipe 59 between the mass flow controller 61 and the valve 62 directly below it is removed. The source gas remains.
  • the monosilane is removed in step 4.
  • the pressure of monosilane remaining in the pipe 59 between the mass flow controller 61 and the chamber 53 valve 62 in advance may be brought close to the pressure in the chamber 53.
  • the noria film formed on the Cu wiring 19 can also be constituted by a silicon carbonitride (SiCN) film instead of the silicon nitride film 21.
  • the silicon carbonitride film has lower adhesion to the Cu wiring than the silicon nitride film, but has a lower dielectric constant than the silicon nitride film, so it is effective in reducing the capacitance between the wirings.
  • the silicon carbonitride film on the Cu wiring 19 can be formed in accordance with the method for forming the silicon nitride film 21 described above except that the type and flow rate of the source gas, the heating temperature of the substrate 1 and the like are different.
  • the substrate 1 after the formation and cleaning of the Cu wiring 19 is carried into the chamber 53 and mounted on the lower electrode 51.
  • the pressure in the chamber 53 is substantially Otorr.
  • the temperature of the lower electrode 51 is always set to 350 ° C. until the substrate 1 is loaded into the chamber 53 and the deposition of the silicon carbonitride film is completed (step 1).
  • ammonia is supplied into the chamber 53 together with the carrier gas (helium), and preheating is performed for about 30 seconds.
  • the flow rate of ammonia supplied into the chamber 53 is 330 sccm, and the pressure in the chamber is 3. Otorr (Step 2).
  • the RF power supply 55 is turned on, the power is set to 240 W, and ammonia is plasma-decomposed in the vicinity of the upper surface of the lower electrode 51 to reduce the surface of the Cu wiring 19 for about 10 seconds (step) 3).
  • the flow rate of trimethylsilane supplied into 3 is 175 sccm, the flow rate of ammonia is 330 sccm, and the pressure in the chamber at this time is 3. Otorr.
  • trimethylsilane and ammonia are plasma-decomposed in the vicinity of the upper surface of the lower electrode 51, and a silicon carbonitride film is deposited on the substrate 1 including the surface of the Cu wiring 19.
  • the deposition time of silicon carbonitride is about 30 seconds, and the film thickness is 50 nm to 75 nm (Step 4).
  • trimethylsilane is supplied into the chamber 53 at the same time as raising the RF power or after raising it. Also, when increasing the RF power, it should be continuously increased, and the RF power should not be reduced to 0 or lowered more than necessary.
  • the RF power supply 55 is turned off and the supply of trimethylsilane and ammonia is stopped. Subsequently, after the unreacted gas in the chamber is evacuated by the decompression pump 54, the substrate 1 is taken out from the chamber 53 (step 5).
  • a high-purity silicon carbonitride film can be deposited without causing abnormal film formation on the surface of the Cu wiring 19.
  • the surface force of the Cu wiring 19 can also suppress the problem of Cu ion diffusion and improve the TDDB characteristics of the Cu wiring 19.
  • a mixed gas of tetramethylsilane (Si (CH3)) and ammonia can be used instead of the mixed gas of trimethylsilane and ammonia.
  • the source gas When supplying the source gas into the chamber 53 in step 4, the source gas is supplied at the same time as or after the RF power sufficient for plasma decomposition of tetramethylsilane is applied. As a result, a high-purity silicon carbonitride film can be deposited without causing abnormal film formation on the surface of the Cu wiring 19, so that the TDDB characteristics of the Cu wiring 19 can be improved.
  • Silicon carbonitride on the Cu wiring 19 can also be formed according to the deposition sequence shown in Table 3.
  • the substrate 1 on which the formation and cleaning of the Cu wiring 19 has been completed is carried into the chamber 53.
  • the pressure in the chamber 53 is substantially Otorr.
  • the temperature of the lower electrode 51 is always set to 350 ° C. until the substrate 1 is loaded into the chamber 53 and the deposition of the silicon carbonitride film is completed (step 1).
  • ammonia is supplied into the chamber 53 together with the carrier gas (nitrogen), and preheating is performed for about 30 seconds.
  • the flow rate of ammonia supplied into the chamber 53 is 160 sccm, and the pressure in the chamber at this time is 4.2 torr (step 2).
  • the RF power supply 55 is turned on, the power is set to 240 W, and ammonia is plasma-decomposed in the vicinity of the upper surface of the lower electrode 51 to reduce the surface of the Cu wiring 19 for about 10 seconds (step) 3).
  • the deposition sequence in Table 3 is almost the same except that the ammonia carrier gas is changed from helium to nitrogen.
  • the RF power source 55 is turned off to exhaust the gas in the chamber 53 (step 4). This is because the carrier gas of ammonia supplied into the chamber 53 in step 5 and the carrier gas of trimethylsilane of ammonia supplied into the chamber 53 in step 6 are helium, so the gas flow rate and pressure need to be adjusted. Because there is.
  • ammonia is supplied into the chamber 53 together with the carrier gas (helium) while the RF power source 55 is turned off.
  • the flow rate of ammonia supplied into the chamber 53 is 330 sccm, and the pressure in the chamber at this time is 3. Otorr. (Step 5).
  • the RF power supply 55 is turned on to set the RF power to 500 W, and at the same time, trimethylsilane is supplied into the chamber 53 together with the carrier gas (helium).
  • the flow rate of trimethylsilane supplied into the chamber 53 is 170 sccm, and the pressure in the chamber at this time is 3. Otorr.
  • trimethylsilane and ammonia are plasma decomposed in the vicinity of the upper surface of the lower electrode 51, and a silicon carbonitride film is deposited on the substrate 1 including the surface of the Cu wiring 19.
  • the deposition time of silicon carbonitride is about 30 seconds, and the film thickness is 50 nm to 75 nm (Step 6).
  • the RF power supply 55 is turned off and the supply of trimethylsilane and ammonia is stopped. Subsequently, after the unreacted gas in the chamber is evacuated by the decompression pump 54, the substrate 1 is taken out from the chamber 53 (step 7).
  • step 6 When depositing a silicon carbonitride film according to Step 1 to Step 7 described above, trimethylsilane is not supplied into the chamber 53 when the RF power supply 55 is off, and the RF power supply 55 is turned on.
  • the RF power is first set to 500 W, and then trimethylsilane may be supplied into the chamber 53. In this case, the same effect can be obtained.
  • Fig. 8 shows the composition of the silicon carbonitride film formed according to Step 1 to Step 5 in Table 2 using a mixed gas of trimethylsilane and ammonia by XPS analysis (X-ray photoelectron spectr oscopy analysis). It is a graph showing the results, where (a) shows the composition in the vicinity of the interface with the Cu wiring 19 and (b) shows the composition in a region separated from the interface with the Cu wiring 19. As is apparent from the graph, the composition near the interface with the Cu wiring 19 is 59% for silicon (Si) -carbon (C) bonds and 41% for silicon (Si) -nitrogen (N) bonds. It was a high purity silicon carbonitride film. On the other hand, the composition in the region separated from the interface with the Cu wiring 19 is 44% for the silicon-carbon bond, 52% for the silicon-nitrogen bond, and 3% for the SiO force. Compared to silicon-nitrogen bonds
  • an interlayer insulating film 23 and a cap insulating film 24 are sequentially deposited on the upper layer of the Cu wiring 19.
  • the interlayer insulating film 23 is composed of an insulating film having a low dielectric constant, for example, a SiOC film, in order to reduce the capacitance formed between the Cu wiring 19 and the second-layer Cu wiring to be formed later. To do.
  • the SiOC film is deposited by the CVD method and the film thickness is about 460 nm.
  • the cap insulating film 24 formed on the interlayer insulating film 23 is an insulating film for protecting the interlayer insulating film 23 made of a SiOC film having the same mechanical strength as the lower cap insulating film 18, for example, It consists of an oxide silicon film with a thickness of about 50 nm deposited by CVD.
  • an antireflection film 25 is formed on the cap insulating film 24, and a photoresist film 26 is formed on the antireflection film 25.
  • the antireflection film 25 is formed in order to prevent exposure light reflected by the surface of the Cu wiring 19 from entering the photoresist film 26 and lowering the resolution when the photoresist film 26 is exposed.
  • the photoresist film 26 is exposed to light using a photomask (not shown) in which a via hole pattern is formed, and then developed to transfer the pattern in which the via hole forming region is opened.
  • the antireflection film 25, the cap insulating film 24, and the interlayer insulating film 23 are sequentially dry-etched using the photoresist film 26 as a mask, so that the upper part of the Cu wiring 19 is formed.
  • a via hole 27 is formed.
  • the via hole 27 is filled with a filling agent 28.
  • the burying agent 28 also has an insulating material force having almost the same composition as the antireflection film 25.
  • the burying agent 28 is spin-coated on the cap insulating film 24 including the inside of the via hole 27 and cured, and then the burying agent 28 outside the via hole 27 is removed by etch back.
  • the diameter of the via hole 27 that connects the Cu wiring 19 and the second-layer wiring to be formed later is relatively small. Therefore, when this etch back is performed, the surface of the filling material 28 filled in the via hole 27 becomes a substantially flat surface and is almost the same height as the surface of the cap insulating film 24.
  • an antireflection film 30 is formed on the cap insulating film 24, and a photoresist film 31 is formed on the antireflection film 30.
  • the photoresist film 31 is exposed to light using a photomask (not shown) in which a wiring groove pattern is formed, and then developed to transfer the pattern in which the wiring groove formation region is opened.
  • the antireflection film 30 and the cap insulating film 24 are sequentially dry-etched using the photoresist film 31 as a mask, and then the interlayer insulating film 23 is dry-etched halfway. Thus, the wiring trench 32 is formed.
  • the antireflection film 30 on the cap insulating film 24 is removed by dry etching.
  • the filling agent 28 filled in the via hole 27 and the underlying silicon nitride film 21 are also etched, and the surface of the Cu wiring 19 is exposed at the bottom of the via hole 27.
  • a second-layer Cu wiring 33 is formed inside the wiring trench 32 and the via hole 27.
  • a thin TiN film (barrier metal film) of about 50 nm is deposited on the cap insulating film 24 including the inside of the wiring trench 32 and the via hole 27 by a sputtering method.
  • the Cu film outside the wiring groove 32 and the barrier metal film are formed. Remove by mechanical mechanical polishing.
  • the silicon carbonitride film 34 also functions as a barrier film that prevents Cu ions from diffusing with the surface force of the Cu wiring 33.
  • the silicon carbonitride film 34 covering the surface of the Cu wiring 33 is the same as when silicon carbonitride is deposited on the first-layer Cu wiring 19 using the RF plasma CVD apparatus 50 shown in FIG. Further, it can be formed according to the deposition sequence shown in Table 2. Further, the barrier film formed on the Cu wiring 33 can be composed of a silicon nitride film instead of the silicon carbonitride film 34. In this case, the RF plasma CVD apparatus 50 shown in FIG. 6 is used to form the silicon nitride 21 on the first-layer Cu wiring 19 in accordance with the deposition sequence shown in Table 1 above. Can do.
  • the silicon carbonitride film 34 covering the surface of the Cu wiring 33 can also be formed according to the deposition sequence shown in the following Table 4 using the RF plasma CVD apparatus 50 shown in FIG.
  • step 5 The difference from the deposition sequence shown in Table 3 is step 5. That is, as shown in Table 3. In the deposition sequence, trimethylsilane is not supplied into the chamber 53 with the RF power supply 55 turned off, whereas in the deposition sequence shown in Table 4, trimethyl in the chamber 53 with the RF power supply 55 turned off. Supply silane. However, in this case, if the temperature of the substrate 1 is 350 ° C or higher, abnormal film formation occurs on the surface of the Cu wiring 19 due to thermal decomposition of trimethylsilane. Therefore, the temperature of the lower electrode 51 on which the substrate 1 is mounted is always less than 350 ° C., for example, 335 ° C., until the deposition of the silicon carbonitride film 34 is completed after the substrate 1 is carried into the chamber 53. Set to be.
  • FIG. 18 is a graph showing the results of examining the composition of the silicon carbonitride film 34 formed in accordance with Step 1 to Step 7 in Table 4 in the vicinity of the interface with the Cu wiring 33 by XPS analysis. From this graph, it was found that an extremely thin silicon nitride film having a film thickness of 5 nm or less and a maximum of 8 nm or less was formed at the interface between the silicon carbonitride film 34 and the Cu wiring 33.
  • the silicon carbonitride film 34 formed in accordance with Step 1 to Step 7 in Table 4 has a silicon nitride film formed at the interface with the Cu wiring 33, and therefore, compared with the silicon carbonitride film alone. Adhesion with Cu wiring 33 is improved.
  • the silicon nitride film has a higher barrier property for preventing the diffusion of Cu ions than the silicon carbonitride film, the TDDB characteristics of the Cu wiring 33 can be further improved compared to the silicon carbonitride film alone.
  • the silicon nitride film formed at the interface with the Cu wiring 33 is extremely thin compared to the silicon carbonitride film 34, The increase in the dielectric constant compared with the silicon carbonitride film alone is very slight.
  • the present invention is useful when applied to a semiconductor integrated circuit device in which a Cu wiring is formed using the damascene method.

Abstract

　ダマシン法を用いて形成したＣｕ配線１９上にＣｕの拡散を防止する窒化シリコン膜２１を形成する工程は、Ｃｕ配線１９が形成された基板１をプラズマＣＶＤ装置のチャンバ内に搬入し、基板１を所定の温度に加熱する工程と、（ｂ）チャンバ内にアンモニアを供給し、第１のＲＦパワーでアンモニアをプラズマ分解することによって、Ｃｕ配線１９の表面を還元処理する工程と、（ｃ）ＲＦパワーが印加された状態で、チャンバ内にアンモニアとモノシランとを含む原料ガスを供給し、第２のＲＦパワーでアンモニアとシラン系ガスとをプラズマ分解することによって、Ｃｕ配線１９上に窒化シリコン膜１９を形成する工程とを含んでいる。

Description

明 細 書
半導体集積回路装置およびその製造方法
技術分野
[0001] 本発明は、半導体集積回路装置およびその製造技術に関し、特に、ダマシン (Dam ascene)法を用いた Cu配線の形成に適用して有効な技術に関する。
背景技術
[0002] 近年、半導体集積回路装置の製造工程では、ダマシン (Damascene)法を用いた微 細配線形成方法が主流になりつつある。ダマシン法は、半導体基板上の層間絶縁 膜に配線溝を形成した後、この配線溝の内部を含む層間絶縁膜上に Cu (銅)膜を堆 積し、次に化学的機械研磨 (CMP : Chemical Mechanical Polishing)法を用いて配線 溝の外部の Cu膜を除去することにより、配線溝の内部に Cu配線を形成する方法で ある。
[0003] ダマシン法には、シングルダマシン (Single-Damascene)法とデュアルダマシン (Du - Damascene)法とがある。デュアルダマシン法は、層間絶縁膜に形成した配線溝の下 部に下層配線接続用のビアホールを形成し、配線溝とビアホールとに同時に Cu膜を 埋め込んで Cu配線を形成する方法である。一方、シングルダマシン法は、あらかじ めビアホーノレの内部にタングステンプラグを形成した後、配線溝の内部に Cu配線を 形成する方法である。
[0004] ところで、 Cuは、 A1 (アルミニウム）のような他の配線材料と比較して絶縁膜中に拡 散し易い特性がある。そこで、層間絶縁膜に形成した配線溝の内部にダマシン法を 用いて Cu配線を形成する場合は、あらカゝじめ TiN (窒化チタン)などのバリア膜を配 線溝の内部に形成してカゝら Cu膜を埋め込んでいる。
[0005] また、 Cu配線の表面力 周囲の絶縁膜に Cuイオンが拡散すると、 Cu配線の TDD B (Time Dependence on Dielectric Breakdown)特性が低下することが知られており、 これを防止するために、 Cu配線上に拡散ノリア膜を形成している。ここで、 Cu配線 の TDDB特性とは、絶縁破壊の時間的依存性を客観的に計る尺度であって、所定 の温度の測定条件下で Cu配線間に比較的高い電圧をカ卩え、この電圧印加から Cu 配線間の絶縁膜が絶縁破壊するまでの時間を印加電界に対してプロットしたグラフ を作成し、このグラフから実際の使用電界強度に外挿して求めた時間（寿命）をいう。 拡散バリア膜としては、 Cu配線との密着性や誘電率を考慮し、プラズマ CVD法で形 成した SiN (窒化シリコン)膜または SiCN (炭窒化シリコン)膜が使用されて!/、る。
[0006] Cu配線上に拡散ノリア膜を形成するには、まずダマシン法を用いて Cu配線を形 成した後、半導体基板の表面を酸およびアルカリで洗浄し、化学的機械研磨工程で 付着したスラリなどの異物を除去する。次に、プラズマ CVD装置を使って半導体基 板上に拡散ノリア膜を堆積する。拡散ノリア膜が窒化シリコン膜の場合、原料ガスは モノシラン (SiH )とアンモニアである。また、拡散ノ リア膜が炭窒化シリコン膜の場合
4
、原料ガスはトリメチルシラン (SiH(CH ) )またはテトラメチルシラン（Si(CH3) )とァ
3 3 4 ンモニァである。
[0007] J.Noguchi IEEEOOCH37059 38th Annual International Reliability Physics Symposiu m(2000) (非特許文献 1)は、 Cu配線上に窒化シリコン力もなる拡散ノリア膜を形成す る技術を開示している。この文献に記載された拡散バリア膜の形成方法は、 Cu配線 を形成した半導体ウェハをプラズマ CVD装置のチャンバに搬入し、まずアンモニア（ NH )プラズマ処理によって Cu配線の表面の酸ィ匕膜 (CuO膜)を除去する。続いて、
3
チャンバ内にモノシランとアンモニアを導入し、これらの原料をプラズマ分解すること によって窒化シリコン膜を堆積する。
[0008] T.Takewaki symposium on VLSI Tech. Digest of Technical Papers, pp.3l-32(199o (非特許文献 2)は、 Cu配線上に窒化シリコン力 なる拡散ノリア膜を形成する工程 に先立って、 Cu配線の表面にシリサイド層（CuSi )を形成する技術を開示している。 このシリサイド層は、 Cu配線の表面力も Cuが拡散するのを防ぐと共に、 Cu配線と拡 散ノリア膜 (窒化シリコン膜)との接着性を高めるために形成される。
[0009] 特開 2004— 296515号公報 (特許文献 1)は、 Cu配線上のノリア膜を炭窒化シリ コン膜と炭化シリコンとの積層膜で構成する技術を開示している。
[0010] 特開 2000— 150517号公報（特許文献 2)は、 Cu配線の表面をモノシランでシリサ イド化した後、その上部に窒化シリコン膜を形成する技術を開示している。
[0011] 特開 2001— 176878号公報（特許文献 3)は、モノシランによって Cu配線の表面 に Cuシリサイドの突起が生じるのを防ぐため、モノシランの流量を少なくして窒化シリ コン膜を形成する技術を開示して 、る。
[0012] 特開 2000— 260767号公報 (特許文献 4)は、異なるガスを用いて窒化シリコン膜 を 2回に分けて形成することにより、窒化シリコン膜中のダングリングボンドの発生を抑 制する技術を開示して 、る。
[0013] 特開平 7— 300680号公報 (特許文献 5)は、ステップカバレージに優れた窒化シリ コン膜を形成するために、間欠的にプラズマを発生させて窒化シリコン膜を形成する 技術を開示している。
[0014] 特開平 5— 129285号公報（特許文献 6)は、モノシランとアンモニアを含むガスを 用いて窒化シリコン膜を形成した後、モノシランの供給を絶って窒化シリコン膜の成 長を継続する技術を開示して 、る。
[0015] 特開 2002— 9150号公報 (特許文献 7)は、 Cu配線の表面を還元処理した後、低 温で窒化シリコン膜を形成し、続 ヽて高温で窒化シリコン膜を形成する技術を開示し ている。
[0016] 特開 2001— 77192号公報（特許文献 8)は、モノシランに対するアンモニアの流量 比を大きくして窒化シリコン膜を堆積することにより、窒化シリコン膜中の窒素含有量 を増加させて誘電率を下げる技術を開示して 、る。
[0017] 特開 2004— 241464号公報 (特許文献 9)は、 Cu配線に近い側で炭素濃度が低 Vヽ炭窒化シリコン膜からなるバリア膜を形成する技術を開示して!/、る。
非特許文献 l :J.Noguchi IEEEOOCH37059 38thAnnual International Reliability Phy sics Symposium(2000)
非特許文献 2 : T.Takewaki Symposium on VLSI Tech. Digest of Technical Papers, pp .31-32(1995)
特許文献 1 :特開 2004— 296515号公報（[0046ト [0050]、図 6、 [0084ト [00 90]、図 23)
特許文献 2 :特開 2000— 150517号公報（[0022ト [0024]、図 4、 [0038]、図 8) 特許文献 3：特開 2001— 176878号公報 ( [0020]〜 [0027]、 [0040]〜 [0047] ) 特許文献 4：欄 2000 - 260767号公報 ( [0027]〜 [0031] ) 特許文献 5：特開平 7— 300680号公報（ [0009]〜 [0011]、 [0021] ) 特許文献 6：特開平 5— 129285号公報（ [0007]〜 [0013] )
特許文献 7 :特開 2002— 9150号公報（[0009ト [0013]、 [0027]、 [0028]) 特許文献 8 :特開 2001— 77192号公報（[0005ト [0008]、 [0014]、 [0015]) 特許文献 9：特開 2004— 241464号公報 ( [0036]〜 [0038]、図 2)
発明の開示
発明が解決しょうとする課題
[0018] 本発明者は、プラズマ CVD装置を用いて Cu配線上に窒化シリコン力 なる拡散バ リア膜を形成する方法を検討し、次のような問題を見いだした。本発明者が検討した 窒化シリコン膜の形成方法は、次の通りである。
[0019] まず、ダマシン法を用いて Cu配線を形成した半導体ウェハを CVD装置のチャンバ 内に設けられたステージ上に搭載し、ステージの温度を約 400°C程度に設定する (ス テツプ 1)。次に、アンモニアをチャンバ内に供給して予備加熱を行う（ステップ 2)。次 に、 RF (13. 56MHz)パワーをオンにしてアンモニアをプラズマ分解し、 Cu配線の 表面に形成された酸化膜 (CuO膜)を還元、除去する (ステップ 3)。次に、 RFパワー をオフにしてチャンバ内にモノシランを導入する（ステップ 4)。次に、再び RFパワー をオンにしてモノシランとアンモニアをプラズマ分解し、 Cu配線上に窒化シリコン膜を 堆積する (ステップ 5)。次に、モノシランとアンモニアの供給を停止し、チャンバ内の 未反応ガスを排気すると共に、半導体ウェハをチャンバから取り出す (ステップ 6)。以 下、上記ステップ 1〜ステップ 6を繰り返すことによって、複数枚の半導体ウェハ上に 順次窒化シリコン膜を堆積する。
[0020] ところが、上記した方法で Cu配線上に堆積した拡散バリア膜の成分を分析したとこ ろ、純度の高い窒化シリコン膜ではなぐ酸ィ匕シリコン、窒化シリコン、シリコンなどが 混在した異常成膜であることが判明した。そこで、このような異常成膜が発生する原 因を調べたところ、上記ステップ 4でチャンバ内にモノシランとアンモニアを導入した 際、 Cuの触媒作用によって、 Cu配線の表面近傍でモノシランが熱分解し、その分解 生成物が Cu配線の表面に堆積するためであることが明ら力となった。
[0021] Cu配線の表面に形成されたこのような異常成膜は、純度の高い窒化シリコン膜とは 異なり、 Cuイオンの拡散を防ぐ機能が乏しいことから、 Cu配線の TDDB特性の低下 を引き起こす原因となる。従って、 Cu配線の TDDB特性を向上させるためには、上 記のような異常成膜の発生を防止する対策が必要となる。
[0022] 本発明の目的は、プラズマ CVD法を用いて Cu配線上に良好な拡散ノリア膜を形 成する技術を提供することにある。
[0023] 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添 付図面から明らかになるであろう。
課題を解決するための手段
[0024] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
[0025] 本発明は、半導体基板上にダマシン法を用いて Cu配線を形成した後、前記 Cu配 線上に Cuの拡散を防止するバリア膜を形成する半導体集積回路装置の製造方法で あって、 (a)前記 Cu配線が形成された前記半導体基板をプラズマ CVD装置のチヤ ンバ内に搬入し、前記半導体基板を所定の温度に加熱する工程と、（b)前記チャン バ内にアンモニアを供給し、第 1の RFパワーで前記アンモニアをプラズマ分解するこ とによって、前記 Cu配線の表面を還元処理する工程と、（c)前記 RFパワーが印加さ れた状態で、前記チャンバ内にアンモニアとシラン系ガスとを含む原料ガスを供給し 、第 2の RFパワーで前記アンモニアと前記シラン系ガスとをプラズマ分解することによ つて、前記 Cu配線上に前記ノリア膜を形成する工程とを含むものである。
[0026] 上記した手段によれば、工程 (c)において、プラズマ CVD装置のチャンバ内にシラ ン系ガスとアンモニアを導入した際、 Cu配線の表面近傍におけるシラン系ガスの熱 分解が抑制され、 RFパワーによって良好にプラズマ分解されるので、 Cu配線の表面 に異常成膜が発生する不具合を抑制することができる。
発明の効果
[0027] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
[0028] Cu配線上に拡散バリア膜を形成する際、異常成膜の発生を抑制できるので、 Cu 配線の表面カゝら Cuイオンが拡散する不具合を抑制し、 Cu配線の TDDB特性を向上 させることがでさる。
図面の簡単な説明
[図 1]本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体 基板の要部断面図である。
[図 2]図 1に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図 である。
[図 3]図 2に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図 である。
圆 4]図 3に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図 である。
[図 5]図 4に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図 である。
[図 6]窒化シリコン膜の堆積に用いる枚葉式 RFプラズマ CVD装置の主要部を示す 概略図である。
[図 7]窒化シリコン膜の堆積に用いる枚葉式 RFプラズマ CVD装置の別例を示す主 要部概略図である。
[図 8] (a)、 (b)は、炭窒化シリコン膜の組成を XPS分析法によって調べた結果を示す グラフである。
[図 9]図 5に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図 である。
[図 10]図 9に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図 である。
[図 11]図 10に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面 図である。
[図 12]図 11に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面 図である。
[図 13]図 12に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面 図である。 [図 14]図 13に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面 図である。
[図 15]図 14に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面 図である。
[図 16]図 15に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面 図である。
[図 17]図 16に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面 図である。
[図 18]炭窒化シリコン膜の組成を XPS分析法によって調べた結果を示すグラフであ る。
発明を実施するための最良の形態
[0030] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態 を説明するための全図において、同一の部材には原則として同一の符号を付し、そ の繰り返しの説明は省略する。
[0031] 本実施の形態による半導体集積回路装置の製造方法を図 1〜図 18を用いて工程 順に説明する。
[0032] まず、図 1に示すように、例えば、単結晶シリコン力 なる半導体基板 (以下、単に 基板という） 1の主面に nチャネル型 MISFET(Qn)および pチャネル型 MISFET(Q P)を形成する。なお、図中の符号 2は素子分離溝、符号 4は p型ゥエル、符号 5は n型 ゥエルをそれぞれ示して 、る。
[0033] 素子分離溝 2は、基板 1をエッチングして形成した溝の内部に絶縁膜として、例え ば、酸ィ匕シリコン膜 3を埋め込んで形成する。 p型ゥエル 4および n型ゥエル 5は、基板 1に p型不純物（ホウ素）および n型不純物（リン)をイオン注入し、続ヽて基板 1を熱処 理してこれらの不純物を基板 1中に拡散させることによって形成する。
[0034] nチャネル型 MISFET(Qn)は、 p型ゥエル 4の表面に形成された酸化シリコン膜ま たは酸窒化シリコン膜からなるゲート絶縁膜 6、ゲート絶縁膜 6の上部に形成された多 結晶シリコン膜などカゝらなるゲート電極 7、ゲート電極 7の側壁に形成された酸ィ匕シリ コン膜などからなるサイドウォールスぺーサ 8、ゲート電極 7の両側の p型ゥエル 4に形 成された一対の n型半導体領域 (ソース、ドレイン） 11などによって構成される。 pチヤ ネル型 MISFET(Qp)は、ゲート絶縁膜 6、ゲート電極 7、サイドウォールスぺーサ 8、 ゲート電極 7の両側の n型ゥエル 5に形成された一対の p型半導体領域 (ソース、ドレ イン） 12などによって構成される。 nチャネル型 MISFET(Qn)のゲート電極 7を構成 する多結晶シリコン膜中には n型不純物（リン）が導入され、 pチャネル型 MISFET( Qp)のゲート電極 7を構成する多結晶シリコン膜中には p型不純物（ホウ素）が導入さ れる。また、 nチャネル型 MISFET(Qn)のゲート電極 7と n型半導体領域（ソース、ド レイン） 11のそれぞれの表面、および pチャネル型 MISFET(Qp)のゲート電極 7と p 型半導体領域 (ソース、ドレイン） 12のそれぞれの表面には、ゲート電極 7およびソー ス、ドレインの低抵抗化を目的として Co (コバルト)シリサイド膜 9が形成される。
[0035] 次に、図 2に示すように、基板 1上に CVD法で窒化シリコン膜 13と酸ィ匕シリコン膜 1 4とを堆積した後、酸化シリコン膜 14の表面を化学的機械研磨法で平坦化する。続 いて、 nチャネル型 MISFET(Qn)の n型半導体領域（ソース、ドレイン） 11および pチ ャネル型 MISFET(Qp)の p型半導体領域（ソース、ドレイン） 12のそれぞれの上部 の酸ィ匕シリコン膜 14をエッチングし、続いてその下層の窒化シリコン膜 13をエツチン グしてコンタクトホール 15を形成する。次に、コンタクトホール 15の内部にプラグ 16を 形成する。プラグ 16は、例えば TiN膜と W (タングステン)膜との積層膜で構成する。 ここで、 TiN膜は W膜のノリアメタル膜として機能する。ノリアメタル膜は、窒化チタン 膜と Ti (チタン)膜との積層膜で構成してもよ!、。
[0036] 次に、図 3に示すように、酸ィ匕シリコン膜 14の上部に CVD法で膜厚 200nm程度の SiOC膜 17と膜厚 50nm程度の酸ィ匕シリコン膜からなるキャップ絶縁膜 18とを堆積し た後、フォトレジスト膜をマスクにしてキャップ絶縁膜 18および SiOC膜 17をドライエツ チングすることにより、配線溝 20を形成する。 SiOC膜 17は、配線間容量を低減する ための低誘電率絶縁膜であり、その比誘電率は 2. 7程度である。 SiOC膜 17の上部 に形成するキャップ絶縁膜 18は、機械的強度が低い SiOC膜 17が化学的機械研磨 によって劣化するのを防ぐ保護膜として機能する。
[0037] 次に、図 4に示すように、ダマシン法を用いて配線溝 20の内部に第 1層目の Cu配 線 19を形成する。 Cu配線 19は、ノリアメタル膜と Cu膜との積層膜からなる。 Cu配線 19を形成するには、まず、配線溝 20の内部とキャップ絶縁膜 18上に膜厚 50nm程 度の TiN膜、または TiN膜と Ti膜との積層膜からなるノ リアメタル膜をスパッタリング 法で堆積し、続ヽて配線溝 20の内部を完全に埋め込む厚!ヽ（800ηπ！〜 600nm程 度) Cu膜をスパッタリング法またはメツキ法で堆積する。ノリアメタル膜は、 Cu膜が周 囲の絶縁膜中に拡散するのを防ぐと共に、 Cu膜と SiOC膜 17と接着性を向上させる ために形成する。ノリアメタル膜としては、 TiN膜の他、 WN (窒化タングステン)膜や TaN (窒化タンタル)膜のような窒化金属膜またはこれらに Siを添加した合金膜、また Ta膜、 Ti膜、 W膜、 TiW膜のような高融点金属膜、もしくはこれら高融点金属膜の積 層膜など、 Cuと反応し難い各種導電膜を使用することができる。次に、配線溝 20の 外部の Cu膜とバリアメタル膜とをィ匕学的機械研磨法で除去することにより、配線溝 2 0の内部に残ったノリアメタル膜と Cu膜との積層膜からなる Cu配線 19が形成される 。なお、 Cu膜は、単体の Cu膜の他、 Cuを主成分として含む Cu合金膜で構成しても よい。
[0038] 次に、基板 1を洗浄処理部に搬送し、上記化学的機械研磨処理によって基板 1の 表面に付着したスラリなどの異物を除去するための洗浄を行う。この洗浄工程は、ァ ルカリ洗浄処理とその後の酸洗浄処理とからなる。アルカリ洗浄処理では、基板 1の 表面に付着した酸化剤を含む酸性のスラリを中和するために弱アルカリ薬液を供給 しながら基板 1の表面を洗浄する。アルカリ洗浄処理後の酸洗浄処理は、残留金属 の除去、絶縁膜の表面のダングリングボンドの低減および絶縁膜の表面の凹凸の除 去などを目的とするもので、有機酸を含む水溶液を供給しながら基板 1の表面を洗浄 する。また、洗浄工程に先だって、ベンゾトリアゾール (BTA)のような防蝕剤を含ん だ薬液を基板 1の表面に供給し、 Cu配線 19の表面に疎水性の保護膜を形成する防 食処理を行ってもよい。
[0039] 次に、図 5に示すように、基板 1上に膜厚 50ηπ！〜 75nm程度の窒化シリコン膜 21 を堆積することによって、 Cu配線 19の表面を窒化シリコン膜 21で被覆する。窒化シ リコン膜 21は、 Cu配線 19の表面力も Cuイオンが拡散するのを防止するバリア膜とし て機能する。窒化シリコン膜 21の堆積は、 Cu配線 19の表面の再酸化、腐蝕を最小 限に止めるために、上記洗浄工程が完了した後、できるだけ速やかに行うことが望ま しい。
[0040] 図 6は、窒化シリコン膜 21の堆積に用いる枚葉式 RFプラズマ CVD装置の主要部 を示す概略図である。 RFプラズマ CVD装置 50の主要部は、ウェハ状態の基板 1を 水平に搭載する下部電極 51と、この下部電極 51に対向して配置された上部電極 52 とが設置されたチャンバ 53を備えている。チャンバ 53の内部は、減圧ポンプ 54によ つて所望の真空度に維持される。
[0041] 下部電極 51は、ウェハステージを兼ねており、その上面に搭載された基板 1は、下 部電極 51に内蔵された抵抗加熱式のヒータによって、所望の温度に加熱される。そ して、 RF電源 55を通じて下咅電極 51と上咅電極 52とに 13. 56MHzの RFパワー が印加されると、基板 1の上方にプラズマが形成される。下部電極 51は、図示しない 駆動機構によって上下動され、下部電極 51上の基板 1とプラズマとの距離が調整さ れる。
[0042] チャンバ 53には、アンモニア供給源 56、モノシラン供給源 57およびキャリアガス供 給源 58がそれぞれ配管 59を介して接続されている。これらの配管 59の途中には、 配管 59の開放 Z遮断を制御するバルブ 60と、チャンバ 53内に供給するガスの流量 を調節するマスフローコントローラ 61とが設けられている。
[0043] 上記 RFプラズマ C VD装置 50を用 、て基板 1上に窒化シリコン膜 21を堆積するェ 程を図 6および表 1の堆積シーケンスを用いて説明する。なお、表 1中に記載した各 数値は、好ましい数値の一例を示したものであって、これらの数値に限定されることを 意味するものではない。
[0044] [表 1]
表 1
Figure imgf000013_0001
まず、前記図 4の工程 (Cu配線 19の形成および洗浄）が完了した基板 1をチャンバ 53内に搬入して下部電極 51上に搭載する。このとき、チャンバ 53内の圧力は、実質 的に Otorrである。下部電極 51の温度は、基板 1をチャンバ 53内に搬入してカも窒 化シリコン膜 21の堆積が完了するまでの間、常に 400°Cとなるように設定する (ステツ プ 1)。
[0045] 次に、アンモニアをキャリアガス（窒素）と共にチャンバ 53内に供給し、約 30秒間予 備加熱を行う。チャンバ 53内に供給するアンモニアの流量は 160sccm、このときの チャンバ内圧力は 4. 2torrである（ステップ 2)。
[0046] 次に、 RF電源 55をオンにしてパワーを 240Wに設定し、下部電極 51の上面近傍 においてアンモニアをプラズマ分解する。これにより、アンモニアがプラズマ分解され て生成した水素イオンなどの還元性物質によって、 Cu配線 19の表面が還元処理さ れる。還元処理の時間は、 10秒程度である。この還元処理を行うと、洗浄工程で除 去できなカゝつた基板 1の表面の異物、洗浄工程で基板 1の表面に付着した有機物残 渣、洗浄が完了してカゝら基板 1をチャンバ 53内に搬入するまでの間に Cu配線 19の 表面に生じた自然酸ィ匕膜 (CuO膜)などが除去されるので、 Cu配線 19の表面が清 浄化される (ステップ 3)。
[0047] 次に、 RFパワーを 240Wから 850Wに上昇させながら、モノシランとアンモニアをキ ャリアガス（窒素）と共にチャンバ 53内に供給する。チャンバ 53内に供給するモノシラ ンの流量は 460sccm、アンモニアの流量は 160sccm、このときのチャンバ内圧力は 4. 2torrである。これにより、下部電極 51の上面近傍においてモノシランとアンモ- ァがプラズマ分解され、 Cu配線 19の表面を含む基板 1上に窒化シリコン膜 21が堆 積する。窒化シリコン膜 21の堆積時間は約 11秒、膜厚は 50ηπ！〜 75nmである (ステ ップ 4)。
[0048] 上記ステップ 4にお!/、て、モノシランは、 RFパワーを 240Wから 850Wに上昇させる と同時に、またはあら力じめ 850Wに上昇させた後にチャンバ 53内に供給する。また 、 RFパワーを 240Wから 850Wに上昇させる際には、連続的に上昇させるようにし、 途中で RFパワーを 0にしたり、必要以上に下げたりしてはならない。
[0049] モノシランをチャンバ 53内に供給し始めて力 窒化シリコン膜 21の堆積が完了する までの間に、 RFパワーが 0になったり、 RFパワーが不足したりすると、基板 1の上面 近傍においてモノシランのプラズマ分解が充分に行われなくなる。また、モノシランを チャンバ 53内に供給し始めてから、 RFパワーを 850Wに上昇させた場合も、モノシ ランのプラズマ分解が充分に行われなくなるおそれがある。モノシランのプラズマ分 解が充分に行われない場合は、モノシランの一部が Cu配線 19の表面近傍で熱分解 し、その分解生成物が Cu配線 19の表面に堆積して異常成膜が発生する。
[0050] これに対し、モノシランをプラズマ分解するに足るだけのエネルギーを持った RFパ ヮ一が印加された状態でモノシランをチャンバ 53内に供給した場合には、モノシラン 力 SCu配線 19の表面近傍で熱分解することなくプラズマ分解する。従って、この場合 は、 Cu配線 19の表面における異常成膜の発生が抑制されるので、還元処理によつ て清浄ィ匕された Cu配線 19の表面に高純度の窒化シリコン膜 21を堆積することがで きる。
[0051] 次に、 RF電源 55をオフにすると共に、モノシランとアンモニアの供給を停止する。
続いて、チャンバ内の未反応ガスを減圧ポンプ 54で排気した後、基板 1をチャンバ 5 3から取り出す (ステップ 5)。
[0052] このように、上記したステップ 1〜ステップ 5に従って窒化シリコン膜 21を堆積するこ とにより、 Cu配線 19の表面に異常成膜が発生することなぐ高純度の窒化シリコン膜 21を堆積することができるので、 Cu配線 19の表面力も Cuイオンが拡散する不具合 を抑制し、 Cu配線 19の TDDB特性を向上させることができる。
[0053] なお、実際の製造工程では、上記ステップ 1〜ステップ 5を繰り返すことによって、複 数枚の基板 1上に順次窒化シリコン膜 21を堆積する。従って、 RFプラズマ CVD装置 50の配管 59の内部、特にマスフローコントローラ 61からバルブ 62までの間の配管 5 9内には、ステップ 5が完了した時点で原料ガスが残留している。（ステップ 5において チャンバ 53を真空引きする際、通常ファイナルバルブ 64を開にするため、配管 63の 残留ガスは除去される。よって、マスフローコントローラー 61とその直下のバルブ 62と の間の配管 59に原料ガスが残留する。 )
そのため、次の基板 1をチャンバ 53内に搬入し、ステップ 4でモノシランをチャンバ 5 3内に供給する際、配管 59の内部の残留モノシランもチャンバ 53内に流入すること がある。この場合は、あら力じめ設定した流量よりも過剰のモノシランがチャンバ 53内 に供給されるので、その一部がプラズマ分解するよりも先に Cu配線 19の表面近傍で 熱分解し、異常成膜を引き起こすことがある。
[0054] このような不具合を防止するためには、配管 59の内部の残留モノシランがステップ 4でチャンバ 53内に流入しないよう、装置構造を改善することが望ましい。例えば図 7 に示すように、モノシラン供給源 57に接続された配管 59の途中に別の配管 65を接 続し、ステップ 4でモノシランをチャンバ 53内に供給する際、あら力じめマスフローコ ントローラ 61とバルブ 62との間の配管 59内に残留したモノシランを配管 65を通じて 外部に排気してもよい。また、例えばモノシラン供給源 57に接続された配管 59の途 中に複数のマスフローコントローラ 61を接続し、これら複数のマスフローコントローラ 6 1を通過するモノシランの流量を調節することにより、ステップ 4でモノシランをチャン バ 53内に供給する際、あらかじめマスフローコントローラ 61とチャンバ 53バルブ 62と の間の配管 59内に残留したモノシランの圧力をチャンバ 53内の圧力に近づけるよう にしてもよい。
[0055] Cu配線 19上に形成するノ リア膜は、上記窒化シリコン膜 21に代えて炭窒化シリコ ン (SiCN)膜で構成することもできる。炭窒化シリコン膜は、窒化シリコン膜に比べて Cu配線との密着性が低い反面、窒化シリコン膜に比べて誘電率が低いので、配線 間容量の低減に有効である。 Cu配線 19上の炭窒化シリコン膜は、原料ガスの種類 や流量、基板 1の加熱温度などが異なる他は、前述した窒化シリコン膜 21の形成方 法に準じて形成することができる。
[0056] 前記図 6に示す RFプラズマ CVD装置 50を用いて Cu配線 19上に炭窒化シリコン を堆積する工程を表 2の堆積シーケンスを用いて説明する。なお、表 2中に記載した 各数値は、好ましい数値の一例を示したものであって、これらの数値に限定されるこ とを意味するものではない。
[0057] [表 2] 表 2
Figure imgf000017_0001
まず、 Cu配線 19の形成および洗浄が完了した基板 1をチャンバ 53内に搬入して 下部電極 51上に搭載する。このとき、チャンバ 53内の圧力は実質的に Otorrである。 下部電極 51の温度は、基板 1をチャンバ 53内に搬入してカゝら炭窒化シリコン膜の堆 積が完了するまでの間、常に 350°Cとなるように設定する (ステップ 1)。
[0058] 次に、アンモニアをキャリアガス（ヘリウム）と共にチャンバ 53内に供給し、約 30秒間 予備加熱を行う。チャンバ 53内に供給するアンモニアの流量は 330sccm、このとき のチャンバ内圧力は 3. Otorrである（ステップ 2)。
[0059] 次に、 RF電源 55をオンにしてパワーを 240Wに設定し、下部電極 51の上面近傍 でアンモニアをプラズマ分解することによって、 Cu配線 19の表面を約 10秒間還元処 理する (ステップ 3)。
[0060] 次に、 RFパワーを 240Wから 500Wに上昇させながら、トリメチルシラン（SiH(CH
3
) )とアンモニアをキャリアガス (ヘリウム）と共にチャンバ 53内に供給する。チャンバ 5
3
3内に供給するトリメチルシランの流量は 175sccm、アンモニアの流量は 330sccm、 このときのチャンバ内圧力は 3. Otorrである。これにより、下部電極 51の上面近傍に おいてトリメチルシランとアンモニアがプラズマ分解され、 Cu配線 19の表面を含む基 板 1上に炭窒化シリコン膜が堆積する。炭窒化シリコンの堆積時間は約 30秒、膜厚 は 50nm〜75nmである（ステップ 4)。
[0061] 窒化シリコン膜 21を堆積する場合と同様、上記ステップ 4において、トリメチルシラン は、 RFパワーを上昇させると同時に、またはあら力じめ上昇させた後にチャンバ 53 内に供給する。また、 RFパワーを上昇させる際には、連続的に上昇させるようにし、 途中で RFパワーを 0にしたり、必要以上に下げたりしてはならない。
[0062] 次に、 RF電源 55をオフにすると共に、トリメチルシランとアンモニアの供給を停止 する。続いて、チャンバ内の未反応ガスを減圧ポンプ 54で排気した後、基板 1をチヤ ンバ 53から取り出す (ステップ 5)。
[0063] 上記したステップ 1〜ステップ 5に従って炭窒化シリコン膜を堆積することにより、 Cu 配線 19の表面に異常成膜が発生することなぐ高純度の炭窒化シリコン膜を堆積す ることができるので、 Cu配線 19の表面力も Cuイオンが拡散する不具合を抑制し、 Cu 配線 19の TDDB特性を向上させることができる。また、炭窒化シリコン膜の堆積に用 いる原料ガスとして、上記トリメチルシランとアンモニアの混合ガスに代え、テトラメチ ルシラン（Si(CH3) )とアンモニアの混合ガスを用いることもできる。この場合も、ステ
4
ップ 4でチャンバ 53内に原料ガスを供給する際には、テトラメチルシランをプラズマ分 解するのに充分な RFパワーが印加されると同時に、または印加された後に原料ガス を供給する。これにより、 Cu配線 19の表面に異常成膜が発生することなぐ高純度の 炭窒化シリコン膜を堆積することができるので、 Cu配線 19の TDDB特性を向上させ ることがでさる。
[0064] Cu配線 19上の炭窒化シリコンは、表 3の堆積シーケンスに従って形成することもで きる。
[0065] [表 3]
Figure imgf000020_0001
まず、 Cu配線 19の形成および洗浄が完了した基板 1をチャンバ 53内に搬入して 下部電極 51上に搭載する。このとき、チャンバ 53内の圧力は実質的に Otorrである。 下部電極 51の温度は、基板 1をチャンバ 53内に搬入してカゝら炭窒化シリコン膜の堆 積が完了するまでの間、常に 350°Cとなるように設定する (ステップ 1)。
[0066] 次に、アンモニアをキャリアガス（窒素）と共にチャンバ 53内に供給し、約 30秒間予 備加熱を行う。チャンバ 53内に供給するアンモニアの流量は 160sccm、このときの チャンバ内圧力は 4. 2torrである（ステップ 2)。
[0067] 次に、 RF電源 55をオンにしてパワーを 240Wに設定し、下部電極 51の上面近傍 でアンモニアをプラズマ分解することによって、 Cu配線 19の表面を約 10秒間還元処 理する（ステップ 3)。ここまでは、アンモニアのキャリアガスがヘリウムから窒素に代わ つた他は、表 3の堆積シーケンスとほぼ同じである。
[0068] 次に、 RF電源 55をオフにしてチャンバ 53内のガスを排気する（ステップ 4)。これは 、後のステップ 5でチャンバ 53内に供給するアンモニアのキャリアガスとステップ 6で チャンバ 53内に供給するアンモニアのトリメチルシランのキャリアガスがヘリウムであ るため、ガス流量と圧力を調整する必要があるためである。
[0069] 次に、 RF電源 55をオフにしたまま、アンモニアをキャリアガス（ヘリウム）と共にチヤ ンバ 53内に供給する。チャンバ 53内に供給するアンモニアの流量は 330sccm、こ のときのチャンバ内圧力は 3. Otorrである。（ステップ 5)。
[0070] 次に、 RF電源 55をオンにして RFパワーを 500Wに設定すると同時に、トリメチルシ ランをキャリアガス (ヘリウム）と共にチャンバ 53内に供給する。チャンバ 53内に供給 するトリメチルシランの流量は 170sccm、このときのチャンバ内圧力は 3. Otorrであ る。これにより、下部電極 51の上面近傍においてトリメチルシランとアンモニアがプラ ズマ分解され、 Cu配線 19の表面を含む基板 1上に炭窒化シリコン膜が堆積する。炭 窒化シリコンの堆積時間は約 30秒、膜厚は 50nm〜75nmである（ステップ 6)。
[0071] 次に、 RF電源 55をオフにすると共に、トリメチルシランとアンモニアの供給を停止 する。続いて、チャンバ内の未反応ガスを減圧ポンプ 54で排気した後、基板 1をチヤ ンバ 53から取り出す (ステップ 7)。
[0072] 上記したステップ 1〜ステップ 7に従って炭窒化シリコン膜を堆積する場合も、 RF電 源 55がオフのときにはチャンバ 53内にトリメチルシランを供給せず、 RF電源 55がォ ンになってからトリメチルシランを供給することにより、 Cu配線 19の表面に異常成膜 が発生することなぐ高純度の炭窒化シリコン膜を堆積することができる。また、ステツ プ 6でまず RFパワーを 500Wに設定し、その後、トリメチルシランをチャンバ 53内に 供給してもよぐこの場合も同様の効果を得ることができる。
[0073] 図 8は、トリメチルシランとアンモニアの混合ガスを用い、表 2のステップ 1〜ステップ 5に従って形成した炭窒化シリコン膜の組成を XPS分析 (X-ray photoelectron spectr oscopy analysis)法によって調べた結果を示すグラフであり、（a)は Cu配線 19との界 面近傍における組成、 (b)は Cu配線 19との界面カゝら離間した領域における組成をそ れぞれ示している。グラフから明らかなように、 Cu配線 19との界面近傍における組成 は、シリコン (Si)—炭素（C)結合が 59%、シリコン (Si)—窒素 (N)結合が 41%であ り、極めて純度の高い炭窒化シリコン膜であった。これに対し、 Cu配線 19との界面か ら離間した領域における組成は、シリコン—炭素結合が 44%、シリコン—窒素結合が 52%、 SiO力 3%であり、 Cu配線 19との界面近傍に比べてシリコン 窒素結合の
2
割合が高いという特徴が見られた。
[0074] 次に、図 9に示すように、 Cu配線 19の上層に層間絶縁膜 23およびキャップ絶縁膜 24を順次堆積する。層間絶縁膜 23は、 Cu配線 19と後の工程で形成する第 2層目 の Cu配線との間に形成される容量を低減するために、誘電率の低い絶縁膜、例え ば SiOC膜で構成する。 SiOC膜は CVD法で堆積し、その膜厚は 460nm程度とする 。また、層間絶縁膜 23の上部に形成するキャップ絶縁膜 24は、下層のキャップ絶縁 膜 18と同じぐ機械的強度が低い SiOC膜からなる層間絶縁膜 23を保護するための 絶縁膜であり、例えば CVD法で堆積した膜厚 50nm程度の酸ィ匕シリコン膜で構成す る。
[0075] 次に、図 10に示すように、キャップ絶縁膜 24上に反射防止膜 25を形成し、反射防 止膜 25上にフォトレジスト膜 26を形成する。反射防止膜 25は、フォトレジスト膜 26を 露光する際、 Cu配線 19の表面で反射した露光光がフォトレジスト膜 26に入射して解 像度を低下させるのを防ぐために形成する。フォトレジスト膜 26は、ビアホールパター ンが形成されたフォトマスク（図示せず)を使って露光を行 、、 、て現像を行うこと により、ビアホール形成領域が開口されたパターンを転写する。 [0076] 次に、図 11に示すように、フォトレジスト膜 26をマスクにして反射防止膜 25、キヤッ プ絶縁膜 24および層間絶縁膜 23を順次ドライエッチングすることにより、 Cu配線 19 の上部にビアホール 27を形成する。
[0077] 次に、フォトレジスト膜 26と反射防止膜 25とを除去した後、図 12に示すように、ビア ホール 27の内部に埋め込み剤 28を充填する。埋め込み剤 28は、反射防止膜 25と ほぼ同一組成の絶縁材料力もなる。埋め込み剤 28を充填するには、ビアホール 27 の内部を含むキャップ絶縁膜 24上に埋め込み剤 28をスピン塗布して硬化させた後、 ビアホール 27の外部の埋め込み剤 28をエッチバックにより除去する。 Cu配線 19と 後に形成する第 2層配線とを接続するビアホール 27の径は、比較的小さい。そのた め、このエッチバックを行うと、ビアホール 27に充填された埋め込み剤 28の表面は、 ほぼ平坦な面となり、かつキャップ絶縁膜 24の表面とほぼ同じ高さになる。
[0078] 次に、図 13に示すように、キャップ絶縁膜 24上に反射防止膜 30を形成し、反射防 止膜 30上にフォトレジスト膜 31を形成する。フォトレジスト膜 31は、配線溝パターンが 形成されたフォトマスク（図示せず)を使って露光を行い、続いて現像を行うことにより 、配線溝形成領域が開口されたパターンを転写する。
[0079] 次に、図 14に示すように、フォトレジスト膜 31をマスクにして反射防止膜 30および キャップ絶縁膜 24を順次ドライエッチングし、続いて層間絶縁膜 23をその途中までド ライエッチングすることにより、配線溝 32を形成する。
[0080] 次に、フォトレジスト膜 31を除去した後、図 15に示すように、キャップ絶縁膜 24上の 反射防止膜 30をドライエッチングで除去する。このとき、ビアホール 27に充填された 埋め込み剤 28とその下層の窒化シリコン膜 21もエッチングし、ビアホール 27の底部 に Cu配線 19の表面を露出させる。
[0081] 次に、図 16に示すように、配線溝 32およびビアホール 27の内部に第 2層目の Cu 配線 33を形成する。 Cu配線 33を形成するには、まず、配線溝 32およびビアホール 27の内部を含むキャップ絶縁膜 24上に 50nm程度の薄い TiN膜 (バリアメタル膜)を スパッタリング法で堆積する。続いて、この TiN膜上に配線溝 32およびビアホール 27 の内部を完全に埋め込む厚 、Cu膜をスパッタリング法またはメツキ法で堆積した後、 配線溝 32の外部の Cu膜とバリアメタル膜とをィ匕学的機械研磨法によって除去する。 [0082] 次に、基板 1を洗浄処理部に搬送し、上記化学的機械研磨処理によって基板 1の 表面に付着したスラリなどの異物を除去するための洗浄を行った後、図 17に示すよう に、基板 1上に膜厚 50ηπ！〜 75nm程度の炭窒化シリコン膜 34を堆積することによつ て、 Cu配線 33の表面を炭窒化シリコン膜 34で被覆する。炭窒化シリコン膜 34は、 C u配線 33の表面力も Cuイオンが拡散するのを防止するバリア膜として機能する。
[0083] Cu配線 33の表面を覆う炭窒化シリコン膜 34は、前記図 6に示す RFプラズマ CVD 装置 50を用いて第 1層目の Cu配線 19上に炭窒化シリコンを堆積する場合と同じよう に、前記表 2の堆積シーケンスに従って形成することができる。また、 Cu配線 33上に 形成するバリア膜は、上記炭窒化シリコン膜 34に代えて窒化シリコン膜で構成するこ ともできる。この場合は、前記図 6に示す RFプラズマ CVD装置 50を用いて第 1層目 の Cu配線 19上に窒化シリコン 21を堆積する場合と同じように、前記表 1の堆積シー ケンスに従って形成することができる。
[0084] Cu配線 33の表面を覆う炭窒化シリコン膜 34は、前記図 6に示す RFプラズマ CVD 装置 50を用い、次の表 4に示す堆積シーケンスに従って形成することもできる。
[0085] [表 4]
Figure imgf000025_0001
前記表 3に示す堆積シーケンスとの相違は、ステップ 5である。すなわち、表 3に示 す堆積シーケンスでは、 RF電源 55をオフにした状態でチャンバ 53内にトリメチルシ ランを供給しないのに対し、表 4に示す堆積シーケンスでは、 RF電源 55をオフにし た状態でチャンバ 53内にトリメチルシランを供給する。ただし、この場合は、基板 1の 温度が 350°C以上になっていると、トリメチルシランの熱分解によって Cu配線 19の表 面に異常成膜が発生する。従って、基板 1を搭載する下部電極 51の温度は、基板 1 をチャンバ 53内に搬入して力も炭窒化シリコン膜 34の堆積が完了するまでの間、常 に 350°C未満、例えば 335°Cとなるように設定する。
[0086] 図 18は、表 4のステップ 1〜ステップ 7に従って形成した炭窒化シリコン膜 34の Cu 配線 33との界面近傍における組成を XPS分析法によって調べた結果を示すグラフ である。このグラフから、炭窒化シリコン膜 34の Cu配線 33との界面には、膜厚 5nm 以下、最大でも 8nm以下の極めて薄い窒化シリコン膜が形成されていることが判明し た。
[0087] これは、基板 1の温度が 350°C未満に設定されているときに、 RF電源 55をオフにし た状態でチャンバ 53内にアンモニアとトリメチルシランを供給した場合、アンモニアの N— H結合とトリメチルシランの Si— CH結合は Cu配線 33の表面近傍で解離するの
3
に対して、比較的結合力の大きいメチル基 (CH )の C— H結合は解離しないため、
3
アンモニアに由来する Nとトリメチルシランに由来する Siとが結合して窒化シリコン膜 が生成するためであると考えられる。また、基板 1の温度が 350°C未満に設定されて いるときは、チャンバ 53内の微量酸素が窒化シリコン膜中のシリコンと結合しないた めに、酸ィ匕シリコンを含まない高純度の窒化シリコン膜が得られるものと考えられる。 また、トリメチルシランに代えてテトラメチルシランを用いた場合も、同様の理由力も炭 窒化シリコン膜 34の Cu配線 33との界面に極めて薄い窒化シリコン膜が形成される。
[0088] このように、表 4のステップ 1〜ステップ 7に従って形成した炭窒化シリコン膜 34は、 Cu配線 33との界面に窒化シリコン膜が形成されるので、炭窒化シリコン膜単体に比 ベて Cu配線 33との密着性が向上する。また、窒化シリコン膜は、炭窒化シリコン膜に 比べて Cuイオンの拡散を防ぐバリア性も高 、ので、炭窒化シリコン膜単体に比べて Cu配線 33の TDDB特性をより一層向上させることができる。さらに、 Cu配線 33との 界面に形成される窒化シリコン膜は炭窒化シリコン膜 34に比べて極めて薄いため、 炭窒化シリコン膜単体と比べた誘電率の増カロも極めて僅かである。
[0089] 以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが 、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない範囲 で種々変更可能であることは 、うまでもな!/、。
産業上の利用可能性
[0090] 本発明は、ダマシン法を用いて Cu配線を形成する半導体集積回路装置に適用し て有用なものである。

Claims

請求の範囲
[1] 半導体基板上に Cu配線が形成され、前記 Cu配線上に Cuの拡散を防止するバリ ァ膜が形成された半導体集積回路装置であって、
前記バリア膜は、膜厚 8nm以下の窒化シリコン膜と、前記窒化シリコン膜上に形成 された炭窒化シリコン膜とからなることを特徴とする半導体集積回路装置。
[2] 前記窒化シリコン膜の膜厚は、 5nm以下であることを特徴とする請求項 1記載の半 導体集積回路装置。
[3] 半導体基板上に Cu配線が形成され、前記 Cu配線上に Cuの拡散を防止するバリ ァ膜が形成された半導体集積回路装置であって、
前記バリア膜は、炭窒化シリコン膜からなり、前記バリア膜中の炭素濃度は、前記 C u配線との界面近傍で高ぐ前記 Cu配線力 離間した領域で低いことを特徴とする 半導体集積回路装置。
[4] 半導体基板上にダマシン法を用 、て Cu配線を形成した後、前記 Cu配線上に Cu の拡散を防止するバリア膜を形成する半導体集積回路装置の製造方法であって、
(a)前記 Cu配線が形成された前記半導体基板をプラズマ CVD装置のチャンバ内に 搬入し、前記半導体基板を所定の温度に加熱する工程と、
(b)前記チャンバ内にアンモニアを供給し、第 1の RFパワーで前記アンモニアをプラ ズマ分解することによって、前記 Cu配線の表面を還元処理する工程と、
(c)前記 RFパワーが印加された状態で、前記チャンバ内にアンモニアとシラン系ガス とを含む原料ガスを供給し、第 2の RFパワーで前記アンモニアと前記シラン系ガスと をプラズマ分解することによって、前記 Cu配線上に前記ノリア膜を形成する工程と、 を含むことを特徴とする半導体集積回路装置の製造方法。
[5] 前記工程 (b)と前記工程 (c)との間に、前記 RFパワーをオフにしないことを特徴と する請求項 4記載の半導体集積回路装置の製造方法。
[6] 前記シラン系ガスはモノシランであり、前記ノリア膜は窒化シリコンを主成分とする 膜であることを特徴とする請求項 4記載の半導体集積回路装置の製造方法。
[7] 前記シラン系ガスはトリメチルシランまたはテトラメチルシランであり、前記バリア膜は 炭窒化シリコンを主成分とする膜であることを特徴とする請求項 4記載の半導体集積 回路装置の製造方法。
[8] 前記第 2の RFパワーは、前記第 1の RFパワーよりも大きぐ前記第 1の RFパワーか ら前記第 2の RFパワーへの切り替えを連続的に行うことを特徴とする請求項 4記載の 半導体集積回路装置の製造方法。
[9] 前記工程 (b)と前記工程 (c)との間に、前記 RFパワーをオフにする工程を含み、前 記工程 (c)で前記 RFパワーを印加すると同時に、または前記 RFパワーを印加した 後に、前記チャンバ内に前記原料ガスを供給することを特徴とする請求項 4記載の半 導体集積回路装置の製造方法。
[10] 半導体基板上にダマシン法を用いて Cu配線を形成した後、前記 Cu配線上に Cu の拡散を防止するバリア膜を形成する半導体集積回路装置の製造方法であって、
(a)前記 Cu配線が形成された前記半導体基板をプラズマ CVD装置のチャンバ内に 搬入し、前記半導体基板を所定の温度に加熱する工程と、
(b)前記チャンバ内にアンモニアを供給し、第 1の RFパワーで前記アンモニアをプラ ズマ分解することによって、前記 Cu配線の表面を還元処理する工程と、
(c)前記工程 (b)の後、前記チャンバ内にアンモニアとシラン系ガスとを含む原料ガ スを供給し、第 2の RFパワーで前記アンモニアと前記シラン系ガスとをプラズマ分解 することによって、前記 Cu配線上に前記ノ リア膜を形成する工程と、
を含み、
前記プラズマ CVD装置は、
前記チャンバの外部のシラン系ガス供給源力 前記チャンバ内に前記シラン系ガス を供給する第 1の配管と、前記チャンバの外部のアンモニア供給源力 前記チャンバ 内に前記アンモニアを供給する第 2の配管と、
前記第 1の配管の途中に設けられ、前記チャンバ内に供給する前記シラン系ガス の流量を調節する第 1のマスフローコントローラと、前記第 2の配管の途中に設けられ 、前記チャンバ内に供給する前記アンモニアの流量を調節する第 2のマスフローコン 卜ローラと、
前記第 1のマスフローコントローラと前記チャンバとの間の前記第 1の配管の一部に 設けられ、前記第 1のマスフローコントローラと前記チャンバとの間の前記第 1の配管 内に充填された前記シラン系ガスを排気する第 3の配管と、
を備えており、
前記工程 (b)の後、前記工程 (c)に先だって、前記第 1のマスフローコントローラと 前記チャンバとの間の前記第 1の配管内に充填された前記シラン系ガスを、前記第 3 の配管を通じて排気することを特徴とする半導体集積回路装置の製造方法。
[11] 前記工程 (c)において、前記 RFパワーが印加された状態で、前記チャンバ内に前 記原料ガスを供給することを特徴とする請求項 10記載の半導体集積回路装置の製 造方法。
[12] 前記シラン系ガスはモノシランであり、前記ノ リア膜は窒化シリコンを主成分とする 膜であることを特徴とする請求項 10記載の半導体集積回路装置の製造方法。
[13] 前記シラン系ガスはトリメチルシランまたはテトラメチルシランであり、前記バリア膜は 炭窒化シリコンを主成分とする膜であることを特徴とする請求項 10記載の半導体集 積回路装置の製造方法。
[14] 半導体基板上にダマシン法を用いて Cu配線を形成した後、前記 Cu配線上に Cu の拡散を防止するバリア膜を形成する半導体集積回路装置の製造方法であって、
(a)前記 Cu配線が形成された前記半導体基板をプラズマ CVD装置のチャンバ内に 搬入し、前記半導体基板を所定の温度に加熱する工程と、
(b)前記チャンバ内にアンモニアを供給し、第 1の RFパワーで前記アンモニアをプラ ズマ分解することによって、前記 Cu配線の表面を還元処理する工程と、
(c)前記工程 (b)の後、前記チャンバ内にアンモニアとシラン系ガスとを含む原料ガ スを供給し、第 2の RFパワーで前記アンモニアと前記シラン系ガスとをプラズマ分解 することによって、前記 Cu配線上に前記ノ リア膜を形成する工程と、
を含み、
前記プラズマ CVD装置は、
前記チャンバの外部のシラン系ガス供給源力 前記チャンバ内に前記シラン系ガス を供給する第 1の配管と、前記チャンバの外部のアンモニア供給源力 前記チャンバ 内に前記アンモニアを供給する第 2の配管と、
前記第 1の配管の途中に設けられ、前記チャンバ内に供給する前記シラン系ガス の流量を調節する複数の第 1のマスフローコントローラと、前記第 2の配管の途中に 設けられ、前記チャンバ内に供給する前記アンモニアの流量を調節する第 2のマスフ ローコントローラと、
をさらに備えており、
前記工程 (b)の後、前記工程 (c)に先だって、前記複数の第 1のマスフローコント口 ーラと前記チャンバとの間の前記第 1の配管内に充填された前記シラン系ガスの圧 力を前記チャンバ内の圧力に近づけることを特徴とする半導体集積回路装置の製造 方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009295956A (ja) * 2008-05-08 2009-12-17 Sharp Corp 固体撮像素子およびその製造方法、電子情報機器
JP2010034517A (ja) * 2008-07-24 2010-02-12 Tokyo Electron Ltd 半導体装置および半導体装置の製造方法
JP2010283136A (ja) * 2009-06-04 2010-12-16 Toshiba Corp 半導体装置の製造方法
US7923319B2 (en) 2008-11-26 2011-04-12 Renesas Electronics Corporation Method for manufacturing a semiconductor integrated circuit device circuit device
JP2011192902A (ja) * 2010-03-16 2011-09-29 Taiyo Nippon Sanso Corp 層間絶縁膜の成膜方法および層間絶縁膜
JP2015106572A (ja) * 2013-11-28 2015-06-08 大陽日酸株式会社 シリコン窒化膜の形成方法及びシリコン窒化膜
JP2017126802A (ja) * 2017-04-24 2017-07-20 ルネサスエレクトロニクス株式会社 半導体装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102881631B (zh) * 2011-07-13 2014-12-17 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN102891101B (zh) * 2011-07-18 2015-05-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN105448724B (zh) * 2014-08-22 2019-03-22 无锡华润上华科技有限公司 一种半导体器件及其制造方法、电子装置
JP6310816B2 (ja) 2014-08-26 2018-04-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004241464A (ja) * 2003-02-04 2004-08-26 Nec Electronics Corp 半導体装置及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002083870A (ja) * 2000-09-11 2002-03-22 Tokyo Electron Ltd 半導体装置及びその製造方法
US6800548B2 (en) * 2002-01-02 2004-10-05 Intel Corporation Method to avoid via poisoning in dual damascene process

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004241464A (ja) * 2003-02-04 2004-08-26 Nec Electronics Corp 半導体装置及びその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009295956A (ja) * 2008-05-08 2009-12-17 Sharp Corp 固体撮像素子およびその製造方法、電子情報機器
JP2010034517A (ja) * 2008-07-24 2010-02-12 Tokyo Electron Ltd 半導体装置および半導体装置の製造方法
US8334204B2 (en) 2008-07-24 2012-12-18 Tokyo Electron Limited Semiconductor device and manufacturing method therefor
US7923319B2 (en) 2008-11-26 2011-04-12 Renesas Electronics Corporation Method for manufacturing a semiconductor integrated circuit device circuit device
US8268682B2 (en) 2008-11-26 2012-09-18 Renesas Electronics Corporation Method for manufacturing a semiconductor integrated circuit device
JP2010283136A (ja) * 2009-06-04 2010-12-16 Toshiba Corp 半導体装置の製造方法
JP2011192902A (ja) * 2010-03-16 2011-09-29 Taiyo Nippon Sanso Corp 層間絶縁膜の成膜方法および層間絶縁膜
JP2015106572A (ja) * 2013-11-28 2015-06-08 大陽日酸株式会社 シリコン窒化膜の形成方法及びシリコン窒化膜
JP2017126802A (ja) * 2017-04-24 2017-07-20 ルネサスエレクトロニクス株式会社 半導体装置

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