CN101038918A - 半导体集成电路设备及虚拟图案排列方法 - Google Patents

半导体集成电路设备及虚拟图案排列方法 Download PDF

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Abstract

根据本发明实施例的一种半导体集成电路设备包括：包括功能电路的功能电路区；在除了功能电路区的区域中形成的虚拟区；以及在虚拟区形成并且具有虚拟扩散层12上的虚拟栅极的多个虚拟MOSFET。排列多个虚拟MOSFET使得在预定部分中将虚拟扩散层和虚拟栅极的数据速率保持恒定。

Description

半导体集成电路设备及虚拟图案排列方法
技术领域
本发明涉及一种半导体集成电路设备及一种虚拟图案排列方法，更具体地，涉及一种包括功能电路区和虚拟区的半导体集成电路设备，以及一种虚拟图案排列方法。
背景技术
迄今为止，在半导体集成电路设备的制造工艺中，一直将CMP(化学机械抛光)用于对用于STI(浅沟隔离)的掩埋绝缘膜、间层绝缘膜等进行平面化。
为解释CMP，要被抛光的物体的表面平面度由于抛光之后的砂路密度(pattern density)而减小。即，表面平面度在具有较高底面砂路密度的区域中较高，在具有基底底面砂路密度的区域中较低。这因为在具有较低底面砂路密度的密度中出现凹陷。如果由于凹陷而将绝缘膜过度抛光，出现以下问题。即，在对绝缘膜上面的金属层进行处理时发生图案短路。为此，将不发生电学作用的虚拟图案设置在具有较低砂路密度的区域中以便消除与CMP有关的凹陷。
图9是具有虚拟图案的传统半导体集成电路设备的平面图。图10是沿图9的10A-10A线得到的剖面图。如图9和图10所示，传统半导体集成电路设备900包括功能电路区920(920a和920b)以及虚拟区910。
功能电路区920a形成在半导体衬底931的区域941中，区域941中没有形成于衬底的主表面上的阱。换言之，从前面看，功能电路区920a位于阱分隔线的左侧。功能电路区920b形成在区域942中，区域942中具有形成于半导体衬底931的主表面上的阱932。换言之，从前面看，功能电路区920b位于阱分隔线的右侧。
金属氧化物半导体场效应晶体管MOSFET921(921a和921b)形成于功能电路区920(920a和920b)中。MOSFET921具有在源/漏扩散层922(922a、922b)之上的栅极923(923a、923b)。接触扩散层924(子接触扩散层924a和阱接触扩散层924b)形成于MOSFET921的周围。
在虚拟层910，布置了多个虚拟栅极911和虚拟扩散层912。虚拟扩散层912与功能电路区920的源/漏扩散层922和接触扩散层924一起形成。虚拟栅极911与功能电路区920的栅极923一起形成。
掩埋绝缘膜934将功能电路区920中的MOSFET彼此分隔。类似地，掩埋绝缘膜934将虚拟区910中的虚拟图案彼此分隔。另外，间层绝缘膜933覆盖半导体衬底931的主表面。
图11示出了传统半导体集成电路设备中的虚拟图案的数据速率的示例。术语数据速率指的是预定区域或预定部分(预定的单位区域)中图案的数据密度或面密度(area density)。
假设每一个虚拟扩散层912均是1μm×1μm，并且虚拟扩散层之间的节距是1.6μm×1.6μm，数据速率为约39％{(1×1)/(1.6×1.6)＝39％}。假设每一个虚拟栅极911是1.4μm×1.4μm，并且栅极之间的节距是1.9μm×1.9μm，数据速率为约54％{(1.4×1.4)/(1.9×1.9)＝54％}。
在传统的半导体集成电路设备900中，将虚拟扩散层912布置成格子状。从而改进了虚拟区910中的掩埋绝缘膜934的平面度。另外，将虚拟栅极911布置成格子状。从而改进了虚拟区910中的间层绝缘膜933的平面度。
作为具有虚拟图案的传统半导体集成电路设备，已知在日本未审查专利公开No.2002-190516中公开的设备。在日本未审查专利公开No.2002-190516中公开的设备中，将虚拟图案电连接作为防止噪声的对策。然而，没有考虑虚拟图案的数据速率。
附带地，在传统的半导体集成电路设备中，将作为虚拟图案的虚拟扩散层的数据速率和作为虚拟图案的虚拟栅极的数据速率分别地设定。即，在用CAD工具设计虚拟图案时，仅自动地排列用于虚拟扩散层的图案以满足虚拟扩散层的数据速率，以及仅自动地排列用于虚拟栅极的图案以满足虚拟栅极的数据速率。
在以这种方式分别地确定扩散层的数据速率和栅极的数据速率的情况下，在电学地连接虚拟图案时，降低了虚拟扩散层图案或栅极图案的排列的自由度，或改变且减小了预定区域的数据速率。这引起这样的问题：在电学地连接虚拟图案的情况下，在CMP步骤中不能获得虚拟图案的所需效果或有益效果。
发明内容
根据本发明一个方面的半导体集成电路设备包括：在半导体衬底上形成的功能电路区；在半导体衬底上形成的虚拟区；以及在虚拟区中排列的多个虚拟MOSFET，虚拟MOSFET的每一个均具有虚拟扩散区和虚拟栅极区，其中在预定部分中排列的虚拟扩散区的第一数据速率和在预定部分中排列的虚拟栅极区的第二数据速率实质地恒定。
根据半导体集成电路设备，以针对每一个MOSFET图案的恒定数据速率将虚拟MOSFET排列在虚拟区中。即使在虚拟图案中形成接触，也可以防止虚拟扩散层和虚拟栅极的数据速率的减少。
根据本发明另一个方面的虚拟图案排列方法包括：在半导体衬底上排列功能电路区；以及在半导体衬底上的虚拟区中排列多个虚拟MOSFET，虚拟MOSFET的每一个均具有虚拟扩散区和虚拟栅极区，并且按照在预定部分中排列的虚拟扩散区的第一数据速率和在预定部分中排列的虚拟栅极区的第二数据速率设定为实质恒定的方式来排列多个虚拟MOSFET。
根据虚拟图案排列方法，以针对每一个MOSFET图案的恒定数据速率将虚拟MOSFET排列在虚拟区中。即使在虚拟图案中形成接触，也可以防止在虚拟扩散层和虚拟栅极的数据速率中的减少。
根据本发明，在电学地连接图案的同时可以有效地使用虚拟图案，并且用来抑制预定区域中图案的数据速率的变化。因此，实现了利用除功能电路区之外的半导体芯片的预定区域的半导体集成电路设备和虚拟图案排列方法。
附图说明
根据结合附图的以下描述，本发明的以上和其他目的、优点和特征将变得更加明白，其中：
图1是根据本发明第一实施例的半导体集成电路设备的平面图；
图2是第一实施例的半导体集成电路设备的剖面图；
图3示出了第一实施例的半导体集成电路设备的虚拟图案的数据速率示例；
图4是根据本发明第二实施例的半导体芯片的方框图；
图5示出了第二实施例的虚拟图案的排列示例；
图6是根据本发明第三实施例的半导体集成电路设备的平面图；
图7是第三实施例的半导体集成电路设备结构的剖面图；
图8A至图8E示出了第三实施例的虚拟图案的形状示例；
图9是传统半导体集成电路设备的结构的平面图；
图10是传统半导体集成电路设备的结构的剖面图；
图11示出了传统半导体集成电路设备的虚拟图案的数据速率示例。
具体实施方式
现在将参考说明性实施例描述本发明。本领域普通技术人员应该理解，可以运用本发明的教导完成许多可选的实施例，并且本发明不局限于用于说明性目的而示出的实施例。
第一实施例
首先，描述了根据本发明第一实施例的半导体集成电路设备。该实施例的半导体集成电路设备具有特征：将多个虚拟MOSFET排列在虚拟MOSFET底座上的虚拟区中，并且将预定电势施加到虚拟扩散层。
参考图1和图2，该实施例的半导体集成电路设备的结构描述如下。图1是半导体集成电路设备100的平面图。图2是沿图1的线2A-2A得到的剖面图。如图1和图2所示，半导体集成电路设备100包括：包含预定功能电路的功能电路区20(20a和20b)；以及包含虚拟图案并且设置在功能电路区20(20a和20b)之间的虚拟区10(10a和10b)。
半导体衬底31是P-型半导体衬底。在半导体衬底31的主表面上选择性地形成阱32。附带地，由阱分隔线101将包含阱32的区与其他区分隔。阱32是N-型阱。
在不包含阱的半导体衬底31的区域41中形成功能电路区(第一功能电路区)20a。换句话说，将功能电路区20a设置在从前面观看的阱分隔线101的左侧处。在包含阱的区域42中形成功能电路区(第二功能电路区)20b。换句话说，将功能电路区20b设置在从前面观看的阱分隔线101的右侧处。
在功能电路区20(20a和20b)中形成MOSFET 21(21a和21b)。附带地，实际上将组成预定功能电路的多个MOSFET排列在功能电路区20的内部。MOSFET(金属氧化物半导体场效应晶体管)21具有栅极23(23a和23b)。栅极23(23a和23b)经由栅极绝缘膜形成于源极/漏极扩散层22(22a和22b)上面。源极/漏极扩散层22a是N-型扩散层；其导电类型与半导体衬底31的导电类型相反。源极/漏极扩散层22b是P-型扩散层；其导电类型与阱32的导电类型相反。
在MOSFET 21的周围形成接触扩散层24(子接触扩散层24a和阱接触(well contact)扩散层24b)。子接触扩散层24a是P-型扩散层，其导电类型与半导体衬底31的导电类型相同。阱接触扩散层24b是N-型扩散层；其导电类型与阱32的导电类型相同。
子接触扩散层24a通过接触(未示出)与预定电极相连，用于向半导体衬底31提供衬底电势(子电势(子电势))。阱接触扩散层24b通过接触(未示出)与预定电极相连，用于向阱32提供阱电势。
将多个虚拟MOSFET11(11a和11b)排列在虚拟区10中。虚拟MOSFET11具有与MOSFET实质相同的结构。即，虚拟MOSFET 11包括虚拟扩散层12(12a和12b)以及虚拟栅极13(13a和13b)。在半导体衬底31中形成虚拟扩散层12(12a和12b)，或与源极/漏极扩散层类似地形成阱32。另外，在半导体衬底31或阱32中形成的虚拟扩散层12之间形成虚拟栅极13(13a和13b)。附带地，在通过栅极氧化膜的半导体衬底31的主表面上形成虚拟栅极13。
在功能电路区20中，通过掩模绝缘膜34将MOSFET彼此分隔。在虚拟区10中，通过掩模绝缘膜34将虚拟图案彼此分隔。在半导体衬底31的主表面上形成间层绝缘膜33。
在功能电路区20中同时形成虚拟MOSFET 11的虚拟扩散层12、源极/漏极扩散层22和接触扩散层24。同时形成虚拟MOSFET 11的虚拟栅极13和功能电路区20的栅极23。
在半导体衬底31的主表面上以格子的形状形成虚拟MOSFET 11的虚拟扩散层12。因此，可以改进虚拟区10的掩模绝缘膜34的平面度。在半导体衬底31的主表面上以格子的形状形成虚拟MOSFET 11的虚拟栅极11。因此，可以改进虚拟区10的间层绝缘膜33的平面度。
在该实施例中，将虚拟MOSFET 11的虚拟扩散层12用作用于提供基准电势的接触扩散层。附带地，可以在一个或两个虚拟源极/漏极扩散层12中形成接触。
虚拟扩散层12具有与半导体衬底31或阱32的导电类型相同的导电类型，用于向半导体衬底31或阱32提供基准电势。虚拟扩散层12a是P-型扩散层；其导电类型与半导体衬底31的导电类型相同。虚拟扩散层12b是N-型扩散层；其导电类型与阱32的导电类型相同。
虚拟扩散层12a通过接触(未示出)与预定电极相连，虚拟扩散层12a作为子接触扩散层，用于向半导体衬底31提供衬底电势。虚拟扩散层12b通过接触(未示出)与预定电极相连。虚拟扩散层12b作为阱接触扩散层，用于阱32提供阱电势。
图3示出了该实施例的半导体集成电路设备中的虚拟图案的数据速率示例。
提出了每一个虚拟MOSFET 11的每一个虚拟扩散层(虚拟扩散区)12具有1μm(长度)×1μm(宽度)的尺寸(矩形尺寸)，并且虚拟扩散层之间的节距是2μm(长度)×2.5μm(宽度)，数据速率为约40％{(1×2)/(2×2.5)＝约40％}。提出了每一个虚拟MOSFET 11的每一个虚拟栅极13具有2μm(长度)×1μm(宽度)的尺寸(矩形尺寸)，并且虚拟栅极之间的节距是2.5μm(长度)×2μm(宽度)，数据速率为约40％{(2×1)/(2.5×2)＝约40％}。
通常，只要虚拟扩散层12的数据速率和虚拟栅极13的数据速率落在25％至75％的范围之内，CMP时凹陷的问题就绝不会发生。
在该实施例中，将包括虚拟扩散层12和虚拟栅极13的虚拟MOSFET11的图案排列在虚拟区10中。因此，将虚拟扩散层12和虚拟栅极13的数据速率保持恒定，并且设定在与传统情况不同的以上可允许范围之内，所述传统情况中将虚拟扩散层12和虚拟栅极13分隔地排列以保持恒定的数据速率。附带地，虚拟栅极的数据速率是比如图11所示的传统虚拟栅极的数据速率小的14％，但是该值在可允许的范围之内并且因此在平面度方面是可接受的。例如，如果希望虚拟栅极具有更高的数据速率，栅极长度L可能还要增加。
在半导体集成电路设备的布局设计中用CAD排列虚拟图案的情况下，将如图3所示的虚拟MOSFET 11预先登记在CAD的库中。例如，在半导体衬底上形成包括功能电路(例如宏)的功能电路区20a和20b，将功能电路区20a和20b之间的区域用作虚拟区10。然后，在虚拟区10中自动地排列在库中登记的虚拟MOSFET 11的图案。与如图所示的预定间隔排列所述图案，以保持数据速率恒定。
如上所述，在该实施例中，将虚拟MOSFET排列为虚拟区域中的虚拟图案。因此将虚拟扩散层和虚拟栅极的数据速率保持恒定，并且防止了CMP时平面度的减小。
具体地，因为将虚拟图案排列在虚拟MOSFET底座上，即使在虚拟扩散层中形成接触，也不会影响到数据速率。另外，在该实施例中，在虚拟扩散层中形成用于施加衬底电势或阱电势的接触。通过向虚拟扩散层提供电势，稳定了衬底电势和阱电势，并且有助于吸收载流子。因此，防止了闭锁。
第二实施例
接下来，描述根据本发明第二实施例的半导体集成电路设备。该示例描述了在半导体芯片上布置多少第一实施例的虚拟MOSFET的示例。
图4示出了该实施例的半导体芯片的结构。如图4所示，半导体芯片200包括虚拟区201、内部电路块202、输入/输出电路块203和外部端子区204。将内部电路块202设置在与虚拟区201相比较的半导体芯片的内部部分处。将输入/输出电路块203设置在与虚拟区201相比较的半导体芯片的边缘部分处。将外部端子区204设置在与输入/输出电路块203相比较的半导体产品的边缘部分处。
在虚拟区201中，如第一实施例中那样排列虚拟MOSFET 11。内部电路块202和输入/输出电路块203与第一实施例的功能电路区20a和20b相对应。例如，在内部电路块202中，提供了实现半导体产品的预定功能的内部电路。在输入/输出电路块203中，提供了输入/输出保护元件、输出晶体管和功率电源保护元件。在外部端子区204中，提供了与外部器件电连接的外部端子(焊盘)。
图5示出了虚拟区201中虚拟MOSFET 11的排列示例。虚拟区201是带状状态的区域，并且由排列成线或任意数目的线的多个虚拟MOSFET11组成。附带地，将虚拟MOSFET 11排列在内部电路块202和输入/输出电路块203之间。另外，虚拟栅极13的经度方向与虚拟MOSFET 11的排列方向垂直。
在图5中，在N-型阱211和P-型阱212中将虚拟MOSFET 1排列成线。附带地，阱211和阱212平行地延伸。与第一实施例类似，阱211的虚拟扩散层12是N+扩散层的阱接触；其导电类型与阱211的导电类型相同。阱212的虚拟扩散层12是P+扩散层的阱接触；其导电类型与阱212的导电类型相同。阱211的虚拟扩散层12与电源电势相连。阱212的虚拟扩散层12与地电势相连。
如上所述，将多个虚拟MOSFET排列在虚拟区中，使其可以向功能电路区附近规律间隔的预定区域中的衬底或阱施加预定电势。结果，可以有效地消除闭锁。
第三实施例
接下来，描述根据本发明第三实施例的半导体集成电路设备。该实施例的半导体集成电路设备的特征在于将多个虚拟MOSFET排列在虚拟MOSFET底座上的虚拟区中，并且虚拟MOSFET是备用元件。
参考图6和图7，描述了该实施例的半导体集成电路设备的结构。图6是半导体集成电路设备100的平面图。图7沿图6的线7A-7A得到的剖面图。附带地，在图6和图7中，将与图1和图2相同的部件用相同的参考数字表示。
如在第一实施例中，将多个虚拟MOSFET 11排列在虚拟区10中。在该实施例中，将一些虚拟MOSFET称作辅助元件(子元件)51(51a和51b)。辅助元件操作为功能电路的部件，并且当与功能电路相连时与功能电路中的元件一起实现预定功能。
辅助元件51包括与其他虚拟MOSFET 11类似的虚拟扩散层52(52a和52b)和虚拟栅极53(53a和53b)。在该实施例中，虚拟扩散层52具有与半导体衬底32或阱32的导电类型相反的导电类型。因此，辅助元件51可操作为MOSFET。另外，改变了虚拟栅极53的尺寸(栅极长度或栅极宽度)。例如，虚拟扩散层52a是N-型扩散层，其导电类型与半导体衬底31的导电类型相反。虚拟扩散层52b是与阱32相反的P-型扩散层。即，辅助元件51a是N-型MOSFET。辅助元件51b是P-型MOSFET。
在辅助元件51中，虚拟扩散层52和虚拟栅极53通过接触(未示出)与金属配线相连，不是功能电路的金属配线。在电路修改时虚拟扩散层52和虚拟栅极53任意地与功能电路的金属配线层相连，并且操作为功能电路的MOSFET的部件。例如，辅助元件51的金属配线根据金属配线形成步骤中的掩模图案中的变化与功能电路相连。可选地，辅助元件51的金属配线在与金属配线形成步骤之后的步骤中与其他金属配线相连。
辅助元件51可应用于各种功能电路。例如，如果与功能电路相连，辅助元件51可以用于改变逻辑电路的逻辑、改变信号传输速率、改变振荡频率或周期、改变检测器电路的检测电平、改变基准电路的基准电平、以及切换电路块。另外，可以将多个辅助元件用于在先地准备诸如反相器电路或“与”电路之类的基本电路。
作为将辅助元件51排列成MOSFET结构的图案以对电路进行配置的结果，稍微限制了数据速率。然而，如在第一实施例中，在确保约25％至75％的数据速率的范围的CMP之后，可以获得必备的平面度。例如，为保持数据速率恒定，可以对除了辅助元件51的虚拟MOSFET 11中的每一个虚拟扩散层或虚拟栅极的尺寸进行调节。附带地，可以将一个虚拟MOSFET用作可操作为MOSFET的备用元件，以及可以将另一个虚拟MOSFET用作用于提供如第一实施例中的预定电势的接触。
图8A至图8E示出了辅助元件51的MOSFET图案的示例。附带地，辅助元件51在这里是说明性的，但是同样也适用于其他虚拟MOSFET 11。
如图8A至图E所示，准备了多种MOSFET栅极长度L/栅极宽度W不同的辅助元件。例如，图8A的图案是基准辅助元件51图案。图8B示出了其中提供了具有比图8A的栅极长度短的栅极长度L的两个虚拟栅极53的示例。图8C示出了其中栅极宽度W比图8A的栅极宽度宽的示例。图8D示出了其中栅极长度L比图8A的短而栅极宽度比图8A的宽的示例。图8E示出了其中栅极长度L比图8D的长的示例。
如上所述，在该实施例中，与第一实施例类似，将虚拟MOSFET排列在虚拟区中以防止CMP时平面度降低。另外，在该实施例中，虚拟MOSFET是可操作为MOSFET的备用元件，因此不需要功能电路区中的元件。因此，不需要在功能电路区中提供备用元件，并且可以减小半导体芯片的电路面积。
附带地，本发明不局限于其中将SiO2膜用作绝缘膜的MOSFET结构，但是可以使用高介电常数绝缘膜或复合绝缘膜。可以任意地确定栅极材料或衬底结构。另外，考虑到数据速率，可以在栅极形成步骤(例如，金属配线形成步骤)之后的步骤中形成图案。
显然，本发明不局限于可以在不脱离本发明的范围和精神的情况下进行修改和变化的上述实施例。

Claims (20)

1.一种半导体集成电路设备，包括：
在半导体衬底上形成的功能电路区；
在半导体衬底上形成的虚拟区；以及
在虚拟区中排列的多个虚拟MOSFET，虚拟MOSFET的每一个均具有虚拟扩散区和虚拟栅极区，
其中，在预定部分中排列的虚拟扩散区的第一数据速率和在预定部分中排列的虚拟栅极区的第二数据速率实质地恒定。
2.如权利要求1所述的半导体集成电路设备，多个虚拟MOSFET被以实质地有规律的间隔排列在虚拟区中。
3.如权利要求1所述的半导体集成电路设备，多个虚拟MOSFET被规律地且二维地排列在虚拟区中。
4.如权利要求1所述的半导体集成电路设备，从前面看，虚拟MOSFET的虚拟扩散区的尺寸与虚拟MOSFET的虚拟栅极的尺寸实质地相等。
5.如权利要求1所述的半导体集成电路设备，其中，虚拟区设置在相邻功能电路区之间。
6.如权利要求1所述的半导体集成电路设备，其中，虚拟MOSFET的虚拟扩散区沿与功能电路区中的MOSFET的扩散区相同的方向延伸；以及
虚拟MOSFET的虚拟栅极沿与功能电路区中的MOSFET的栅极相同的方向延伸。
7.如权利要求1所述的半导体集成电路设备，其中，在预定部分中，虚拟MOSFET的虚拟扩散区的第一数据速率和虚拟MOSFET的虚拟栅极的第二数据速率在25％至75％的范围之内。
8.如权利要求1所述的半导体集成电路设备，其中，多个虚拟MOSFET之一的虚拟扩散区与预定基准电势相连。
9.如权利要求8所述的半导体集成电路设备，其中，预定基准电势是衬底电势或阱电势。
10.如权利要求8所述的半导体集成电路设备，其中，多个虚拟MOSFET的虚拟扩散区中的P-型扩散区与地电势相连；以及
多个虚拟MOSFET的虚拟扩散区中的N-型扩散区与电源电势相连。
11.如权利要求8所述的半导体集成电路设备，其中，在P-型半导体衬底或P-型阱中形成具有虚拟扩散区中的P-型扩散区的虚拟MOSFET；以及
在N-型半导体衬底或N-型阱中形成具有虚拟扩散区中的N-型扩散区的虚拟MOSFET。
12.如权利要求1所述的半导体集成电路设备，其中，多个虚拟MOSFET之一的虚拟栅极与预定电势相连。
13.如权利要求1所述的半导体集成电路设备，其中，多个虚拟MOSFET的至少之一是与功能电路区的功能电路相连的、并且作为功能电路的部件的备用元件。
14.如权利要求13所述的半导体集成电路设备，其中，在N-型半导体衬底或N-型阱中形成具有虚拟扩散区中的P-型扩散区的虚拟MOSFET；以及
在P-型半导体衬底或P-型阱中形成具有虚拟扩散区中的N-型扩散区的虚拟MOSFET。
15.如权利要求13所述的半导体集成电路设备，其中，多个虚拟MOSFET的虚拟扩散区和栅极与金属配线相连；以及
所述金属配线与功能电路相连。
16.如权利要求15所述的半导体集成电路设备，其中，金属配线由于在形成金属配线的金属配线形成步骤中掩模图案的变化而与功能电路相连，或者在金属配线形成步骤之后的步骤中与功能电路相连。
17.一种虚拟图案排列方法，包括：
在半导体衬底上排列功能电路区；以及
在半导体衬底上的虚拟区中排列多个虚拟MOSFET，虚拟MOSFET的每一个均具有虚拟扩散区和虚拟栅极区，并且按照在预定部分中排列的虚拟扩散区的第一数据速率和在预定部分中排列的虚拟栅极区的第二数据速率被设定为实质地恒定的方式来排列多个虚拟MOSFET。
18.如权利要求17所述的虚拟图案排列方法，其中，在虚拟区中以实质地规律的间隔排列多个虚拟MOSFET。
19.如权利要求17所述的虚拟图案排列方法，其中，从上面看，虚拟扩散区的尺寸与虚拟栅极的尺寸实质地相等。
20.如权利要求17所述的虚拟图案排列方法，其中，将多个虚拟MOSFET排列在相邻功能电路区之间。
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WD01 Invention patent application deemed withdrawn after publication

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