CN102610611A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明涉及半导体器件及其制造方法。本发明在制造具有n沟道晶体管和p沟道晶体管的半导体器件的方法中抑制外来物质附着至n沟道晶体管的栅极绝缘膜的侧部，该n沟道晶体管和p沟道晶体管均具有高介电常数的绝缘膜。在半导体衬底的主表面之上，在p型杂质区中形成功能性n沟道晶体管并且在n型杂质区中形成功能性p沟道晶体管。形成在p型杂质区中除功能性n沟道晶体管之外的区域中的多个第一外围晶体管被形成为使得外围n型结构和外围p型结构在平面视图中可以共存。
Description
相关申请的交叉引用
2011年1月20日提交的日本专利申请No.2011-9788的公开内容，包括说明书、附图和摘要，在此通过引用整体并入本文。
技术领域
本发明涉及半导体器件及其制造方法；并且更具体地涉及包括n沟道晶体管和p沟道晶体管的半导体器件以及该半导体器件的制造方法，该n沟道晶体管和p沟道晶体管具有高介电常数的绝缘膜。
背景技术
具有n沟道MIS(金属绝缘体半导体)晶体管和p沟道MIS晶体管的CMIS(互补型金属绝缘体半导体)晶体管被广泛使用。在CMIS晶体管中，与正统的(legitimate)晶体管不同的多个所谓的虚设图案被设置在作为晶体管工作的正统的(功能性)n沟道晶体管和p沟道晶体管的外围。为了在称为CMP(化学机械抛光)处理中改进最上方平面的平坦度而形成虚设图案，该CMP用于平坦化最上方平面诸如在半导体集成电路的制造步骤中形成的层间绝缘膜。例如在日本未审专利公开No.2007-250705(下文称为“专利文献1”)中公开了具有在正统的功能性电路的外围处的多个虚设图案的一种半导体集成电路器件。
[先前技术文献]
[专利文献]
[专利文献1]日本未审专利公开No.2007-250705
发明内容
近年来，要求CMIS晶体管改进用于每个晶体管的栅极绝缘膜的介电常数。因此，作为高介电常数的栅极绝缘膜，镧(La)系功函数金属膜被用在例如n沟道晶体管中，并且氧化铝(AlO)系列的功函数金属膜被用在例如p沟道晶体管中。
迄今为止所设计的CMIS晶体管被配置成通过在p型硅衬底之上形成n型阱区域以及如果需要则例如形成p型阱区域，从而在p型硅衬底之上形成并行的n型杂质区和p型杂质区。当基于之前所述的阱区域来划分其中形成晶体管的区域时，总体而言，p型阱区域的比例为整个区域的约55％至80％，并且相比n型阱区域而言其占据较大的比例。因此，在所形成的晶体管中，n沟道晶体管的比例在正统的功能性晶体管和虚设图案中两者中都较高。
此处，当形成具有高电介电常数的镧系绝缘膜的n沟道晶体管时，如果在形成绝缘膜期间使用抗蚀剂来进行图形化，则可能有外来物质附着至所形成的绝缘膜。即，当通过在普通的光刻技术之后进行的蚀刻来对栅极绝缘膜图形化时，氟化镧(LaF)的外来物质可能附着至栅极绝缘膜或栅极电极的侧部(边缘)部分。如果氟化镧的外来物质附着，则n沟道晶体管的性能恶化并且引入了将生成的缺陷。专利文献1并未详细描述这类问题以及用于解决该问题的措施。
鉴于上面的问题做出了本发明。本发明的目标是在具有n沟道晶体管和p沟道晶体管的半导体器件中提供该半导体器件以抑制外来物质附着至n沟道晶体管的栅极绝缘膜的侧部以及用于制造该半导体器件的方法，其中该n沟道晶体管和p沟道晶体管中的每一个均具有高电介电常数的绝缘膜。
根据本发明的示例的半导体器件按如下配置。该半导体器件包括具有主表面的半导体衬底；形成于主表面之上并且具有n型杂质区和p型杂质区的晶体管形成区域；布置在p型杂质区中的功能性n沟道晶体管；布置在n型杂质区中的功能性p沟道晶体管；在平面视图中设置在p型杂质区中的功能性n沟道晶体管的外围处的多个第一外围晶体管；以及在平面视图中设置在n型杂质区中的功能性p沟道晶体管的外围处的多个第二外围晶体管。至少多个第一外围晶体管被设置成使得外围的n型栅极结构和外围的p型栅极结构可以共存。
根据本发明的示例的用于制造半导体器件的方法包括如下步骤。首先在半导体衬底的主表面之上形成n型杂质区和p型杂质区。在p型杂质区中形成功能性n沟道晶体管。在n型杂质区中形成功能性p沟道晶体管。在平面视图中，在p型杂质区中除功能性n沟道晶体管之外的区域中形成多个第一外围晶体管。在平面视图中，在n型杂质区中除功能性p沟道晶体管之外的区域中形成多个第二外围晶体管。至少多个第一外围晶体管被形成为使得外围的n型栅极结构和外围的p型栅极结构可以共存。
通过根据本示例的半导体器件及其制造方法，第一外围晶体管中的一些具有外围的p型栅极结构。即，外围的n型栅极结构在所有的第一外围晶体管中的比例减少。因此，即使在其中n沟道晶体管具有镧系绝缘膜的情形中，外来物质附着至n沟道晶体管的绝缘膜的侧部的概率减少，并且从而抑制了半导体器件的产率降低。
附图说明
图1是根据本发明的实施例1的示意性平面视图，其显示了功能性晶体管和虚设晶体管在半导体器件中的n型阱区域和p型阱区域处的排列。
图2是从图1的线II-II截取的截面图，其详细地显示了栅极电极的具体配置。
图3是从图1的线III-III截取的截面图，其详细地显示了栅极电极的具体配置。
图4是显示了用于形成在图2的截面图中显示的配置的第一步骤的截面图。
图5是显示了用于形成在图3的截面图中显示的配置的第一步骤的截面图。
图6是显示了用于形成在图2的截面图中显示的配置的第二步骤的截面图。
图7是显示了用于形成在图3的截面图中显示的配置的第二步骤的截面图。
图8是显示了用于形成在图2的截面图中显示的配置的第三步骤的截面图。
图9是显示了用于形成在图3的截面图中显示的配置的第三步骤的截面图。
图10是显示了用于形成在图2的截面图中显示的配置的第四步骤的截面图。
图11是显示了用于形成在图3的截面图中显示的配置的第四步骤的截面图。
图12是显示了用于形成在图2的截面图中显示的配置的第五步骤的截面图。
图13是显示了用于形成在图3的截面图中显示的配置的第五步骤的截面图。
图14是显示了在图12中显示的用于形成在图2中的截面图中所示的配置的步骤的随后步骤之后的状态的截面图。
图15是显示了在图13中显示的用于形成在图3中的截面图中所示的配置的步骤的随后步骤之后的状态的截面图。
图16是显示了用于协调NMIS结构形成区域的面积比率的步骤的流程图。
图17是根据对比示例的示意性平面视图，其显示了功能性晶体管和虚设晶体管在半导体器件中的n型阱区域和p型阱区域处的排列。
图18是从图17的线XVIII-XVIII截取的截面图，其详细显示了栅极电极的具体配置。
图19是显示了用于形成在图18的截面图中所示的配置第一步骤的截面图。
图20是显示了用于形成在图18的截面图中所示的配置第二步骤的截面图。
图21是显示了用于形成在图18的截面图中所示的配置第三步骤的截面图。
图22是显示了用于形成在图18的截面图中所示的配置第四步骤的截面图。
图23是显示了用于形成在图18的截面图中所示的配置第五步骤的截面图。
图24是根据本发明的实施例2的第一示例的示意性平面视图，其显示了功能性晶体管和虚设晶体管在半导体器件中的n型阱区域和p型阱区域处的排列。
图25是根据本发明的实施例2的第二示例的示意性平面视图，其显示了功能性晶体管和虚设晶体管在半导体器件中的n型阱区域和p型阱区域处的排列。
图26是根据本发明的实施例2的第三示例的示意性平面视图，其显示了功能性晶体管和虚设晶体管在半导体器件中的n型阱区域和p型阱区域处的排列。
图27是根据本发明的实施例2的第四示例的示意性平面视图，其显示了功能性晶体管和虚设晶体管在半导体器件中的n型阱区域和p型阱区域处的排列。
图28是根据本发明的实施例3的第一示例的示意性平面视图，其显示了功能性晶体管和虚设晶体管在半导体器件中的n型阱区域和p型阱区域处的排列。
图29是根据本发明的实施例3的第二示例的示意性平面视图，其显示了功能性晶体管和虚设晶体管在半导体器件中的n型阱区域和p型阱区域处的排列。
图30是根据本发明的实施例4的第一示例的示意性平面视图，其显示了功能性晶体管和虚设晶体管在半导体器件中的n型阱区域和p型阱区域处的排列。
图31是根据本发明的实施例4的第二示例的示意性平面视图，其显示了功能性晶体管和虚设晶体管在半导体器件中的n型阱区域和p型阱区域处的排列。
具体实施方式
下面根据附图来说明根据本发明的实施例。
(实施例1)
根据图1，通过在半导体衬底的主表面之上形成NMIS区域和PMIS区域来构造根据本实施例的半导体器件。例如，在图1的平面视图中显示的、结合了NMIS区域和PMIS区域的近似方形区域被形成为晶体管形成区域并且其配置半导体芯片。此处，优选地是，半导体衬底例如包括p型单晶硅。
在NMIS区域中，形成p型阱区域PWL(p型杂质区)，从而可以形成作为n沟道晶体管工作的功能性NMIS晶体管(功能性n沟道晶体管)。类似地，在PMIS区域中，形成n型阱区域NWL(n型杂质区)，从而可以形成作为p沟道晶体管工作的功能性PMIS晶体管(功能性p沟道晶体管)。
根据图1至图3，NMIS区域中的功能性NMIS晶体管具有所谓的NMIS结构，该NMIS结构包括n型有源区域ACN和n型栅极电极GTN。此处，n型有源区域ACN意指充当形成n沟道MIS晶体管的源极区域和漏极区域的区域。继而，n型栅极电极GTN意指通过将形成n沟道MIS晶体管的上电极及其下方的栅极绝缘膜结合而形成的区域。此处，图2和图3的截面图显示了栅极电极的截面结构，而有源区域在图中未示出。
类似地，PMIS区域中的功能性PMIS晶体管具有所谓的PMIS结构，该PMIS结构包括p型有源区域ACP和p型栅极电极GTP。此处，p型有源区域ACP意指充当配置p沟道MIS晶体管的源极区域和漏极区域的区域。继而，p型栅极电极GTP意指通过将配置p沟道MIS晶体管的上电极及其下方的栅极绝缘膜结合而形成的区域。
在NMIS区域中除功能性NMIS晶体管之外的区域中，以混合的方式将虚设NMIS晶体管(外围n型栅极结构)和虚设PMIS晶体管(外围p型栅极结构)设置为多个虚设晶体管(第一外围晶体管)。第一外围晶体管指代在NMIS区域中形成的所有虚设NMIS晶体管和虚设PMIS晶体管。每个虚设NMIS晶体管具有所谓的NMIS结构，该NMIS结构包括虚设n型有源区域ACND和虚设n型栅极电极GTND。继而，每个虚设PMIS晶体管具有所谓的PMIS结构，该PMIS结构包括虚设p型有源区域ACPD和虚设p型栅极电极GTPD。虚设NMIS晶体管和虚设PMIS晶体管围绕功能性NMIS晶体管以彼此之间的一定空间来形成。
在PMIS区域中除功能性PMIS晶体管之外的区域中，以与NMIS区域相同的方式，以混合的方式将虚设NMIS晶体管和虚设PMIS晶体管设置为多个虚设晶体管(第二外围晶体管)。第二外围晶体管指代在PMIS区域中的所有虚设晶体管。此处，虚设NMIS(PMIS)晶体管在如下方面与功能性NMIS(PMIS)晶体管相同，即它们中的每一个都具有包括虚设有源区域、虚设栅极电极和栅极绝缘膜的结构。然而，与功能性NMIS(PMIS)晶体管不同，每个虚设NMIS(PMIS)晶体管可以具有简单地类似于晶体管的结构但是不具有晶体管的功能。
主要根据图1，在功能性NMIS晶体管和具有NMIS结构的虚设NMIS晶体管中的每一个中，在平面视图中，在有源区域ACN和ACND中的每一个周围形成NMIS结构形成区域NMR(n型开口区域)。NMIS结构形成区域是在其中形成具有n型栅极电极GTN或GTND以及有源区域ACN或ACND的NMIS结构的区域。通常，NMIS结构形成区域NMR大于有源区域ACN或ACND。即，在相应的NMIS结构形成区域NMR内部形成功能性NMIS晶体管和虚设NMIS晶体管。
类似地，在功能性PMIS晶体管和具有PMIS结构的虚设PMIS晶体管中的每一个中，在平面视图中，在有源区域ACP和ACPD中的每一个周围形成PMIS结构形成区域PMR(p型形成区域)。PMIS结构形成区域是在其中形成具有p型栅极电极GTP或GTPD以及有源区域ACP或ACPD的PMIS结构的区域。通常，PMIS结构形成区域PMR大于有源区域ACP或ACPD。即，在相应的PMIS结构形成区域PMR内部形成功能性PMIS晶体管和虚设PMIS晶体管。为了使得附图更为明显，未在虚设PMIS晶体管的有源区域ACPD周围示出PMIS结构形成区域PMR。然而，在其中形成虚设晶体管的区域中除了NMIS结构形成区域NMR之外的区域是PMIS结构形成区域PMR。
在上面的实施例中，NMIS结构形成区域NMR和PMIS结构形成区域PMR这两者都形成在NMIS区域和PMIS区域中的每一个中。因此，虚设NMIS晶体管和虚设PMIS晶体管在图1中的NMIS区域和PMIS区域中每一个中共存。
总体而言，在半导体衬底的主表面之上，NMIS区域的面积比例大于PMIS区域的面积比例，并且更具体而言，NMIS区域的面积占整个晶体管形成区域的55％以上以及80％以下。即，反言之，PMIS区域的面积占整个晶体管形成区域的20％以上至45％以下。在此情形下，NMIS结构形成区域NMR的面积总和优选地占NMIS区域和PMIS区域面积总和(晶体管形成区域的总面积)的55％或更少，更优选地占50％。
在NMIS区域和PMIS区域这两者中，在图1的竖直方向中，多个虚设晶体管并不设置成使得栅极电极GTND和GTPD可以沿虚拟直线l排列，而是设置成使得它们的位置可以沿直线l彼此偏离。相对而言，在图1中的水平方向中，虚设晶体管线性地排列成使得所有栅极电极GTND和GTPD可以沿虚拟的直线m类似地排列。为了获得该配置，在图1中的NMIS区域的下部部分处，多个虚设NMIS晶体管被分配成使得它们可以与线性的NMIS结构形成区域NMR交叠。作为排除了NMIS结构形成区域NMR的区域的PMIS结构形成区域PMR也类似地分配成直线形状，并且多个虚设PMIS晶体管线性地排列成它们可以与PMIS结构形成区域PMR交叠。以此方式，虚设NMIS晶体管和虚设PMIS晶体管被分配成相应地线性排列，并且虚设NMIS晶体管和虚设PMIS晶体管因而在NMIS区域中共存。
在NMIS区域和PMIS区域这两者中，在图1中的每个功能性晶体管的右侧上竖直地排列为一排的虚设晶体管被设置成使得虚设NMIS晶体管和虚设PMIS晶体管可以交替地排列(可以彼此相邻)。以此方式，还可以存在在其中设置彼此邻近的虚设晶体管的区域，从而使得相同的NMIS结构或相同的PMIS结构可以并不相继。通过这样做，当在相关区域中形成虚设有源区域ACND和ACPD时，在光刻技术中所使用的注入抗蚀剂可以被容易地剥离。这是由于NMIS结构形成区域NMR和PMIS结构形成区域PMR的面积相比于主表面较小，并且因而注入的抗蚀剂对图案表面的附着力降低。
在功能性NMIS晶体管和具有NMIS结构的虚设NMIS晶体管中，栅极电极GTN和GTND中的每一个具有以下层叠结构。即，主要根据图2和图3，栅极电极GTN和GTND中的每一个具有通过依次堆叠栅极绝缘膜LI(n型绝缘膜)、金属电极GE以及多晶硅电极PE来形成的结构。继而在功能性PMIS晶体管和具有PMIS结构的虚设PMIS晶体管中，栅极电极GTP和GTPD中的每一个具有以下层叠结构。即，栅极电极GTP和GTPD中的每一个具有通过依次堆叠栅极绝缘膜HK(p型绝缘膜)、功函数金属膜WFF(p型绝缘膜)、金属电极GE以及多晶硅电极PE来形成的结构。
NMIS结构中的栅极绝缘膜LI是包括镧的绝缘膜，其例如通过在包括铪(Hf)、硅(Si)或锆(Zr)的氧化物的高介电常数薄膜和包括镧的薄膜之间扩散来形成。继而PMIS结构中的栅极绝缘膜HK是包括铝的绝缘膜，其例如通过在包括铪(Hf)、硅(Si)或锆(Zr)的氧化物的高介电常数薄膜和例如氧化铝(氧化铝膜)之间扩散来形成。继而，金属电极GE是例如包括氮化钛(TiN)的薄膜。
此处，在图1的顶视图中，仅描述NMIS区域和PMIS区域相对半导体衬底SUB的主表面的面积比率、在每个区域中功能性晶体管的形成以及多个虚设晶体管在每个区域中的分配的特征。即，未示出功能性晶体管的占用面积、数目、位置以及其他。具体而言，虽然在图1中示出了一个功能性NMIS晶体管和一个功能性PMIS晶体管，但是实际上形成了多个功能性NMIS晶体管和多个功能性PMIS晶体管。为了清楚地展示p型阱区域PWL、n型阱区域NWL(晶体管形成区域)和MIS晶体管形成在图2和图3的截面图中的半导体衬底SUB的主表面之上，在图1端部处显示了半导体衬底SUB。
下面参考图4至图13来说明根据本实施例的、具有在图1至图3中显示的晶体管形成区域的半导体器件的制造方法。
根据图4和图5，首先将配置半导体芯片的p型硅半导体衬底SUB的主表面例如划分成如图1至图3中显示的NMIS区域和PMIS区域。此处，在平面视图中，NMIS区域和PMIS区域被划分成NMIS区域的面积可以优选地为NMIS区域和PMIS区域的面积总和的55％以上并且80％以下，优选地为50％以上并且80％以下。
后续地，例如通过普通的光刻技术和离子注入技术在半导体衬底SUB的一侧(图中的上侧)上的主表面之上形成p型阱区域PWL和n型阱区域NWL，更具体而言是从在半导体衬底SUB一侧上的主表面至其内部的预期厚度的区域中形成p型阱区域PWL和n型阱区域NWL。
此外，在其中待形成NMIS结构和PMIS结构的区域周围形成隔离绝缘膜SI。隔离绝缘膜SI例如包括硅氧化物膜(SiO2)，并且其将随后形成的邻近晶体管电隔离。
通过普通的膜形成方法在其中形成阱区域NWL和PWL以及隔离绝缘膜SI的半导体衬底SUB的主表面之上依次形成栅极绝缘膜HK、功函数金属膜WFF以及金属电极GE。随后，通过普通的光刻技术形成在其中形成功能性NMIS晶体管和虚设NMIS晶体管的NMIS结构形成区域NMR的区域中的抗蚀剂图案RS开口。如图4所示，甚至在NMIS区域中形成其中抗蚀剂图案RS未开口的区域(将为PMIS结构形成区域PMR的区域)。接着如图5所示，甚至在PMIS区域中形成其中抗蚀剂图案RS开口的区域(将为NMIS结构形成区域NMR)。因而，最终地，NMIS区域和PMIS区域都形成为使得NMIS结构和PMIS结构的虚设晶体管可以共存。
根据图6和图7，通过普通的蚀刻来移除在图4和图5中所示的抗蚀剂图案RS的开口处的金属电极GE和功函数金属膜WFF。
根据图8和图9，例如通过普通的膜形成方法在图6和图7的步骤中形成的图案的整个表面之上沉积镧系薄膜LO。
根据图10和图11，首先在其中移除了金属电极GE和功函数金属膜WFF的区域中，将配置镧系薄膜LO的材料扩散进入栅极绝缘膜HK之下的内部并且镧绝缘膜LI被形成为单个绝缘膜。此处，镧系薄膜LO例如通过热扩散来扩散，以使得浓度可以相对于栅极绝缘膜HK的位置逐渐地改变。
随后，金属电极GE和功函数金属膜WFF之上的、在图6和图7的步骤中未被移除的镧系薄膜LO被移除。后续地，通过普通的膜形成方法在此处所形成的图案的整个表面之上形成包括与金属电极GE相同材料的金属电极GE和多晶硅电极PE。此处，在图10和图11中，可以忽略镧绝缘膜LI之上的金属电极GE和功函数金属膜WFF之上的金属电极GE之间的厚度差异。
根据图12和图13，分别通过普通的光刻技术和蚀刻来对栅极绝缘膜HK和LI、功函数金属膜WFF、金属电极GE和多晶硅电极PE图形化。以此方式，分别形成n型栅极电极GTN、p型栅极电极GTP、虚设n型栅极电极GTND和虚设p型栅极电极GTPD。在以此方式形成这样的各种栅极电极之后，清洁整个半导体衬底SUB。
根据图14和图15，通过普通的光刻技术和离子注入技术在其中形成栅极绝缘膜LI的区域周围(在图中的左侧和右侧)形成n型杂质NR(对应于图1中的有源区域ACN和ACND)以及低浓度n型杂质NNR。类似地，在其中形成栅极绝缘膜HK的区域周围(在图中的左侧和右侧上)形成p型杂质PR(对应于图1中的有源区域ACP和ACPD)和低浓度p型杂质PPR。
通过上述步骤，形成了功能性晶体管和虚设晶体管的NMIS结构和PMIS结构。在其中在图4和图5的步骤中移除抗蚀剂图案RS的区域中形成NMIS结构，并且在其中在图4和图5的步骤中未移除抗蚀剂图案RS的区域中形成PMIS结构。
随后，例如通过回蚀来形成侧壁绝缘膜SW，其例如包括在相应的栅极电极周围(在图14和图15中的左侧和右侧)的氧化硅膜。接着，在相应的栅极电极和杂质的表面之上形成硅化物层SC。通过以下方式来形成硅化物层SC：形成高熔点金属层以便覆盖图案的整个表面，随后应用热处理并且因而使得高熔点金属与硅反应。
进一步后续地，例如通过CVD(化学气相沉积)方法来形成包括硅氧化物膜的层间绝缘膜II1。后续地，对层间绝缘膜II1进行抛光，从而可以通过称为CMP(化学机械抛光)的化学机械抛光方法来使上表面平坦化。接着通过普通的光刻技术和刻蚀技术在层间绝缘膜II1中形成接触孔。每个接触孔的内部的侧部由阻挡金属BRL覆盖，该阻挡金属BRL例如包括钽(Ta)，并且每个接触孔的内部填充有导电膜C1，该导电膜C1例如包括钨(W)。
此外，通过普通的光刻技术和刻蚀技术形成例如包括铝(Al)的金属布线M1。金属布线M1被形成为通过接触C1电耦合至n型杂质NR和p型杂质PR。
此外，在层间绝缘膜II1和金属布线M1之上形成层间绝缘膜II2。后续地，可以在层间绝缘膜II2之上进一步形成一层，其在此处省略说明。
下面说明决定具体在每个虚设MIS晶体管中选择NMIS结构还是PMIS结构的步骤。
根据图16，在图4和图5的步骤中，当决定其中抗蚀剂图案RS开口的NMIS结构形成区域NMR范围时，应用下列步骤。首先，通过例如根据辉光放电光学发射频谱所分析的任意晶体管形成区域的表面的GDS(图形数据库系统)数据来计算平面视图中NMIS结构形成区域NMR在晶体管形成区域(通过GDS分析的区域)中的面积比率(开口率)。如果结果表明为55％或更少(这是预期值)，则在相关的晶体管形成区域的制造步骤中使用形成图4和图5的抗蚀剂图案RS的掩模(即，未附加地形成虚设NMIS晶体管)。
与此同时，如果结果多于预期值并且超过55％，则进行调节以减少其中形成虚设NMIS晶体管的区域。
更具体而言，通过下述的过程来进行计算。在此，例如假设用于在NMIS区域中形成功能性NMIS晶体管的NMIS结构形成区域NMR的量度占整个晶体管形成区域的20％，并且用于在PMIS区域中形成功能性PMIS晶体管的PMIS结构形成区域PMR的量度占整个晶体管形成区域的20％。此处，在此情形下，假设NMIS结构形成区域NMR的面积相对于整个面积的预期比率是50％。
在上面的情形中，优选的是，其中形成虚设晶体管的区域占整个衬底的60％，并且虚设NMIS晶体管占其中形成虚设晶体管的区域的一半，即整个衬底的30％。这可以通过获得在下面的表达式中作为协调比率的X的值来计算：“功能性NMIS晶体管的NMR的面积比率+虚设的面积比率/X＝50％”，并且此处根据表达式20+60/X＝50获得X＝2。
因此，在其中形成虚设晶体管的区域中形成NMIS结构形成区域NMR，从而使得其中形成虚设晶体管的整个区域的一半可以是虚设NMIS晶体管。因此如图1所示，在功能性晶体管的右侧上的竖直方向上排列成排的虚设晶体管被分配成使得虚设NMIS晶体管和虚设PMIS晶体管可以交替地排列(可以彼此邻近)。此外，在功能性晶体管下方线性排列的晶体管可以被分配成使得虚设NMIS晶体管和虚设PMIS晶体管可以在相应的排中交替地形成。通过协调NMIS结构形成区域NMR和PMIS结构形成区域PMR以便以此方式逐排地交替地线性排列，促进了应用协调的步骤，从而使得所有的虚设晶体管的约一半可以是虚设NMIS晶体管。
然而，实际上，在图1中的功能性晶体管下方形成的虚设NMIS晶体管排列成两排，虚设PMIS晶体管排列成一排。因此，所有虚设晶体管的一半以上是NMIS晶体管。然而，整体而言，虚设NMIS晶体管占所有的虚设晶体管的约一半。
如上所述，协调n型开口区域的面积，从而使得在平面视图中，n型开口区域的比率可以占晶体管形成区域中的55％或更少(或50％)。如上所述，超过整个晶体管形成区域的55％的区域是NMIS区域。因此，PMIS结构形成区域PMR至少形成在NMIS区域中一部分处，从而使得NMIS结构形成区域NMR和PMIS结构形成区域PMR可以在NMIS区域中共存。
下面与显示本实施例的对比示例的图17至图23进行比较来说明本实施例的功能和效果。
根据图17和图18，在根据对比示例的半导体器件中，形成以与本实施例相同的面积比率划分的NMIS区域和PMIS区域。同样在根据对比示例的半导体器件中，以与本实施例相同的方式分配多个虚设晶体管。然而在对比示例中，NMIS区域中的所有功能性晶体管和虚设晶体管是具有NMIS结构的功能性NMIS晶体管和虚设NMIS晶体管。进一步地，在对比示例中，PMIS区域中的所有的功能性晶体管和虚设晶体管是具有PMIS结构的功能性PMIS晶体管和虚设PMIS晶体管。
因而在对比示例中，例如在其中NMIS区域的面积比率占整个晶体管形成区域的55％及以上至80％及以下的情形中，NMIS结构形成区域NMR的面积比率同样超过整个面积的55％。
根据图19至图23，在图17和图18中所示的结构的制造方法与在图4至图13中所示的本实施例的结构的制造方法基本相同。图19的步骤对应于图4和图5的步骤，图20的步骤对应于图6和图7的步骤，图21的步骤对应于图8和图9的步骤，图22的步骤对应于图10和图11的步骤，并且图23的步骤对应于图12和图13的步骤。此处，在图19至图23中，在附图中显示了形成NMIS结构的栅极电极GTN和PMIS结构的栅极电极GTP的特征，无论其是功能性的还是虚设的。
如图19所示，在对比示例中，抗蚀剂图案RS在整个NMIS区域之上开口，并且抗蚀剂图案RS根本不在PMIS区域中开口。
在其中NMIS结构形成区域NMR的面积比率高达整个晶体管形成区域的55％以上并且类似于对比示例地使用高介电常数的镧绝缘膜LI的情形中，当栅极电极GTN按图23所示地图形化时，有时出现外来物质FRN可能附着至充当栅极绝缘膜的镧绝缘膜LI的侧部上。由于当对栅极电极进行图形化时使用的含氟(F)的蚀刻气体与镧绝缘膜LI反应，形成了外来物质。该外来物质包括氟化镧。
与此同时，当NMIS结构形成区域NMR相对整个晶体管形成区域的面积比率与本实施例相似地降低至约50％(55％以及以下)时，所形成的虚设NMIS晶体管的比率减少。本发明人认真地研究并且最终发现可以通过减少所形成的具有NMIS结构(即具有镧绝缘膜LI)的晶体管的比率来减少生成外来物质FRN的可能性。因此，通过与本实施例相似地甚至在NMIS区域中将一些虚设晶体管形成为PMIS结构，即使如本实施例那样将高介电常数的镧绝缘膜LI用作NMIS结构的栅极绝缘膜，也可以抑制外来物质FRN的生成。
如果生成了外来物质FRN，则可能出现以下情形，例如功能性晶体管的栅极电极和接触孔可能通过外来物质而短路。因此，如果可以在本实施例中抑制生成外来物质FRN，则可以防止这种短路并且因而抑制因外来物质FRN导致的晶体管的产率降低。
继而在NMIS结构中，充当n型绝缘膜的高介电常数的栅极绝缘膜LI可以包括绝缘材料(MgO2或Y2O3)，该绝缘材料除了镧之外还可以包含镁(Mg)或钇(Y)。即使在形成包含镁或钇的绝缘材料的情形中，仍然存在外来物质可能附着至栅极绝缘膜LI上的可能性。
与此同时，在形成了各种栅极电极之后，在半导体衬底SUB被送至后续步骤之前清洁整个半导体衬底SUB。即使当在形成栅极电极之后并且在半导体衬底SUB经受清洁步骤之前的保留时间较长时，也能抑制外来物质FRN附着至镧绝缘膜LI上。因此，在本实施例中，例如可以使得保留时间长于比较示例，并且最终使所形成的半导体器件的质量稳定。
与此同时，使用虚设晶体管来协调NMIS结构形成区域的面积比率。此处虚设晶体管被形成用于通过CMP使晶体管之上的层间绝缘膜等平坦化时增强平坦度。因此，虚设晶体管并不必然与实际的晶体管一样工作。因此，即使当在NMIS区域中的p型阱区域PWL中形成虚设PMIS晶体管时，半导体器件的功能也没有问题。
(实施例2)
本实施例与实施例1的不同之处在于多个虚设晶体管和NMIS结构形成区域NMR的排列。下面根据附图24至附图27来说明本实施例的半导体器件的配置。
根据图24至图27，在根据本实施例的示例中的任一半导体器件中，形成以类似于实施例1的面积比率划分的NMIS区域和PMIS区域。继而，NMIS结构和PMIS结构这两者至少在NMIS区域的虚设晶体管中共存。
然而，在本实施例中，在NMIS区域和PMIS区域这两者中，在图24至图27中的竖直方向中，分配多个虚设晶体管，从而使得栅极电极GTND和GTPD可以分别在虚拟直线l上排列(根据图24)。相对而言，在图24至图27中的水平方向中，分配虚设晶体管，从而使得栅极电极在虚拟的直线m上可以不按线性排列而是其位置可以沿直线m彼此偏离。
在如上所述地分配虚设晶体管的本实施例中，例如假设如下情形，其中功能性NMIS晶体管的NMIS结构形成区域的量度占整个晶体管形成区域的20％，并且功能性PMIS晶体管的PMIS结构形成区域的量度占整个晶体管形成区域的20％。在此情形中，假设NMIS结构形成区域NMR相对于整个区域的预期面积比率是50％。
在上面的情形中，优选的是，其中形成虚设晶体管的区域占整个衬底的60％，并且虚设NMIS晶体管占其中形成虚设晶体管的区域的一半，即整个衬底的30％。这可以通过获得在下面的表达式中作为协调比率的X的值来计算：“功能性NMIS晶体管的NMR的面积比率+虚设的面积比率/X＝50％”，并且此处根据表达式20+60/X＝50获得X＝2。
因而在上面的情形中，优选的是，如图24的第一示例中所示地交替地设置线性排列的虚设NMIS晶体管的排以及线性排列的虚设PMIS晶体管的排。通过如此行事，交替地形成线性虚设NMIS结构形成区域NMR的排以及线性虚设PMIS结构形成区域PMR的排，从而使得虚设NMIS晶体管可以占其中形成虚设晶体管的整个区域的一半。
后续地，例如假设如下情形，其中功能性NMIS晶体管的NMIS结构形成区域的量度占整个晶体管形成区域的30％，并且功能性PMIS晶体管的PMIS结构形成区域的量度占整个晶体管形成区域的10％。在此情形中，假设NMIS结构形成区域NMR相对于整个区域的预期面积比率是50％。
在上面的情形中，优选的是，其中形成虚设晶体管的区域占整个衬底的60％，并且虚设NMIS晶体管占其中形成虚设晶体管的区域的三分之一，即整个衬底的20％。这可以通过获得在下面的表达式中作为协调比率的X的值来计算：“功能性NMIS晶体管的NMR的面积比率+虚设的面积比率/X＝50％”，并且此处根据表达式30+60/X＝50获得X＝3。
因而在上面的情形中，优选的是，分别线性地排列虚设的NMIS晶体管和虚设PMIS晶体管，从而使得比率可以如图25的第二示例所示近似为一比二。通过如此行事，线性地形成虚设NMIS结构形成区域NMR和虚设PMIS结构形成区域PMR，从而使得虚设NMIS晶体管可以占其中形成虚设晶体管的整个区域的三分之一。
后续地，例如假设如下情形，其中功能性NMIS晶体管的NMIS结构形成区域的量度占整个晶体管形成区域的40％，并且功能性PMIS晶体管的PMIS结构形成区域的量度占整个晶体管形成区域的10％。在此情形中，假设NMIS结构形成区域NMR相对于整个区域的预期面积比率是50％。
如果以与上面的情形相同的方式考虑该情形，则通过表达式40+50/X＝50获得协调比率X＝5。因而在此情形中，优选的是，分别线性地排列虚设NMIS晶体管和虚设PMIS晶体管，从而使得比率可以如图26的第三示例所示近似为一比四。通过如此行事，虚设NMIS晶体管占其中形成虚设晶体管的整个区域的五分之一。
后续地，例如假设如下情形，其中功能性NMIS晶体管的NMIS结构形成区域的量度占整个晶体管形成区域的10％，并且功能性PMIS晶体管的PMIS结构形成区域的量度占整个晶体管形成区域的30％。在此情形中，假设NMIS结构形成区域NMR相对于整个区域的预期面积比率是50％。
如果以与上面的情形相同的方式考虑该情形，则通过表达式10+60/X＝50获得协调比率X＝1.5。因而在此情形中，优选的是，分别线性地排列虚设NMIS晶体管和虚设PMIS晶体管，从而使得比率可以如图27的第四示例所示近似为二比一。通过如此行事，虚设NMIS晶体管占其中形成虚设晶体管的整个区域的三分之二。
此处在图24至图27中，同样以与图1相同的方式，精确而言，与预期面积比率有一些差别，但是虚设NMIS晶体管和虚设PMIS晶体管被分配成可以获得近似的预期面积比率。
由于在图24至图27中的半导体器件除了上面的方面之外与根据实施例1的半导体器件近似相同，因此在图24至图27中与在实施例1中的那些元素相同的元素由相同的符号表示，并且不再重复说明。
具有如上所述的配置的本实施例表现出类似于实施例1的功能和效果。更具体而言，同样在本实施例中，具体地在NMIS区域中，虚设NMIS和虚设PMIS晶体管以与实施例1相同的方式作为虚设晶体管而共存。因此，例如与其中NMIS区域中所有的虚设晶体管都具有NMIS结构的情形相比，其中形成NMIS结构的晶体管的比例减少。因此，以与实施例1相同的方式，可以减少在NMIS结构的栅级绝缘膜包括高介电常数的镧绝缘膜的情形中外来物质附着至镧绝缘膜LI的侧部的概率。
通过根据上面计算方法来决定针对虚设晶体管的每一排的虚设晶体管的NMIS结构形成区域NMR和PIMS结构形成区域PMR的分配，可以形成容易地减少外来物质附着可能性的配置。
根据本发明的实施例2与根据本发明的实施例1的不同之处仅在于上述点。即，上面未描述的根据本发明实施例2的配置、条件、过程、效果等均与根据本发明的实施例1的那些配置、条件、过程、效果等相同。
(实施例3)
本实施例与实施例1的不同之处在于多个虚设晶体管和NMI结构形成区域NMR的排列。下面根据图28和图29来说明根据本实施例的半导体器件的配置。
根据图28和图29，在根据本实施例的示例的任一半导体器件中，形成以类似于实施例1的面积比率划分的NMIS区域和PMIS区域。继而NMIS结构和PMIS结构这两者至少在NMIS区域中的虚设晶体管中共存。
然而，在本实施例中，在NMIS区域和PMIS区域这两者中，在图28和图29中的竖直方向上，分配多个虚设晶体管，从而使得栅极电极GTND和GTPD可以在虚拟直线1排列(根据图28)。此外，在图28和图29中的水平方向上，线性地分配虚设晶体管，从而使得所有的栅极电极GTND和GTPD可以类似地在虚拟直线m上排列(根据图28)。
直线l和直线m彼此近似垂直。因此，在本实施例中，耦合多个虚设晶体管的多个直线彼此近似垂直。
在如上所述地分配虚设晶体管的本实施例中，例如假设如下情形，其中功能性NMIS晶体管的NMIS结构形成区域的量度占整个晶体管形成区域的20％，并且功能性PMIS晶体管的PMIS结构形成区域的量度占整个晶体管形成区域的20％。在此情形中，假设NMIS结构形成区域NMR相对于整个区域的预期面积比率是50％。
如果以与上面实施例相同的方式考虑该情形，则根据表达式20+60/X＝50获得协调比率X＝2。因此，优选的是，虚设NMIS晶体管占所有的虚设晶体管的约一半。即，优选的是，例如虚设NMIS晶体管和虚设PMIS晶体管隔排线性地排列。
在此情形中，例如如图28的第一示例所示，NMIS结构形成区域NMR和PMIS结构形成区域PMR可以分别被形成为在图28中的水平方向上线性地延伸。另外，如图29的第二示例所示，NMIS结构形成区域NMR和PMIS结构形成区域PMR可以分别被形成为在图29中的竖直方向上线性地延伸。
由于图28和图29中的半导体器件除上述方面之外与根据实施例1的半导体器件近似相同，图28和图29中的与实施例1中的元素相同的元素以相同的符号表示，并且不再重复说明。
具有上述这种配置的本实施例同样呈现出类似实施例1的功能和效果。此外，通过沿直线l和垂直于直线l的直线m这两者设置虚设晶体管，进一步促进了线性地形成NMIS结构形成区域NMR和PMIS结构形成区域PMR的步骤。另外，还可以将NMIS结构形成区域NMR和PMIS结构形成区域PMR选择成在图28的直线l或直线m中任一者的方向上延伸。因此，通过类似于本实施例地沿直线l和直线m这两者设置虚设晶体管，可以增加形成NMIS结构形成区域NMR的灵活性。
根据本发明的实施例3与根据本发明的实施例1的不同之处仅在于上述点。即，上面未描述的根据本发明的实施例3的配置、条件、过程、效果等与根据本发明的实施例1的配置、条件、过程、效果等相同。
(实施例4)
本实施例与实施例1的不同之处在于多个虚设晶体管和NMIS结构形成区域NMR的排列。下面根据图30和图31来说明根据本实施例的半导体器件的配置。
根据图30和图31，在根据本实施例的示例中的任一半导体器件中，形成以类似于实施例1的面积比率划分的NMIS区域和PMIS区域。NMIS结构和PMIS结构这两者至少在NMIS区域中的虚设晶体管中共存。
然而，在本实施例中，在NMIS区域和PMIS区域这两者中，多个虚设晶体管并不沿图30和图31中的竖直和水平方向这两者中的直线l和直线m线性地排列，而是其位置被设置成沿该直线彼此偏离。具体地，在功能性晶体管的较低侧上排列的虚设晶体管近似沿与直线l和直线m相交成锐角的直线n排列。
在如上所述地分配虚设晶体管的本实施例中，例如假设如下情形，其中功能性NMIS晶体管的NMIS结构形成区域的量度占整个晶体管形成区域的20％，并且功能性PMIS晶体管的PMIS结构形成区域的量度占整个晶体管形成区域的20％。在此情形中，假设NMIS结构形成区域NMR相对于整个区域的预期面积比率是50％。
如果以与上面实施例相同的方式考虑该情形，则根据表达式20+60/X＝50获得协调比率X＝2。因此，优选的是，虚设NMIS晶体管占所有的虚设晶体管的约一半。即，优选的是，例如虚设NMIS晶体管和虚设PMIS晶体管隔排线性地排列。
因此，当关注虚设晶体管的排以彼此间隔的方式沿直线n延伸地设置时，该排被形成为使得可以交替地设置虚设NMIS晶体管(NMIS结构形成区域NMR)的排和虚设PMIS晶体管(PMIS结构形成区域PMR)的排。因此，总体而言，虚设NMIS晶体管对虚设晶体管的比例约为一半。
由于图30和图31中的半导体器件除上述方面之外与根据实施例1的半导体器件相同，因此图30和图31中的与实施例1中的元素相同的元素以相同的符号表示，并且不再重复说明。
具有上述这种配置的本实施例同样呈现出类似实施例1的功能和效果。此外，由于沿在与直线l和直线m延伸的方向斜交的方向上延伸的直线排列虚设晶体管，因此可以将虚设晶体管设置成具有较高的密集度。即，可以使得邻近的虚设晶体管之间的空间进一步变窄。因此，可以进一步改进在虚设晶体管之上形成的层间绝缘膜等的平坦度。
根据本发明的实施例4与根据本发明的实施例1的不同之处仅在于上述点。即，上面未描述的根据本发明的实施例4的配置、条件、过程、效果等与根据本发明的实施例1的配置、条件、过程、效果等相同。
应该理解，在此公开的实施例在各个方面均为示例性的而非限制性的。旨在使本发明的范围并未在上面的说明中显示，而是在权利要求书部分中显示，并且包括权利要求书的等同意义内以及其范围内的所有修改。
本发明可以尤其有利地应用于具有包括高介电常数的栅极绝缘膜的功能性NMIS晶体管及其虚设图案的半导体器件及其制造方法。
Claims (14)
1.一种半导体器件，包括：
具有主表面的半导体衬底；
形成于所述主表面之上并且具有n型杂质区和p型杂质区的晶体管形成区域；
布置在所述p型杂质区中的功能性n沟道晶体管；
布置在所述n型杂质区中的功能性p沟道晶体管；
在平面视图中设置在所述p型杂质区中的所述功能性n沟道晶体管的外围处的多个第一外围晶体管；以及
在平面视图中设置在所述n型杂质区中的所述功能性p沟道晶体管的外围处的多个第二外围晶体管；
其中将至少所述多个第一外围晶体管设置成使得外围n型栅极结构和外围p型栅极结构可以共存。
2.根据权利要求1所述半导体器件，
其中所述功能性n沟道晶体管和所述外围n型栅极结构包括镧作为n型绝缘膜，以及
其中所述功能性p沟道晶体管和所述外围p型栅极结构包括氧化铝膜作为p型绝缘膜。
3.根据权利要求1所述半导体器件，其中所述多个第一外围晶体管和所述多个第二外围晶体管被设置在n型开口区域和p型形成区域的内部，所述n型开口区域和p型形成区域被线性地形成，以在平面视图中排列成排。
4.根据权利要求1所述半导体器件，其中通过将所述多个第一外围晶体管和所述多个第二外围晶体管的相应阵列彼此连接所形成的直线在平面视图中以直角彼此相交。
5.根据权利要求1所述半导体器件，其中通过将所述多个第一外围晶体管和所述多个第二外围晶体管的相应阵列彼此连接所形成直线在平面视图中以锐角彼此相交。
6.根据权利要求1所述半导体器件，其中所述多个第一外围晶体管和所述多个第二外围晶体管的至少一些被布置成使得所述外围n型栅极结构和所述外围p型栅极结构在平面视图中可以彼此邻近。
7.一种制造半导体器件的方法，包括如下步骤：
在半导体衬底的主表面之上形成n型杂质区和p型杂质区；
在所述p型杂质区中形成功能性n沟道晶体管；
在所述n型杂质区中形成功能性p沟道晶体管；
在平面视图中在所述p型杂质区中除所述功能性n沟道晶体管之外的区域中形成多个第一外围晶体管；以及
在平面视图中在所述n型杂质区中除所述功能性p沟道晶体管之外的区域中形成多个第二外围晶体管；
其中至少所述多个第一外围晶体管被形成为使得外围n型栅极结构和外围p型栅极结构可以共存。
8.根据权利要求7所述的制造半导体器件的方法，
其中所述功能性n沟道晶体管和所述外围n型栅极结构包括镧作为n型绝缘膜，以及
其中所述功能性p沟道晶体管和所述外围p型栅极结构包括氧化铝膜作为p型绝缘膜。
9.根据权利要求7所述的制造半导体器件的方法，
其中所述p型杂质区被形成为使得其超过在形成所述n型杂质区和所述p型杂质区的步骤中的所述n型杂质区和所述p型杂质区的总和的55％；以及
其中形成n型开口区域，使得在其中在所述功能性n沟道晶体管和所述第一外围晶体管和第二外围晶体管中形成所述外围n型栅极结构的n型开口区域的面积可以占在形成所述第一外围晶体管和第二外围晶体管的步骤中的所述n型杂质区和所述p型杂质区的面积总和的55％或更少。
10.根据权利要求9所述的制造半导体器件的方法，其中，在形成所述第一外围晶体管和第二外围晶体管的步骤中，根据平面视图中功能性n沟道晶体管形成区域的面积和平面视图中功能性p沟道晶体管形成区域的面积的数据与参考面积进行比较的结果来协调在其中形成所述外围n型栅极结构的所述n型开口区域在平面视图中的面积。
11.根据权利要求9所述的制造半导体器件的方法，其中，所述多个第一外围晶体管和所述多个第二外围晶体管形成在所述n型开口区域和所述p型形成区域的内部，所述n型开口区域和所述p型形成区域被线性地形成，以在平面视图中排列成排。
12.根据权利要求7所述的制造半导体器件的方法，其中，通过将所述多个第一外围晶体管和所述多个第二外围晶体管的相应阵列彼此连接所形成的直线在平面视图中以直角彼此相交。
13.根据权利要求7所述的制造半导体器件的方法，其中，通过将所述多个第一外围晶体管和所述多个第二外围晶体管的相应阵列彼此连接所形成的直线在平面视图中以锐角彼此相交。
14.根据权利要求7所述的制造半导体器件的方法，其中，所述多个第一外围晶体管和所述多个第二外围晶体管中的至少一些被设置成使得所述外围n型栅极结构和所述外围p型栅极结构在平面视图中可以彼此相邻。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104183490A (zh) * | 2013-05-21 | 2014-12-03 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管的形成方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105514105B (zh) | 2014-09-26 | 2019-08-06 | 联华电子股份有限公司 | 集成电路与其形成方法 |
| US10199283B1 (en) * | 2015-02-03 | 2019-02-05 | Pdf Solutions, Inc. | Method for processing a semiconductor wager using non-contact electrical measurements indicative of a resistance through a stitch, where such measurements are obtained by scanning a pad comprised of at least three parallel conductive stripes using a moving stage with beam deflection to account for motion of the stage |
| US10978438B1 (en) | 2015-12-16 | 2021-04-13 | Pdf Solutions, Inc. | IC with test structures and E-beam pads embedded within a contiguous standard cell area |
| US20170365675A1 (en) * | 2016-06-16 | 2017-12-21 | United Microelectronics Corp. | Dummy pattern arrangement and method of arranging dummy patterns |
| US10153265B1 (en) * | 2017-08-21 | 2018-12-11 | United Microelectronics Corp. | Dummy cell arrangement and method of arranging dummy cells |
| US11133272B1 (en) | 2020-04-23 | 2021-09-28 | Qualcomm Incorporated | Vertically-aligned and conductive dummies in integrated circuit layers for capacitance reduction and bias independence and methods of manufacture |
| JP2022050253A (ja) * | 2020-09-17 | 2022-03-30 | キオクシア株式会社 | 半導体記憶装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040042295A1 (en) * | 2001-09-25 | 2004-03-04 | Ichiro Fujiwara | Nonvolatile semiconductor memory device and its manufacturing method |
| JP2005175214A (ja) * | 2003-12-11 | 2005-06-30 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| CN101038918A (zh) * | 2006-03-15 | 2007-09-19 | 恩益禧电子股份有限公司 | 半导体集成电路设备及虚拟图案排列方法 |
| US20090206451A1 (en) * | 2008-02-20 | 2009-08-20 | Elpida Memory, Inc. | Semiconductor device |
| CN101803005A (zh) * | 2007-08-31 | 2010-08-11 | 格罗方德半导体公司 | 具不同型式与厚度的栅极绝缘层的cmos器件及其形成方法 |
| JP4602440B2 (ja) * | 2008-06-12 | 2010-12-22 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4110792B2 (ja) * | 2002-02-20 | 2008-07-02 | 日本電気株式会社 | 容量素子及び容量素子を用いた半導体集積回路 |
| JP4019275B2 (ja) * | 2003-04-21 | 2007-12-12 | セイコーエプソン株式会社 | 半導体装置 |
| JP4309360B2 (ja) * | 2005-03-10 | 2009-08-05 | エルピーダメモリ株式会社 | 回路セル及び半導体装置 |
| JP2006303377A (ja) * | 2005-04-25 | 2006-11-02 | Renesas Technology Corp | 半導体装置 |
-
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040042295A1 (en) * | 2001-09-25 | 2004-03-04 | Ichiro Fujiwara | Nonvolatile semiconductor memory device and its manufacturing method |
| JP2005175214A (ja) * | 2003-12-11 | 2005-06-30 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| CN101038918A (zh) * | 2006-03-15 | 2007-09-19 | 恩益禧电子股份有限公司 | 半导体集成电路设备及虚拟图案排列方法 |
| CN101803005A (zh) * | 2007-08-31 | 2010-08-11 | 格罗方德半导体公司 | 具不同型式与厚度的栅极绝缘层的cmos器件及其形成方法 |
| US20090206451A1 (en) * | 2008-02-20 | 2009-08-20 | Elpida Memory, Inc. | Semiconductor device |
| JP4602440B2 (ja) * | 2008-06-12 | 2010-12-22 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104183490A (zh) * | 2013-05-21 | 2014-12-03 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管的形成方法 |
| CN104183490B (zh) * | 2013-05-21 | 2017-11-28 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管的形成方法 |
Also Published As
| Publication number | Publication date |
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| TWI531029B (zh) | 2016-04-21 |
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