TWI531029B - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本發明係關於一種半導體裝置及其製造方法，更特定而言係關於一種包括具有高介電常數之絕緣膜之n通道型電晶體及p通道型電晶體之半導體裝置以及其製造方法。
具有n通道型MIS(金屬絕緣體半導體，Metal Insulator Semiconductor)電晶體及p通道型MIS電晶體之CMIS(互補型金屬絕緣體半導體，Complementary Metal Insulator Semiconductor)電晶體已得以廣泛利用。於CMIS電晶體中，於作為電晶體發揮功能之正規(功能用)n通道型電晶體及p通道型電晶體之周邊配置複數個與正規電晶體不同之所謂的虛設圖案。形成該虛設圖案係為了於使半導體積體電路之製造步驟所形成之層間絕緣膜等之最上表面平坦化之稱作CMP(化學機械拋光，Chemical Mechanical Polishing)的處理中提高該最上表面之平坦性。於正規功能電路之周邊形成有複數個虛設圖案之半導體積體電路裝置例如揭示於日本專利特開2007-250705號公報(以下記為「專利文獻1」)中。
日本專利特開2007-250705號公報
於CMIS電晶體中，近年來要求提高用於各電晶體中之閘極絕緣膜之介電常數。因此有時於n通道型電晶體中使用例如鑭(La)系功函數金屬膜作為高介電常數之閘極絕緣膜，於p通道型電晶體中使用例如氧化鋁(AlO)系功函數金屬膜作為高介電常數之閘極絕緣膜。
於自先前以來所設計之CMIS電晶體中，具有例如藉由於p型矽基板形成n型井區域或根據需要形成p型井區域而於p型矽基板並列地排列有n型雜質區域與p型雜質區域之構成。如此於根據井區域劃分電晶體之形成區域之情形時，通常p型井區域占整體之55%~80%左右而相較於n型井區域為較大之比例。因此所形成之電晶體中，正規功能用之電晶體及虛設圖案均為n通道型電晶體之比例較高。
此處於形成具有上述鑭系高介電常數之絕緣膜之n通道型電晶體之情形時，在該絕緣膜之形成時，若進行使用阻劑之圖案化，則可能會於所形成之絕緣膜上附著異物。即於藉由普通照相製版技術後之蝕刻對閘極絕緣膜進行圖案化時，可能會於閘極絕緣膜或閘極電極之側面(邊緣)部附著異物氟化鑭(LaF)。當附著有氟化鑭異物時，會導致該n通道型電晶體之性能降低，並引發產生不良。於專利文獻1中未具體記載此種問題以及解決此種問題之方法。
本發明係鑒於上述問題研究而成者。其目的在於，提供一種在包括具有高介電常數之絕緣膜之n通道型電晶體或p通道型電晶體之半導體裝置中抑制異物附著於n通道型電
晶體之閘極絕緣膜之側面的半導體裝置及其製造方法。
本發明之一實施例之半導體裝置包括以下構成。上述半導體裝置包括：半導體基板，其具有主表面；電晶體形成區域，其具有形成於主表面上之n型雜質區域及p型雜質區域；功能用n通道型電晶體，其配置於p型雜質區域中；功能用p通道型電晶體，其配置於n型雜質區域中；第1周邊用電晶體，其於p型雜質區域之俯視時之功能用n通道型電晶體之周邊配置有複數個；及第2周邊用電晶體，其於n型雜質區域之俯視時之功能用p通道型電晶體之周邊配置有複數個。至少複數個上述第1周邊用電晶體係以周邊用n型閘極結構體與周邊用p型閘極結構體混存之方式而配置。
本發明之一實施例之半導體裝置之製造方法包括以下步驟。首先於半導體基板之主表面上形成n型雜質區域及p型雜質區域。於上述p型雜質區域中形成功能用n通道型電晶體。於上述n型雜質區域中形成功能用p通道型電晶體。於上述p型雜質區域之俯視時之功能用n通道型電晶體以外之區域中形成複數個第1周邊用電晶體。於上述n型雜質區域之俯視時之功能用p通道型電晶體以外之區域中形成複數個第2周邊用電晶體。至少複數個第1周邊用電晶體以周邊用n型閘極結構體與周邊用p型閘極結構體混存之方式而形成。
根據本實施例之半導體裝置及其製造方法，第1周邊用
電晶體之一部分為周邊用p型閘極結構體。即，周邊用n型閘極結構體相對於整個第1周邊電晶體之比例減小。因此，於n通道型電晶體具有鑭系絕緣膜之情形時亦可降低異物附著於n通道型電晶體之絕緣膜之側面之可能性，從而抑制該半導體裝置之良率降低等。
以下，基於圖式說明本發明之實施形態。參照(實施形態1)圖1，本實施形態中之半導體裝置為於半導體基板之主表面上形成有NMIS區域及PMIS區域之構成。例如包含NMIS區域及PMIS區域之、圖1所示之俯視時之大致正方形狀之一個區域形成為電晶體形成區域，構成一個半導體晶片。再者半導體基板較佳為包含例如p型矽單晶之基板。
為於NMIS區域形成作為n通道型電晶體發揮功能之功能用NMIS電晶體(功能用n通道型電晶體)而形成有p型井區域PWL(p型雜質區域)。同樣，為於PMIS區域形成作為p通道型電晶體發揮功能之功能用PMIS電晶體(功能用p通道型電晶體)而形成有n型井區域NWL(n型雜質區域)。
參照圖1~圖3，NMIS區域之功能用NMIS電晶體包括具有n型活性區域ACN及n型閘極電極GTN之所謂的NMIS結構。再者此處n型活性區域ACN係指作為構成n通道型MIS電晶體之源極區域及汲極區域之區域。並且此處n型閘極電極GTN係指包括構成n通道型MIS電晶體之上部電極及其下部之閘極絕緣膜之區域。再者圖2及圖3之剖面圖係表示閘極電極之剖面結構者，省略活性區域之圖示。
同樣，PMIS區域之功能用PMIS電晶體包括具有p型活性區域ACP及p型閘極電極GTP之所謂的PMIS結構。再者，此處p型活性區域ACP係指作為構成p通道型MIS電晶體之源極區域及汲極區域之區域。並且此處p型閘極電極GTP係指包括構成p通道型MIS電晶體之上部電極及其下部之閘極絕緣膜之區域。
於NMIS區域中之功能用NMIS電晶體以外之區域中，混存配置有虛設用NMIS電晶體(周邊用n型閘極結構體)以及虛設用PMIS電晶體(周邊用p型閘極結構體)作為複數個虛設用電晶體(第1周邊用電晶體)。第1周邊用電晶體係指形成於NMIS區域中之全部虛設用NMIS電晶體及虛設用PMIS電晶體。虛設用NMIS電晶體包括具有虛設用n型活性區域ACND及虛設用n型閘極電極GTND之所謂的NMIS結構。並且虛設用PMIS電晶體包括具有虛設用p型活性區域ACPD及虛設用p型閘極電極GTPD之所謂的PMIS結構。虛設用NMIS電晶體及虛設用PMIS電晶體係於功能用NMIS電晶體之周邊相互隔開間隔而形成。
並且於PMIS區域中之功能用NMIS電晶體以外之區域中，與NMIS區域相同，混存配置有虛設用NMIS電晶體及虛設用PMIS電晶體作為複數個虛設用電晶體(第2周邊用電晶體)。第2周邊用電晶體係指PMIS區域之全部虛設用電晶體。此處虛設用NMIS(PMIS)電晶體於為包括虛設用活性區域、虛設用閘極電極及閘極絕緣膜之結構體之方面與功能用NMIS(PMIS)電晶體相同。然而虛設用NMIS(PMIS)電
晶體亦可為並非如功能用NMIS(PMIS)電晶體般具有作為電晶體之功能之、僅與電晶體相同之結構體。
主要參照圖1，於具有上述NMIS結構之功能用NMIS電晶體及虛設用NMIS電晶體中，於俯視時之活性區域ACN、ACND之周圍形成有NMIS結構形成區域NMR(n型開口區域)。NMIS結構形成區域NMR係指形成具有n型閘極電極GTN、GTND以及活性區域ACN、ACND之NMIS結構之區域。通常，NMIS結構形成區域NMR較活性區域ACN、ACND寬廣。即功能用NMIS電晶體或虛設用NMIS電晶體形成於NMIS結構形成區域NMR之內部。
並且同樣，於具有PMIS結構之功能用PMIS電晶體及虛設用PMIS電晶體中，於俯視時之活性區域ACP、ACPD之周圍形成有PMIS結構形成區域PMR(p型形成區域)。PMIS結構形成區域PMR係指形成具有p型閘極電極GTP、GTPD以及活性區域ACP、ACPD之PMIS結構之區域。通常，PMIS結構形成區域PMR比活性區域ACP、ACPD寬廣。即功能用PMIS電晶體或虛設用PMIS電晶體係形成於PMIS結構形成區域PMR之內部。再者，為了使圖易於觀察，於虛設用PMIS電晶體之活性區域ACPD之周圍未圖示PMIS結構形成區域PMR。但是形成虛設用電晶體之區域中之、NMIS結構形成區域NMR以外之區域為PMIS結構形成區域PMR。
於以上態樣中NMIS區域、PMIS區域均形成有NMIS結構形成區域NMR及PMIS結構形成區域PMR兩者。因此於圖1
中，NMIS區域、PMIS區域均混存有虛設用NMIS電晶體及虛設用PMIS電晶體。
此處，通常NMIS區域於半導體基板主表面上所占之面積之比例比PMIS區域大，具體而言上述NMIS區域之面積為超過電晶體形成區域之整個面積之55%且為80%以下。
即，反之，上述PMIS區域之面積為整個電晶體形成區域之面積之20%以上且未達45%。此時之NMIS結構形成區域NMR之面積之和較佳為NMIS區域與PMIS區域之面積之和(整個電晶體形成區域之面積)之55%以下，更佳為50%。
於NMIS區域、PMIS區域中，複數個虛設用電晶體關於圖1之上下方向並非以於虛擬直線l上對齊閘極電極GTND、GTPD之方式而配置，而是以自直線l起相互錯開位置之方式而配置。與此相對，此等虛設用電晶體關於圖1之左右方向，以於虛擬直線m上將閘極電極GTND、GTPD全部同樣地對齊之方式排列為直線狀。為了形成此種構成，於圖1之NMIS區域之下方，複數個虛設用NMIS電晶體以重疊於一條直線狀之NMIS結構形成區域NMR中之方式而配置。作為與NMIS結構形成區域NMR間隔之區域的PMIS結構形成區域PMR亦同樣係配置為一條直線狀，複數個虛設用PMIS電晶體以重疊於該PMIS結構形成區域PMR中之方式並列地排列為直線狀。如此，藉由以排列為直線狀之方式配置虛設用NMIS電晶體及虛設用PMIS電晶體之各者，而於NMIS區域中混存虛設用NMIS電晶體及虛設用PMIS電晶體。
惟NMIS區域、PMIS區域均係以虛設用NMIS電晶體與虛設用PMIS電晶體交替排列之方式(相互鄰接之方式)而配置於圖1中之功能用電晶體之右側沿上下方向排列為一行之虛設用電晶體。於如此相互鄰接之虛設用電晶體中亦存在以NMIS結構與PMIS結構不連續之方式而配置之區域。如此一來，於形成該區域之虛設用活性區域ACND、ACPD時之照相製版技術中所使用之注入阻劑之剝離變得容易。其原因在於，NMIS結構形成區域NMR及PMIS結構形成區域PMR於主表面上為較小之面積，因此對該注入阻劑之圖案表面上之附著力減小。
於具有上述NMIS結構之功能用NMIS電晶體及虛設用NMIS電晶體中，閘極電極GTN、GTND包括以下層疊結構。即，主要參照圖2及圖3，閘極電極GTN、GTND具有將閘極絕緣膜LI(n型用絕緣膜)、金屬電極GE以及多晶矽電極PE按照該順序層疊而成之結構。並且於具有上述PMIS結構之功能用PMIS電晶體及虛設用PMIS電晶體中，閘極電極GTP、GTPD包括以下層疊結構。即閘極電極GTP、GTPD具有將閘極絕緣膜HK(p型用絕緣膜)、功函數金屬膜WFF(p型用絕緣膜)、金屬電極GE以及多晶矽電極PE按照該順序層疊而成之結構。
上述NMIS結構中之閘極絕緣膜LI例如為藉由使包括高介電常數之鉿(Hf)、矽(Si)或鋯(Zr)之氧化物的薄膜以及包括鑭的薄膜擴散而形成之包含鑭之絕緣膜。再者上述PMIS結構中之閘極絕緣膜HK例如為藉由使包括高介電常
數之鉿(Hf)、矽(Si)或鋯(Zr)之氧化物的薄膜以及例如氧化鋁(氧化鋁膜)擴散而形成之包含鋁之絕緣膜。進而金屬電極GE例如為包括氮化鈦(TiN)之薄膜。
再者於圖1之俯視圖中僅記載有半導體基板SUB之主表面上之NMIS區域、PMIS區域之面積比、功能用電晶體形成於各區域中之情況、以及複數個虛設用電晶體配置於各區域中之態樣。換言之其未表示功能用電晶體之面積佔有率、數量或位置等。具體而言，於圖1中功能用NMIS電晶體及功能用PMIS電晶體係各圖式一個，但實際上兩者均形成複數個。並且，為了於圖2或圖3之剖面圖中明示上述p型井區域PWL、n型井區域NWL(電晶體形成區域)或各MIS電晶體形成於半導體基板SUB之主表面上之情況，而於圖1之端部表示半導體基板SUB。
繼而，作為本實施形態之半導體裝置，使用圖4~圖13說明圖1~圖3所示之電晶體形成區域之製造方法。
參照圖4及圖5，首先如圖1~圖3所示，例如於構成半導體晶片之、p型矽半導體基板SUB之主表面上劃分為NMIS區域及PMIS區域。此處較佳為以NMIS區域之俯視時之面積超過NMIS區域與PMIS區域之面積和之55%之方式劃分，更佳為以超過55%且為80%以下之方式劃分。
繼而，於半導體基板SUB之一(圖之上側)主表面上，更具體而言係距半導體基板SUB之一主表面為內部之所需厚度之區域中，例如藉由普通之照相製版技術及離子注入技術，形成p型井區域PWL及n型井區域NWL。
並且於欲形成上述NMIS結構或PMIS結構之區域之周圍形成分離絕緣膜SI。分離絕緣膜SI例如藉由矽氧化膜(SiO2)形成，用於電氣分離之後所形成之鄰接之電晶體之間。
於形成有上述井區域NWL、PWL或分離絕緣膜SI之半導體基板SUB之主表面上，藉由普通成膜方法依序形成閘極絕緣膜HK、功函數金屬膜WFF、金屬電極GE。然後，藉由普通照相製版技術，形成在將功能用NMIS電晶體及虛設用NMIS電晶體之NMIS結構形成區域NMR形成之區域中開口之阻劑圖案RS。如圖4所示，形成在NMIS區域中阻劑圖案RS亦不開口之區域(作為PMIS結構形成區域PMR之區域)。並且如圖5所示，形成在PMIS區域中阻劑圖案RS亦開口之區域(作為NMIS結構形成區域NMR之區域)。因此，最終NMIS區域、PMIS區域均係以NMIS結構及PMIS結構之虛設用電晶體混存之方式而形成。
參照圖6及圖7，藉由普通蝕刻，除去圖4及圖5之阻劑圖案RS之開口部之金屬電極GE及功函數金屬膜WFF。
參照圖8及圖9，藉由普通成膜方法，於圖6及圖7之步驟所形成之圖案之全部面上例如沈積鑭系薄膜LO。
參照圖10及圖11，首先於已除去金屬電極GE及功函數金屬膜WFF之區域中，構成鑭系薄膜LO之材料擴散至其下之閘極絕緣膜HK之內部，形成作為單一絕緣膜之鑭絕緣膜LI。此處鑭系薄膜LO例如藉由熱擴散以相對於閘極絕緣膜HK之各位置而濃度緩慢傾斜之方式擴散。
然後，除去於圖6及圖7之步驟中未除去之金屬電極GE及功函數金屬膜WFF上之鑭系薄膜LO。繼而藉由普通成膜方法於此處所形成之圖案之全部面上形成包括與上述金屬電極GE相同之材質之金屬電極GE及多晶矽電極PE。再者於圖10及圖11中已忽視鑭絕緣膜LI上與功函數金屬膜WFF上之金屬電極GE之厚度差。
參照圖12及圖13，藉由普通之照相製版技術及蝕刻，將閘極絕緣膜HK、LI、功函數金屬膜WFF、金屬電極GE及多晶矽電極PE之各者圖案化。如此形成n型閘極電極GTN、p型閘極電極GTP、虛設用n型閘極電極GTND、虛設用p型閘極電極GTPD之各者。於如此形成各種閘極電極之後，清洗整個該半導體基板SUB。
參照圖14及圖15，使用普通之照相製版技術及離子注入技術，於形成有閘極絕緣膜GI之區域之周圍(圖之左右側)形成n型雜質NR(相當於圖1之活性區域ACN、ACND)及低濃度n型雜質NNR。同樣，於形成有閘極絕緣膜HK之區域之周圍(圖之左右側)形成p型雜質PR(相當於圖1之活性區域ACP、ACPD)及低濃度p型雜質PPR。
藉此，形成各功能用電晶體及虛設用電晶體之NMIS結構或PMIS結構。NMIS結構係於圖4及圖5之步驟中形成於已除去阻劑圖案RS之區域，PMIS結構係於圖4及圖5之步驟中形成於未除去阻劑圖案RS之區域。
然後，例如藉由回蝕，於各閘極電極之周圍(圖14及圖15之左右側)形成例如包括矽氧化膜之側壁絕緣膜SW。並
且於各閘極電極及雜質之表面上形成矽化物層SC。矽化物層SC係藉由於以覆蓋圖案之全部表面之方式形成高熔點金屬層之後施加熱處理使高熔點金屬與矽反應而形成。
進而然後，例如使用CVD(化學氣相沈積，Chemical Vapor Deposition)法形成包括矽氧化膜之層間絕緣膜II1。
然後，藉由稱作為CMP(Chemical Mechanical Polishing)之化學機械研磨法，以上表面達到平坦之方式對該層間絕緣膜II1進行研磨。進而藉由普通之照相製版技術及蝕刻技術，於層間絕緣膜II1上形成接觸孔。接觸孔之內部之側面例如由包括鉭(Ta)等之位障金屬BRL覆蓋，接觸孔之內部例如由包括鎢(W)之導電膜C1填充。
進而藉由普通之照相製版技術及蝕刻技術，例如形成包括鋁(Al)之金屬配線M1。金屬配線M1係以通過接點C1而與n型雜質NR、p型雜質PR電性連接之方式形成。
進而於層間絕緣膜II1、金屬配線M1上形成層間絕緣膜II2。然後亦可進而層疊上部之層，此處省略說明。
繼而，尤其對決定於各虛設用MIS電晶體中選用NMIS結構及PMIS結構中之哪一者之步驟進行說明。
參照圖16，於圖4及圖5之步驟中，於決定阻劑圖案RS已開口之NMIS結構形成區域NMR之範圍時，進行以下所示之各處理。首先例如根據使用輝光放電發光光譜法而分析出之任意電晶體形成區域之表面上之GDS(輝光放電光譜法，Glow Discharge Spectroscopy)資料，算出電晶體形成區域(藉由GDS分析之區域)內之NMIS結構形成區域NMR之
俯視時之面積之比例(開口率)。其結果例如若為作為所需值之55%以下，則係直接使用該電晶體形成區域之製造步驟中之、形成上述圖4及圖5之阻劑圖案RS之掩膜(即不添加形成虛設用NMIS電晶體)。
但是上述結果例如若高於所需值而超過55%，則進行使形成虛設用NMIS電晶體之區域減少之調整。
更具體而言係按照以下所述之順序算出。此處例如考慮用於形成NMIS區域中之功能用NMIS電晶體之NMIS結構形成區域NMR之大小為整個電晶體形成區域之20%，且用於形成PMIS區域中之功能用PMIS電晶體之PMIS結構形成區域PMR之大小為整個電晶體形成區域之20%之情形。再者假定此時之NMIS結構形成區域NMR相對於整體之所需面積比例為50%。
於上述情形時，較佳為形成虛設用電晶體之區域占整個基板之60%，且形成虛設用電晶體之區域中之一半即整個基板之30%為虛設用NMIS電晶體。此可藉由求出功能用NMIS電晶體之NMR之面積比例+虛設之面積比例/X=50%之X之值作為調整比例而算出，此處根據20+60/X=50而求出X=2。
因此，以形成虛設用電晶體之整個區域中之1/2為虛設用NMIS電晶體之方式於形成虛設用電晶體之區域形成NMIS結構形成區域NMR。因此如圖1所示，於功能用電晶體之右側沿上下方向排列為一行之虛設用電晶體係以虛設用NMIS電晶體與虛設用PMIS電晶體交替排列之方式(相互
鄰接之方式)而配置。並且於功能用電晶體之下側排列為直線狀之虛設用電晶體之虛設用NMIS電晶體與虛設用PMIS電晶體係每隔一行地交替配置。若如此以各一行地呈直線狀地成為NMIS結構形成區域NMR、PMIS結構形成區域PMR之任一者之方式調整，則調整為整個虛設用電晶體之約一半係虛設用NMIS電晶體之步驟可更容易地進行。
再者實際上，圖1之功能用電晶體之下側之虛設用NMIS電晶體為兩行，與此相對，虛設用PMIS電晶體為一行。
因此全部虛設用電晶體之半數以上為NMIS電晶體。然而整體上虛設用NMIS電晶體為全部虛設用電晶體之約一半。
如上述般以電晶體形成區域中之n型開口區域之比例為55%以下(或50%)之方式調整n型開口區域之俯視時之面積。如上所述，整個電晶體形成區域中之超過55%之區域為NMIS區域。因此於至少NMIS區域之一部分形成PMIS結構形成區域PMR，且於NMIS區域以混存之方式形成NMIS結構形成區域NMR、PMIS形成區域及PMR
繼而，一面比較作為本實施形態之比較例之圖17~圖23一面說明本實施形態之作用效果。
參照圖17及圖18，於比較例之半導體裝置中，形成有以與本實施形態相同之面積比例而劃分之NMIS區域及PMIS區域。並且於比較例之半導體裝置中，複數個虛設用電晶體係配置為與本實施形態相同。但是於比較例中，NMIS
區域之全部功能用電晶體及虛設用電晶體係具有NMIS結構之功能用NMIS電晶體及虛設用NMIS電晶體。並且於比較例中，PMIS區域之全部功能用電晶體及虛設用電晶體係具有PMIS結構之功能用PMIS電晶體及虛設用PMIS電晶體。
因此於比較例中，例如於NMIS區域占超過電晶體形成區域整體之55%且為80%以下之面積比例之情形時，NMIS結構形成區域NMR亦具有超過整體之55%之面積比例。
參照圖19~圖23，圖17及圖18所示之結構之製造方法與上述圖4~圖13所示之本實施形態之結構之製造方法基本相同。圖19之步驟對應於圖4、圖5之步驟，圖20之步驟對應於圖6、圖7之步驟，圖21之步驟對應於圖8、圖9之步驟，圖22之步驟對應於圖10、圖11之步驟，圖23之步驟對應於圖12、圖13之步驟。再者於圖19~圖23中，不區分功能用/虛設用而圖示有NMIS結構之閘極電極GTN以及PMIS結構之閘極電極GTP各形成一個之態樣。
如圖19所示，於比較例中，阻劑圖案RS於整個NMIS區域開口，阻劑圖案RS於PMIS區域完全不開口。
於如比較例般NMIS結構形成區域NMR相對於整個晶體形成區域之面積比例超過55%等而較高且使用高介電常數之鑭絕緣膜LI之情形時，如圖23所示，於對閘極電極GTN圖案化時，有時會於作為閘極絕緣膜之鑭絕緣膜LI之側面上附著異物FRN。該異物係藉由含有於對閘極電極圖案化時所使用之氟(F)之蝕刻氣體與鑭絕緣膜LI反應而形成。該
異物包括氟化鑭。
但是若如本實施形態般NMIS結構形成區域NMR相對於整個電晶體形成區域之面積比例少至50%左右(55%以下)，則形成虛設用NMIS電晶體之比例減少。本發明之發明者潛心研究結果發現，若減少形成NMIS結構之比例即具有鑭絕緣膜LI之電晶體之比例，則產生上述異物FRN之可能性降低。因此若如本實施形態般於NMIS區域中亦將一部分虛設用電晶體形成為PMIS結構，則於使用高介電常數之鑭絕緣膜LI作為NMIS結構之閘極絕緣膜之情形時亦可抑制上述異物FRN之產生。
若上述異物FRN產生，則例如功能用電晶體之閘極電極與接觸孔可能經由該異物FRN而短路。因此若可藉由本實施形態抑制異物FRN之產生，則可避免上述短路，因此可抑制異物FRN引起之電晶體之良率降低。
再者NMIS結構中之作為n型用絕緣膜之高介電常數之閘極絕緣膜LI亦可為包括除了包含鑭之外還包含鎂(Mg)或釔(Y)之絕緣體材料(MgO2或Y2O3)者。於形成包含鎂或釔之絕緣體材料之情形時亦有可能於該絕緣膜LI之側面附著異物。
並且，於形成各種閘極電極之後，在進入下一步驟之前清洗半導體基板SUB整體，於閘極電極形成至清洗步驟進行為止之半導體基板SUB之儲存時間較長亦可抑制於鑭絕緣膜LI上附著異物FRN。因此於本實施形態中，例如與比較例相比，可延長上述儲存時間，其結果可使所形成之半
導體裝置之品質更穩定。
再者NMIS結構形成區域之面積比例係使用虛設用電晶體而調整。此處虛設用電晶體係為了提高藉由CMP使電晶體上之層間絕緣膜等平坦化時之平坦性而形成者。因此虛設用電晶體無須作為實際之電晶體動作。因此即便於NMIS區域之p型井區域PWL形成虛設用PMIS電晶體，於半導體裝置之功能上亦不會存在問題。
(實施形態2) 本實施形態與實施形態1相比較，不同處在於複數個虛設用電晶體及NMIS結構形成區域NMR之配置。以下，使用圖24~圖27，說明本實施形態之半導體裝置之構成。
參照圖24~圖27，於本實施形態之任一實施例之半導體裝置中，均形成以與本實施形態1相同之面積比例而劃分之NMIS區域及PMIS區域。而且於至少NMIS區域之虛設用電晶體中混存有NMIS結構及PMIS結構兩者。
惟於本實施形態中，於NMIS區域、PMIS區域中，皆為將複數個虛設用電晶體於圖24~圖27之上下方向以於虛擬直線l(參照圖24)上對齊閘極電極GTND、GTPD之方式而配置。與此相對，此等虛設用電晶體於圖24~圖27之左右方向並非以於虛擬直線m(參照圖24)上同樣對齊之方式排列為直線狀，而是以自直線m起相互錯開位置而配置。
於如上般配置虛設用電晶體之本實施形態中，例如考慮功能用NMIS電晶體之NMIS結構形成區域之大小為整個電晶體形成區域之20%，且功能用PMIS電晶體之PMIS結構
形成區域之大小為整個電晶體形成區域之20%之情形。再者假定此時之NMIS結構形成區域NMR相對於整體之所需面積比例為50%。
於上述情形時，較佳為形成虛設用電晶體之區域為整個基板之60%，且形成虛設用電晶體之區域中之一半即整個基板之30%為虛設用NMIS電晶體。這可藉由求出功能用NMIS電晶體之NMR之面積比例+虛設之面積比例/X=50%之X之值作為調整比例而算出，此處根據20+60/X=50而求出X=2。
因此於上述情形時，如圖24之第1實施例所示，較佳為虛設用NMIS電晶體與虛設用PMIS電晶體係每隔一行地交替配置為直線狀。如此以形成虛設用電晶體之整個區域中之1/2為虛設用NMIS電晶體之方式呈直線狀地每隔一行交替形成虛設用NMIS結構形成區域NMR與虛設用PMIS結構形成區域PMR。
繼而，例如考慮功能用NMIS電晶體之NMIS結構形成區域之大小為整個電晶體形成區域之30%，且功能用PMIS電晶體之PMIS結構形成區域之大小為整個電晶體形成區域之10%之情形。再者假定此時之NMIS結構形成區域NMR相對於整體之所需面積比例為50%。
於上述情形時，較佳為形成虛設用電晶體之區域占基板整體之60%，且形成虛設用電晶體之區域之1/3即整個基板之20%為虛設用NMIS電晶體。這可藉由求出功能用NMIS電晶體之NMR之面積比例+虛設之面積比例/X=50%之X之
值作為調整比例而算出，此處根據30+60/X=50求出X=3。
因此於上述情形時，如圖25之第2實施例所示，較佳為虛設用NMIS電晶體與虛設用PMIS電晶體以大約1：2之比例配置為直線狀。如此以形成虛設用電晶體之整個區域中之1/3為虛設用NMIS電晶體之方式將虛設用NMIS結構形成區域NMR與虛設用PMIS結構形成區域PMR形成為直線狀。
繼而，例如考慮功能用NMIS電晶體之NMIS結構形成區域之大小為整個電晶體形成區域之40%，且功能用PMIS電晶體之PMIS結構形成區域之大小為整個電晶體形成區域之10%之情形。再者假定此時之NMIS結構形成區域NMR相對於整體之所需面積比例為50%。
於該情形時若亦以與上述相同之方式考慮，則調整比例X根據40+50/X=50求出X=5。因此於該情形時，如圖26之第3實施例所示，較佳為虛設用NMIS電晶體與虛設用PMIS電晶體以大約1：4之比例配置為直線狀。如此一來，形成虛設用電晶體之整個區域中之1/5為虛設用NMIS電晶體。
繼而，例如考慮功能用NMIS電晶體之NMIS結構形成區域之大小為整個電晶體形成區域之10%，且功能用PMIS電晶體之PMIS結構形成區域之大小為整個電晶體形成區域之30%之情形。再者假定此時之NMIS結構形成區域NMR相對於整體之所需面積比例為50%。
於該情形時若亦以與上述相同之方式考慮，則調整比例X根據10+60/X=50求出X=1.5。因此於該情形時，如圖27之第4實施例所示，較佳為虛設用NMIS電晶體與虛設用
PMIS電晶體以大約2：1之比例配置為直線狀。如此一來，形成虛設用電晶體之整個區域中之2/3為虛設用NMIS電晶體。
再者圖24~圖27亦與圖1相同，雖然相對於準確所需之面積比例存在誤差，但大致係以所需之面積比例配置虛設用NMIS電晶體及虛設用PMIS電晶體。
於圖24~圖27中，由於上述以外之內容與實施形態1之半導體裝置大致相同，因此於圖24~圖27中係對與實施形態1相同之要素附上相同符號，並不重複對其進行說明。
具有如上構成之本實施形態具有與實施形態1相同之作用效果。具體而言，於本實施形態中，尤其於NMIS區域中，亦與實施形態1相同，虛設用電晶體係混存有虛設用NMIS電晶體及虛設用PMIS電晶體。因此例如與NMIS區域之虛設用電晶體均具有NMIS結構之情形相比，形成NMIS結構之電晶體之比例減少。因此與實施形態1相同，於NMIS結構之閘極絕緣膜包括高介電常數之鑭絕緣膜之情形時，可降低於該鑭絕緣膜LI之側面附著異物之可能性。
並且若使用上述算出方法針對虛設用電晶體之每個排列行而決定虛設用電晶體之NMIS結構形成區域NMR與PMIS結構形成區域PMR之配置，則可簡單地形成將附著上述異物之可能性降低之構成。
本發明之實施形態2僅於以上所述之各點上與本發明之實施形態1不同。即，關於本發明之實施形態2，以上未敍述之構成或條件、順序或效果等均係以本發明之實施形態
1為準。
(實施形態3) 本實施形態與實施形態1相比較，不同處在於複數個虛設用電晶體及NMIS結構形成區域NMR之配置。以下，使用圖28~圖29說明本實施形態之半導體裝置之構成。
參照圖28~圖29，於本實施形態之任一實施例之半導體裝置中，均形成有以與本實施形態1相同之面積比例而劃分之NMIS區域及PMIS區域。並且於至少NMIS區域之虛設用電晶體中混存有NMIS結構與PMIS結構兩者。
但是於本實施形態中，於NMIS區域、PMIS區域中，複數個虛設用電晶體關於圖28~圖29之上下方向，均係以於虛擬直線l(參照圖28)上對齊閘極電極GTND、GTPD之方式而配置。進而此等虛設用電晶體關於圖28~圖29之左右方向，均係以於虛擬直線m(參照圖28)上將閘極電極GTND、GTPD全部同樣地對齊之方式排列為直線狀。
直線l與直線m相互大致正交。因此於本實施形態中，連接虛設用電晶體之排列而成之直線之間相互大致正交。
於如上般配置虛設用電晶體之本實施形態中，例如考慮功能用NMIS電晶體之NMIS結構形成區域之大小為整個電晶體形成區域之20%，且功能用PMIS電晶體之PMIS結構形成區域之大小為整個電晶體形成區域之20%之情形。再者假定此時之NMIS結構形成區域NMR相對於整體之所需面積比例為50%。
於該情形時，若以與上述實施形態相同之方式考慮，則
調整比例X根據20+60/X=50求出X=2。因此較佳為虛設用NMIS電晶體形成為整個虛設用電晶體之約1/2。即例如較佳為虛設用NMIS電晶體與虛設用PMIS電晶體係每隔一行地交替配置為直線狀。
此時例如圖28之第1實施例所示，NMIS結構形成區域NMR及PMIS結構形成區域PMR亦可形成為沿圖28之左右方向延伸之直線狀。或如圖29之第2實施例所示，NMIS結構形成區域NMR及PMIS結構形成區域PMR亦可形成為沿圖29之上下方向延伸之直線狀。
於圖28~圖29中，上述以外之內容與實施形態1之半導體裝置大致相同，因此於圖28~圖29中係對與實施形態1相同之要素附上相同符號，並不重複對其進行說明。
於具有以上構成之本實施形態中亦具有與實施形態1相同之作用效果。並且藉由沿直線l以及與直線l正交之直線m兩者排列虛設用電晶體，而將NMIS結構形成區域NMR或PMIS結構形成區域PMR形成為直線狀之步驟更易於進行。並且亦可選擇所形成之NMIS結構形成區域NMR或PMIS結構形成區域PMR沿圖28之直線l或直線m之任一方向延伸。因此若如本實施形態般沿直線l及直線m之兩者而排列虛設用電晶體，則可提高NMIS結構形成區域NMR之形成自由度。
本發明之實施形態3僅於以上所述之各點上與本發明之實施形態1不同。即，關於本發明之實施形態3，以上未敍述之構成或條件、順序或效果等均係以本發明之實施形態
1為準。
(實施形態4) 本實施形態與實施形態1相比較，不同處在於複數個虛設用電晶體及NMIS結構形成區域NMR之配置。以下，使用圖30~圖31說明本實施形態之半導體裝置之構成。
參照圖30~圖31，於本實施形態之任一實施例之半導體裝置中，均形成有以與本實施形態1相同之面積比例而劃分之NMIS區域及PMIS區域。並且至少於NMIS區域之虛設用電晶體中混存有NMIS結構及PMIS結構兩者。
但是於本實施形態中，於NMIS區域、PMIS區域中，複數個虛設用電晶體關於圖30~圖31之上下方向及左右方向兩者，均未以於直線l及直線m上對齊之方式排列為直線狀，而係自各直線起相互錯開位置而配置。並且，尤其排列於功能用電晶體之下側之虛設用電晶體係大致沿相對於直線l及直線m相互以銳角相交之直線n而排列。
於如上述般配置虛設用電晶體之本實施形態中，例如考慮功能用NMIS電晶體之NMIS結構形成區域之大小為整個電晶體形成區域之20%，且功能用PMIS電晶體之PMIS結構形成區域之大小為整個電晶體形成區域之20%之情形。
再者假定此時之NMIS結構形成區域NMR相對於整體之所需面積比例為50%。
於該情形時，若以與上述實施形態相同之方式考慮，則調整比例X根據20+60/X=50求出X=2。因此，較佳為虛設用NMIS電晶體形成為整個虛設用電晶體之約1/2。即例如
較佳為虛設用NMIS電晶體與虛設用PMIS電晶體係每隔一行地交替配置為直線狀。
因此，若著眼於以在沿直線n之方向上相互間隔延伸之方式而配置之虛設用電晶體之行，則各行係以虛設用NMIS電晶體(NMIS結構形成區域NMR)之行與虛設用PMIS電晶體(PMIS結構形成區域PMR)之行交替配置之方式而形成。因此整體上虛設用電晶體中之虛設用NMIS電晶體所占之比例為約1/2。
於圖30~圖31中，上述以外之內容與實施形態1之半導體裝置大致相同，因此於圖30~圖31中係對與實施形態1相同之要素附上相同符號，並不重複對其進行說明。
於具有以上構成之本實施形態中亦具有與實施形態1相同之作用效果。進而各虛設用電晶體係沿相對於直線l或直線m之延伸方向於傾斜方向上延伸之直線而排列，因此可以更高密度配置虛設用電晶體。換言之可縮小鄰接之虛設用電晶體之間之間隔。因此可進而提高形成於虛設用電晶體上之層間絕緣膜等之平坦度。
本發明之實施形態4僅於以上所述之各點上與本發明之實施形態1不同。即，關於本發明之實施形態4，以上未敍述之構成或條件、順序或效果等均係以本發明之實施形態1為準。
應該瞭解，此次揭示之實施形態於所有方面均為例示，並非限制性者。本發明之範圍係由申請專利範圍表示而非由上述說明表示，且意圖包含與申請專利範圍均等之含義
以及範圍內之所有變更。
本發明尤其可有利地適用於具有包括高介電常數之閘極絕緣膜之功能用NMIS電晶體以及其虛設圖案之半導體裝置及其製造方法中。
ACN‧‧‧n型活性區域
ACND‧‧‧虛設用n型活性區域
ACP‧‧‧p型活性區域
ACPD‧‧‧虛設用p型活性區域
BRL‧‧‧位障金屬
C1‧‧‧導電膜
FRN‧‧‧異物
GE‧‧‧金屬電極
GTN‧‧‧n型閘極電極
GTND‧‧‧虛設用n型閘極電極
GTP‧‧‧p型閘極電極
GTPD‧‧‧虛設用p型閘極電極
HK‧‧‧閘極絕緣膜
II1‧‧‧層間絕緣膜
II2‧‧‧層間絕緣膜
LI‧‧‧閘極絕緣膜
LO‧‧‧鑭系薄膜
M1‧‧‧金屬配線
NMR‧‧‧NMIS結構形成區域
NNR‧‧‧低濃度n型雜質
NR‧‧‧n型雜質
NWL‧‧‧n型井區域
PE‧‧‧多晶矽電極
PMR‧‧‧PMIS結構形成區域
PPR‧‧‧低濃度p型雜質
PR‧‧‧p型雜質
PWL‧‧‧p型井區域
SC‧‧‧矽化物層
SI‧‧‧分離絕緣膜
WFF‧‧‧功函數金屬膜
圖1係表示本發明之實施形態1之半導體裝置之、n型及p型井區域中之功能用電晶體與虛設用電晶體之配置之概略平面圖。
圖2係通過沿圖1之II-II線之部分之尤其詳細表示閘極電極之構成之剖面圖。
圖3係通過沿圖1之III-III線之部分之尤其詳細表示閘極電極之構成之剖面圖。
圖4係表示形成圖2之剖面圖所示之構成之第1步驟之剖面圖。
圖5係表示形成圖3之剖面圖所示之構成之第1步驟之剖面圖。
圖6係表示形成圖2之剖面圖所示之構成之第2步驟之剖面圖。
圖7係表示形成圖3之剖面圖所示之構成之第2步驟之剖面圖。
圖8係表示形成圖2之剖面圖所示之構成之第3步驟之剖面圖。
圖9係表示形成圖3之剖面圖所示之構成之第3步驟之剖
面圖。
圖10係表示形成圖2之剖面圖所示之構成之第4步驟之剖面圖。
圖11係表示形成圖3之剖面圖所示之構成之第4步驟之剖面圖。
圖12係表示形成圖2之剖面圖所示之構成之第5步驟之剖面圖。
圖13係表示形成圖3之剖面圖所示之構成之第5步驟之剖面圖。
圖14係表示經過形成圖2之剖面圖所示之構成之繼圖12之各步驟之後之狀態之剖面圖。
圖15係表示經過形成圖3之剖面圖所示之構成之繼圖13之各步驟之後之狀態之剖面圖。
圖16係表示調整NMIS結構形成區域之面積比例之步驟之流程圖。
圖17係表示作為比較例之半導體裝置之、n型及p型井區域中之功能用電晶體與虛設用電晶體之配置之概略平面圖。
圖18係通過沿圖17之XVIII-XVIII線之部分之尤其詳細表示閘極電極之構成之剖面圖。
圖19係表示形成圖18之剖面圖所示之構成之第1步驟之剖面圖。
圖20係表示形成圖18之剖面圖所示之構成之第2步驟之剖面圖。
圖21係表示形成圖18之剖面圖所示之構成之第3步驟之剖面圖。
圖22係表示形成圖18之剖面圖所示之構成之第4步驟之剖面圖。
圖23係表示形成圖18之剖面圖所示之構成之第5步驟之剖面圖。
圖24係表示本發明之實施形態2之第1實施例之半導體裝置之、n型及p型井區域中之功能用電晶體與虛設用電晶體之配置之概略平面圖。
圖25係表示本發明之實施形態2之第2實施例之半導體裝置之、n型及p型井區域中之功能用電晶體與虛設用電晶體之配置之概略平面圖。
圖26係表示本發明之實施形態2之第3實施例之半導體裝置之、n型及p型井區域中之功能用電晶體與虛設用電晶體之配置之概略平面圖。
圖27係表示本發明之實施形態2之第4實施例之半導體裝置之、n型及p型井區域中之功能用電晶體與虛設用電晶體之配置之概略平面圖。
圖28係表示本發明之實施形態3之第1實施例之半導體裝置之、n型及p型井區域中之功能用電晶體與虛設用電晶體之配置之概略平面圖。
圖29係表示本發明之實施形態3之第2實施例之半導體裝置之、n型及p型井區域中之功能用電晶體與虛設用電晶體之配置之概略平面圖。
圖30係表示本發明之實施形態4之第1實施例之半導體裝置之、n型及p型井區域中之功能用電晶體與虛設用電晶體之配置之概略平面圖。
圖31係表示本發明之實施形態4之第2實施例之半導體裝置之、n型及p型井區域中之功能用電晶體與虛設用電晶體之配置之概略平面圖。
ACN‧‧‧n型活性區域
ACND‧‧‧虛設用n型活性區域
ACP‧‧‧p型活性區域
ACPD‧‧‧虛設用p型活性區域
GTN‧‧‧n型閘極電極
GTND‧‧‧虛設用n型閘極電極
GTP‧‧‧p型閘極電極
GTPD‧‧‧虛設用p型閘極電極
NMR‧‧‧NMIS結構形成區域
NWL‧‧‧n型井區域
PMR‧‧‧PMIS結構形成區域
PWL‧‧‧p型井區域
Claims (18)
- 一種半導體裝置，其包括：半導體基板，其具有主表面；電晶體形成區域，其具有形成於上述主表面上之n型雜質區域及p型雜質區域；功能用n通道型電晶體，其配置於上述p型雜質區域中；功能用p通道型電晶體，其配置於上述n型雜質區域中；第1周邊用虛設電晶體，其於上述p型雜質區域之俯視時之上述功能用n通道型電晶體之周邊配置有複數個；及第2周邊用虛設電晶體，其於上述n型雜質區域之俯視時之上述功能用p通道型電晶體之周邊配置有複數個；且至少複數個上述第1周邊用虛設電晶體係以周邊用虛設n型閘極結構體與周邊用虛設p型閘極結構體混存之方式而配置。
- 如請求項1之半導體裝置，其中上述功能用n通道型電晶體及上述周邊用虛設n型閘極結構體包含鑭作為n型用絕緣膜，且上述功能用p通道型電晶體及上述周邊用虛設p型閘極結構體包含氧化鋁膜作為p型用絕緣膜。
- 如請求項1之半導體裝置，其中複數個上述第1及第2周 邊用虛設電晶體配置於以在俯視時呈直線狀排列為一行之方式所形成之n型開口區域及p型形成區域之內部。
- 如請求項2之半導體裝置，其中複數個上述第1及第2周邊用虛設電晶體配置於以在俯視時呈直線狀排列為一行之方式所形成之n型開口區域及p型形成區域之內部。
- 如請求項1至4中任一項之半導體裝置，其中於俯視時連結複數個上述第1及第2周邊用虛設電晶體之各者之排列而成之直線相互正交。
- 如請求項1至4中任一項之半導體裝置，其中於俯視時連結複數個上述第1及第2周邊用虛設電晶體之各者之排列而成之直線相互以銳角相交。
- 如請求項1至4中任一項之半導體裝置，其中複數個上述第1及第2周邊用虛設電晶體中之至少一部分係以於俯視時上述周邊用虛設n型閘極結構體與上述周邊用虛設p型閘極結構體相互鄰接之方式而配置。
- 一種半導體裝置之製造方法，其包括如下步驟：於半導體基板之主表面上形成n型雜質區域及p型雜質區域；於上述p型雜質區域中形成功能用n通道型電晶體；於上述n型雜質區域中形成功能用p通道型電晶體；於上述p型雜質區域之俯視時之上述功能用n通道型電晶體以外之區域中形成複數個第1周邊用電晶體；及於上述n型雜質區域之俯視時之上述功能用p通道型電晶體以外之區域中形成複數個第2周邊用電晶體；且至少複數個第1周邊用電晶體係以周邊用n型閘極結構體與周邊用p型閘極結 構體混存之方式而形成。
- 如請求項8之半導體裝置之製造方法，其中上述功能用n通道型電晶體及上述周邊用n型閘極結構體包含鑭作為n型用絕緣膜，且上述功能用p通道型電晶體及上述周邊用p型閘極結構體包含氧化鋁膜作為p型用絕緣膜。
- 如請求項8之半導體裝置之製造方法，其中於形成上述n型雜質區域及上述p型雜質區域之步驟中，上述p型雜質區域以超過上述n型雜質區域及p型雜質區域之面積和之55%之方式而形成，且於形成上述第1及第2周邊用電晶體之步驟中，以上述功能用n通道型電晶體以及上述第1及第2周邊用電晶體中之形成上述周邊用n型閘極結構體之n型開口區域之面積為上述n型雜質區域及上述p型雜質區域之面積和之55%以下之方式而形成上述n型開口區域。
- 如請求項10之半導體裝置之製造方法，其中於形成上述第1及第2周邊用電晶體之步驟中，根據將上述功能用n通道型電晶體之形成區域之俯視時之面積以及上述功能用p通道型電晶體之形成區域之俯視時之面積之資料與參考面積進行比較而得之結果，而調整形成上述周邊用n型閘極結構體之上述n型開口區域之俯視時之面積。
- 如請求項10之半導體裝置之製造方法，其中複數個上述第1及第2周邊用電晶體形成於以在俯視時呈直線狀排列為一行之方式所形成之上述n型開口區域及p型形成區域之內部。
- 如請求項11之半導體裝置之製造方法，其中複數個上述第1及第2周邊用電晶體形成於以在俯視時呈直線狀排列為一行之方式所形成之上述n型開口區域及p型形成區域之內部。
- 如請求項8至13中任一項之半導體裝置之製造方法，其中於俯視時連結複數個上述第1及第2周邊用電晶體之各者之排列而成之直線相互正交。
- 如請求項8至13中任一項之半導體裝置之製造方法，其中於俯視時連結複數個上述第1及第2周邊用電晶體之各者之排列而成之直線相互以銳角相交。
- 如請求項8至13中任一項之半導體裝置之製造方法，其中複數個上述第1及第2周邊用電晶體中之至少一部分係以於俯視時上述周邊用n型閘極結構體與上述周邊用p型閘極結構體相互鄰接之方式而配置。
- 一種半導體裝置，其包括：半導體基板，其具有主表面；電晶體形成區域，其具有形成於上述主表面上之n型雜質區域及p型雜質區域；功能用n通道型電晶體，其配置於上述p型雜質區域中；功能用p通道型電晶體，其配置於上述n型雜質區域中；第1周邊用電晶體，其於上述p型雜質區域之俯視時之上述功能用n通道型電晶體之周邊配置有複數個；及 第2周邊用電晶體，其於上述n型雜質區域之俯視時之上述功能用p通道型電晶體之周邊配置有複數個；且至少複數個上述第1周邊用電晶體係以周邊用n型閘極結構體與周邊用p型閘極結構體混存之方式而配置；其中於俯視時連結複數個上述第1及第2周邊用電晶體之各者之排列而成之直線相互正交。
- 一種半導體裝置，其包括：半導體基板，其具有主表面；電晶體形成區域，其具有形成於上述主表面上之n型雜質區域及p型雜質區域；功能用n通道型電晶體，其配置於上述p型雜質區域中；功能用p通道型電晶體，其配置於上述n型雜質區域中；第1周邊用電晶體，其於上述p型雜質區域之俯視時之上述功能用n通道型電晶體之周邊配置有複數個；及第2周邊用電晶體，其於上述n型雜質區域之俯視時之上述功能用p通道型電晶體之周邊配置有複數個；且至少複數個上述第1周邊用電晶體係以周邊用n型閘極結構體與周邊用p型閘極結構體混存之方式而配置；其中於俯視時連結複數個上述第1及第2周邊用電晶體之各者之排列而成之直線相互以銳角相交。
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