CN101853811A

CN101853811A - 半导体装置的制造方法

Info

Publication number: CN101853811A
Application number: CN200910134029A
Authority: CN
Inventors: 罗文勋; 刘兴潮; 林明正; 张玉龙
Original assignee: Vanguard International Semiconductor Corp
Current assignee: Vanguard International Semiconductor Corp; Vanguard International Semiconductor America
Priority date: 2009-04-03
Filing date: 2009-04-03
Publication date: 2010-10-06
Anticipated expiration: 2029-04-03
Also published as: CN101853811B

Abstract

本发明提供一种半导体装置的制造方法，包括提供一基板，其具有一第一组件区、一第二组件区和一电容区；于上述第二组件区中形成一图案化第一氧化层；全面性形成一第二氧化层；分别于上述第一组件区、上述第二组件区和上述电容区中的上述第二氧化层上形成多个图案化第一导电层和多个图案化介电层；于上述电容区中形成一图案化第二导电层和被上述图案化第二导电层覆盖的一图案化第三氧化层，其中位于上述电容区的上述图案化第一导电层和上述图案化第二导电层分别作为一电容器的一下电极和一上电极。

Description

半导体装置的制造方法

技术领域

本发明是有关于一种半导体装置的制造方法，特别是有关于一种具有低压组件、高压组件及多晶硅-绝缘层-多晶硅电容器(PIP capacitor)的半导体装置的制造方法。

背景技术

在模拟组件的制造工艺中，栅极多晶硅层、氧化层和另一多晶硅层的组合结构可作为一多晶硅-绝缘层-多晶硅电容器(PIP capacitor，以下简称PIP电容器)，其中上述栅极多晶硅层、氧化层和另一多晶硅层分别作为PIP电容器的下电极、介电层和上电极。PIP电容器的介电层的材质可包括氧化层(oxide)、氮化层-氧化层(NO)或氧化层-氮化层-氧化层(ONO)。为了要达到较高的电容值和较高的电容击穿电压，通常会使用氮化层-氧化层(NO)或氧化层-氮化层-氧化层(ONO)作为PIP电容器的介电层。然而，在已知制造工艺中，PIP电容器的介电层通常于定义下电极之后，顺应性形成于下电极或其它组件的栅极上。因而，在后续刻蚀制造工艺移除不想要的介电层时，形成在组件栅极侧壁的介电层会变得难以移除，甚至会损伤栅极或下电极。尤其是当介电层为氮化层-氧化层(NO)或氧化层-氮化层-氧化层(ONO)时，如果使用稀释氢氟酸溶液(DHF)作为刻蚀剂，以湿刻蚀方式移除介电层时，仅可移除氧化层，但难以移除氮化层。如果使用热磷酸(H₃PO₄)作为刻蚀剂，以湿刻蚀方式移除介电层时，可以移除氮化层，但会损伤例如多晶硅的栅极或下电极。另外，如果使用CF₄/Cl₂/HBr作为刻蚀剂，以干刻蚀方式移除介电层时，可以移除氮化层，但也会损伤例如多晶硅的栅极或下电极。

在此技术领域中，有需要一种具有低压组件、高压组件及PIP电容器的半导体装置的制造方法，以改善上述缺点。

发明内容

有鉴于此，本发明的一实施例是提供一种半导体装置的制造方法，包括提供一基板，所述基板具有一第一组件区、一第二组件区和一电容区；于上述第二组件区中形成一图案化第一氧化层；全面性形成一第二氧化层；分别于上述第一组件区、上述第二组件区和上述电容区中的上述第二氧化层上形成多个图案化第一导电层和多个图案化介电层；于上述电容区中形成一图案化第二导电层和被上述图案化第二导电层覆盖的一图案化第三氧化层，其中位于上述电容区的上述图案化第一导电层和上述图案化第二导电层分别作为一电容器的一下电极和一上电极。

本发明的另一实施例是提供一种半导体装置的制造方法，包括提供一基板，所述基板具有一低压组件区、一高压组件区和一电容区；于上述低压组件区和上述电容区中形成一薄栅极氧化层，并于上述高压组件区中形成一厚栅极氧化层；分别于上述低压组件区中形成一低压组件栅极层、于上述高压组件区中形成一高压组件栅极层、于上述电容区中形成图案化栅极层和其上的一图案化介电层；于上述电容区中形成一图案化多晶硅层以及被上述图案化多晶硅层覆盖的一图案化氧化层，其中位于上述电容区的上述图案化栅极层和上述图案化多晶硅层分别作为一电容器的一下电极和一上电极。

附图说明

图1a至图1j为本发明实施例的半导体装置的制造工艺剖面图。

附图标号

200～基板；

201～浅沟槽隔离物；

300～第一组件区；

302～电容区；

304～第二组件区；

202～第一氧化层；

202a、202b～图案化第一氧化层；

204～第二氧化层；

204a、204b、204c～图案化第二氧化层；

205～图案化高压组件栅极氧化层；

206～第一导电层；

206a、206b、206c～图案化第一导电层；

208a、208b、208c～图案化介电层；

210～第三氧化层；

210a～图案化第三氧化层；

212～第二导电层；

212a～图案化第二导电层；

214～绝缘层；

214a、214b、214c、214d～间隙壁；

218、220～源/漏极区；

250a～第一组件；

250b～电容器；

250c～第二组件。

具体实施方式

以下以各实施例详细说明并伴随着附图说明的范例，作为本发明的参考依据。在附图或说明书描述中，相似或相同的部分皆使用相同的图号。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，附图中各组件的部分将以分别描述说明，值得注意的是，图中未绘示或描述的组件，为本领域技术人员所知的形式，另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。

图1a至图1j为本发明实施例的半导体装置的制造工艺剖面图。本发明实施例的半导体装置的制造方法为具有低压组件、高压组件及多晶硅-绝缘层-多晶硅电容器(PIP capacitor)的半导体装置的制造方法。

请参考图1a，首先，提供一基板200，其具有一第一组件区300、一第二组件区304和一电容区302。在本发明一实施例中，基板200可为硅基板。在其它实施例中，可利用锗化硅(SiGe)、块状半导体(bulk semiconductor)、应变半导体(strained semiconductor)、化合物半导体(compound semiconductor)、绝缘层上覆硅(silicon on insulator，SOI)，或其它常用的半导体基板作为基板200。基板200可植入P型或N型杂质，以针对设计需要改变其导电类型。图1a所示，可于基板200中形成多个浅沟槽隔离物201，以定义出第一组件区300、第二组件区304和和电容区302三个区域。上述第一组件区300、第二组件区304和电容区302可具有任意的相对位置，并不以实施例为限。例如，可利用刻蚀基板200形成凹陷，接着以例如高密度等离子体(high-density plasma，HDP)氧化物的介电材料填入凹陷中，再经由例如为化学机械研磨(chemicalmechanical polish，CMP)的平坦化制造工艺将过量的介电材料移除，以形成浅沟槽隔离物201。上述浅沟槽隔离物201是从基板200表面延伸至基板200中。浅沟槽隔离物201是邻接第一组件区300、电容区302和第二组件区304，并电性隔绝第一组件区300、电容区302和第二组件区304。在本发明实施例中，第一组件区300和第二组件区304可分别为形成不同类型组件的区域，举例来说，第一组件区300可为用以形成例如逻辑组件(logic device)或内存组件(memory device)等的一低压组件区(low voltage device region)300，而第二组件区304可为用以形成例如驱动集成电路(driver IC)等的一高压组件区(highvoltage device region)304。或者，在另一实施例中，第一组件区300可视为用以形成数字组件(digital device)的区域，而第二组件区304可视为用以形成模拟组件(analog device)的区域。另外，图1a所示，电容区302为用以形成电容器的区域，其中也可具有一浅沟槽隔离物201，以使后续形成的电容器设置于其正上方。

接着，全面性形成一第一氧化层202。例如，可利用热氧化法(thermaloxidation)、化学汽相沉积法(chemical vapor deposition，CVD)或原子层化学汽相沉积法(atomic layer CVD，ALD)等薄膜沉积方式形成第一氧化层202，其材质可包括例如氧化物(oxide)、氮化物(nitride)、氮氧化物(oxynitride)、碳氧化物(oxycarbide)或其组合等常用的介电材料。第一氧化层202也可包括氧化铝(aluminum oxide；Al₂O₃)、氧化铪(hafnium oxide，HfO₂)、氮氧化铪(hafniumoxynitride，HfON)、硅酸铪(hafnium silicate，HfSiO₄)、氧化锆(zirconium oxide，ZrO₂)、氮氧化锆(zirconium oxynitride，ZrON)、硅酸锆(zirconium silicate，ZrSiO₄)、氧化钇(yttrium oxide，Y₂O₃)、氧化镧(lanthalum oxide，La₂O₃)、氧化铈(cerium oxide，CeO₂)、氧化钛(titanium oxide，TiO₂)、氧化钽(tantalum oxide，Ta₂O₅)或其组合等高介电常数(high-k，介电常数大于8)的介电材料。

然后，如图1b所示，可于第二组件区304上覆盖图案化光刻胶层(图未显示)，以定义出如图1b所示的图案化第一氧化层202a的形成位置，再以图案化光刻胶层为光掩膜，利用非等向性刻蚀方式，移除位于第一组件区300和电容区302的第一氧化层202，以于第二组件区304形成一图案化第一氧化层202a。之后，将图案化光刻胶层移除。

接着，如图1c所示，全面性且依序形成一第二氧化层204、一第一导电层206和一介电层208。可利用例如热氧化法(thermal oxidation)、化学汽相沉积法(chemical vapor deposition，CVD)或原子层化学汽相沉积法(atomic layerCVD，ALD)等薄膜沉积方式形成第二氧化层204。第一氧化层202和第二氧化层204可包括相同的材质。值得注意的是，第一氧化层202的厚度大于第二氧化层204的厚度。举例来说，第一氧化层202的厚度可介于

至

之间，而第二氧化层204的厚度可介于

至

之间。因此，位于例如高压组件区的第二组件区304中的第一氧化层202和第二氧化层204可视为一高压组件栅极氧化层。而位于例如低压组件区的第一组件区300中的第二氧化层204可视为一低压组件栅极氧化层。可利用例如化学汽相沉积法(CVD)、物理汽相沉积法(PVD)、原子层沉积法(ALD)、溅射法、电镀法等薄膜沉积方式形成第一导电层206，其厚度可介于

至

之间。在本发明一实施例中，第一导电层206可为一多晶硅层。在本发明另一实施例中，第一导电层206可为包括一下层的多晶硅层和一上层的硅化钨层组成的复合层。可利用例如化学汽相沉积(CVD)、高密度等离子体CVD、旋转、溅射、旋转涂布等方式形成介电层208，其厚度可介于至

之间。在本发明一实施例中，介电层208可包括一氧化物层(oxide)、一氮化物层(nitride)或上述的复合层。

然后，可分别于第一组件区300、电容区302及第二组件区304上覆盖图案化光刻胶层(图未显示)，以定义出如图1d所示的图案化第一导电层206a、206b和206c及图案化介电层208a、208b和208c的形成位置，再以图案化光刻胶层为光掩膜，利用非等向性刻蚀方式，移除部分第一导电层206和介电层208，以分别于第一组件区300中形成图案化第一导电层206a和图案化介电层208a；在电容区302中形成图案化第一导电层206b和图案化介电层208b；以及在第二组件区304中形成图案化第一导电层206c和图案化介电层208c。一般而言，可选择适当的刻蚀剂，以同时刻蚀例如多晶硅的第一导电层206和例如包括氧化物或氮化物的介电层208。之后，将图案化光刻胶层移除。

在本发明一实施例中，位于例如低压组件区的第一组件区300的图案化第一导电层206a可视为一低压组件栅极层206a，位于例如高压组件区的第二组件区304的图案化第一导电层206c可视为一高压组件栅极层206c，而位于电容区302的图案化第一导电层206b可视为例如多晶硅-绝缘层-多晶硅电容器(PIP capacitor)的一电容器的下电极。

之后，请参考图1e，顺应性形成一第三氧化层210，且覆盖图案化介电层208a～208c、图案化第一导电层206a～206c和第二氧化层204。可利用例如化学汽相沉积法(CVD)、高密度等离子体CVD、旋转、溅射、旋转涂布等方式形成第三氧化层210，其厚度可介于

至

之间。

接着，请参考图1f，全面性形成一第二导电层212，且覆盖第三氧化层210。可利用例如化学汽相沉积法(CVD)、物理汽相沉积法(PVD)、原子层沉积法(ALD)、溅射法、电镀法等薄膜沉积方式形成第二导电层212，其厚度可介于至

之间。在本发明一实施例中，第二导电层212可为一多晶硅层。

然后，请参考图1g，其显示电容器的上电极的形成方式，可于电容区302上覆盖图案化光刻胶层(图未显示)，以定义出如图1g所示的图案化第二导电层212a的形成位置，再以图案化光刻胶层为光掩膜，利用非等向性刻蚀方式，完全移除位于第一组件区300和第二组件区304的第二导电层212，且部分移除位于电容区302的第二导电层212，以于电容区302中形成一图案化第二导电层212a，其中位于电容区302的图案化第二导电层212a可视为例如多晶硅-绝缘层-多晶硅电容器(PIP capacitor)的一电容器的上电极。

接着，请参考图1h，其显示电容器的介电层的形成方式，可以稀释氢氟酸溶液(DHF)作为刻蚀剂，利用湿刻蚀(wet etching)方式，完全移除位于第一组件区300和第二组件区304的第三氧化层210，且移除位于电容区302的未被图案化第二导电层212a覆盖的第三氧化层210，以于电容区302形成一图案化第三氧化层210a。经过上述步骤，是于电容区302中形成例如多晶硅-绝缘层-多晶硅电容器(PIP capacitor)的一电容器250b，其由下而上依序包括位于浅沟槽隔离物201正上方的图案化第一导电层206b、图案化介电层208b、图案化第三氧化层210a和图案化第二导电层212a。其中图案化第一导电层206b和图案化第二导电层212a可分别作为例如多晶硅-绝缘层-多晶硅电容器(PIPcapacitor)的一电容器的下电极和上电极，而图案化介电层208b和图案化第三氧化层210a可作为例如多晶硅-绝缘层-多晶硅电容器(PIP capacitor)的一电容器的介电层。

图1i和图1j是显示间隙壁的形成方式。请参考图1i，之后，可利用例如化学汽相沉积法(CVD)、高密度等离子体CVD、旋转、溅射、旋转涂布等方式全面性形成一绝缘层214。然后，移除部分绝缘层214和图案化介电层208a和208c，直到露出位于第一组件区300和第二组件区304的图案化第一导电层206a和206c为止，以于第一组件区300的图案化第一导电层206a两侧自对准地形成多个间隙壁214a、于第二组件区304的图案化第一导电层206c两侧自对准地形成多个间隙壁214d。上述间隙壁的形成步骤可同时移除部分的第二氧化层204，因而会于第一组件区300中形成图案化第二氧化层204a，并于第二组件区304中形成图案化第一氧化层202b和图案化第二氧化层204c。因此，位于例如高压组件区的第二组件区304中的图案化第一氧化层202b和图案化第二氧化层204c的组合可视为一图案化高压组件栅极氧化层205。而位于例如低压组件区的第一组件区300中的图案化第二氧化层204a可视为一图案化低压组件栅极氧化层204a。另外，上述间隙壁的形成步骤会分别于电容区302的图案化第一导电层206b和图案化第二导电层212a两侧自对准地形成多个间隙壁214c和214b。

然后，可利用第一组件区300的图案化第一导电层206a、间隙壁214a、第二组件区304的图案化第一导电层206c和间隙壁214d作为屏蔽，再进行一离子植入制造工艺，以分别于第一组件区300和第二组件区304的图案化第一导电层206a和206c两侧的基板200中形成源/漏极区218和220。经过上述步骤，是于第一组件区300形成例如为低压组件的一第一组件250a，并于第二组件区304形成例如为高压组件的一第二组件250c。其中例如为低压组件的第一组件250a包括图案化低压组件栅极氧化层204a、低压组件栅极层206a、间隙壁214a和源/漏极区218。而例如为高压组件的第二组件250c包括图案化高压组件栅极氧化层205、高压组件栅极层206c、间隙壁214d和源/漏极区220。

本发明实施例的半导体装置具有以下优点：本发明实施例的半导体装置的制造方法可制造具有低压组件、高压组件及电容器的半导体装置。用以作为例如多晶硅-绝缘层-多晶硅电容器(PIP capacitor)的电容器的其中之一介电层(例如氮化层)是于定义高压或低压组件的栅极之前形成，因而不会在高压或低压组件的栅极侧壁形成，所以不会有介电残留在栅极侧壁的问题。而后续形成作为例如多晶硅-绝缘层-多晶硅电容器(PIP capacitor)的电容器的另一介电层(例如氧化层)可于形成上电极后，利用湿刻蚀方式去除不想要的介电层，而不会损伤下电极或高压或低压组件的栅极。高压或低压组件的栅极氧化层是于形成栅极之前形成，所以在形成高压或低压组件的栅极的步骤之后，不会增加不想要的热预算(thermal budget)，因而不会影响高压或低压组件的特性。且不会影响例如多晶硅-绝缘层-多晶硅电容器(PIP capacitor)的电容器的特性。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视前附的权利要求书范围为准。

Claims

1.一种半导体装置的制造方法，其特征在于，所述方法包括下列步骤：

提供一基板，所述基板具有一第一组件区、一第二组件区和一电容区；

于所述第二组件区中形成一图案化第一氧化层；

全面性形成一第二氧化层；

分别于所述第一组件区、所述第二组件区和所述电容区中的所述第二氧化层上形成多个图案化第一导电层和多个图案化介电层；以及

于所述电容区中形成一图案化第二导电层和被所述图案化第二导电层覆盖的一图案化第三氧化层，其中位于所述电容区的所述图案化第一导电层和所述图案化第二导电层分别作为一电容器的一下电极和一上电极。

2.如权利要求1所述的半导体装置的制造方法，其特征在于，于所述电容区中形成一图案化第二导电层还包括：

依序形成一第三氧化层和一第二导电层，其中所述第二导电层覆盖所述第三氧化层；

完全移除位于所述第一组件区和所述第二组件区的所述第二导电层，且部分移除位于所述电容区的所述第二导电层；以及

完全移除位于所述第一组件区和所述第二组件区的所述第三氧化层，且移除所述电容区的未被所述图案化第二导电层覆盖的所述第三氧化层。

3.如权利要求1所述的半导体装置的制造方法，其特征在于，所述第一组件区和所述第二组件区分别为一低压组件区和一高压组件区。

4.如权利要求1所述的半导体装置的制造方法，其特征在于，所述电容器是设置于位于所述基板中的一浅沟槽隔离物的正上方。

5.如权利要求1所述的半导体装置的制造方法，其特征在于，位于所述第二组件区中的所述图案化第一氧化层和所述第二氧化层形成一高压组件栅极氧化层。

6.如权利要求1所述的半导体装置的制造方法，其特征在于，所述第二氧化层为一低压组件栅极氧化层。

7.如权利要求1所述的半导体装置的制造方法，其特征在于，所述第一氧化层的厚度大于所述第二氧化层的厚度。

8.如权利要求1所述的半导体装置的制造方法，其特征在于，所述图案化介电层包括一氧化物层、一氮化物层或上述的复合层。

9.如权利要求1所述的半导体装置的制造方法，其特征在于，所述图案化第一导电层包括一多晶硅层。

10.如权利要求1所述的半导体装置的制造方法，其特征在于，所述图案化第一导电层包括一下层的多晶硅层和一上层的硅化钨层组成的复合层。

11.如权利要求1所述的半导体装置的制造方法，其特征在于，所述图案化第二导电层包括一多晶硅层。

12.如权利要求1所述的半导体装置的制造方法，于所述电容区形成所述图案化第三氧化层之后更包括：

全面性形成一绝缘层；以及

移除部分所述绝缘层，直到露出位于所述第一组件区和所述第二组件区的所述图案化第一导电层为止，以于所述第一组件区和所述第二组件区形成多个间隙壁。

13.如权利要求1所述的半导体装置的制造方法，其特征在于，位于所述第一组件区的所述图案化第一导电层为一低压组件栅极层。

14.如权利要求1所述的半导体装置的制造方法，其特征在于，位于所述第二组件区的所述图案化第一导电层为一高压组件栅极层。

15.如权利要求1所述的半导体装置的制造方法，其特征在于，移除所述第三氧化层的方法包括湿刻蚀法。