CN102867827A - 集成电路装置 - Google Patents
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Abstract
本发明公开一种集成电路装置。集成电路装置包括：由绝缘区定义的扩散区，位于基材中；PMOS晶体管，其包括金属栅极、高介电常数介电层及源极/漏极区，所述金属栅极及所述高介电常数介电层设置于所述扩散区上，所述源极/漏极区在第一方向上将所述金属栅极夹于其间；多个虚置扩散区围绕所述扩散区设置，并与所述扩散区具有间隔；以及多个第一虚置图案，位于所述PMOS晶体管在第二方向上的两侧，且位于所述虚置扩散区及所述扩散区之间，其中所述第二方向垂直于所述第一方向。本发明所公开的集成电路装置，通过虚置图案的设置，能够使PMOS晶体管的金属栅极上没有凹蚀缺陷形成，使其AVt值具有显著的进步。
Description
技术领域
本发明有关于集成电路（IC）装置，特别是有关于一种可改善P型金属氧化物半导体（p-type metal-oxide semiconductor，PMOS）晶体管非匹配特性的集成电路装置。
背景技术
随着技术节点（technology node）持续微缩，需要以金属栅极（metal gateelectrode）来取代传统的多晶硅栅电极（polysilicon gate electrode），以改善互补式金属氧化物半导体(complementary metal-oxide semiconductor，CMOS)晶体管的装置性能。后栅极工序（gate last process）为形成金属栅极堆叠的一种工序。在后栅极工序中，金属栅极直至工序的最后阶段才形成。换言之，是先形成虚置半导体层（dummy semiconductor layer）作为CMOS晶体管的栅极结构，随后再以金属层取代虚置半导体层，形成金属栅极。此外，为了减少漏电流，高介电常数栅极介电层（high-k gate dielectrics）通常用来提供足够的有效厚度。
同一集成电路中两个或以上的装置的性能差异称作为非匹配(mismatch)。在普遍的认知中，非匹配特性是使模拟IC设计具有高精确度的一种重要因素。此外，模拟CMOS电路设计特别需要在设计及模拟阶段具有可信赖的晶体管非匹配模组，以达到高精确度。
AVt值为一种重要的CMOS非匹配性能指标，其为与临界电压(Vt)非匹配变动(mismatch fluctuation)及有效装置区域的平方根倒数（inverse square-root）有关。有效装置区域可为装置长度及装置宽度的乘积。一般来说，P型金属氧化物半导体(PMOS)晶体管的AVt值为对应于PMOS晶体管的装置长度与装置宽度乘积的常数。因此，可通过增加PMOS晶体管的装置长度或装置宽度来降低PMOS晶体管的临界电压。然而，在高精确模拟CMOS电路设计中，如使用前述后栅极工序制造PMOS晶体管，PMOS晶体管的AVt值将不再维持为定值，且其会随着PMOS的宽度变动。因此，需要牺牲更多的区域来获取所需的临界电压，且需消耗更多的功率。此外，如欲进一步微缩MOS晶体管的关键尺寸将更显困难。
因此，目前所需要的是一种可适用于CMOS电路设计的新颖集成电路装置，来解决前述的问题。
发明内容
由此，本发明的目的为提供改良式的集成电路装置，以解决上述问题。
一种集成电路的范例实施方式，包括：由绝缘区定义的扩散区，位于基材中；PMOS晶体管，其包括金属栅极、高介电常数介电层及源极/漏极区，所述金属栅极及所述高介电常数介电层设置于所述扩散区上，所述源极/漏极区在第一方向上将所述金属栅极夹于其间；多个虚置扩散区围绕所述扩散区设置，并与所述扩散区具有间隔；以及多个第一虚置图案，位于所述PMOS晶体管在第二方向上的两侧，且位于所述虚置扩散区及所述扩散区之间，其中所述第二方向垂直于所述第一方向。
一种集成电路的另一范例实施方式，包括：主动区，由绝缘区所定义，具有扩散区，所述扩散区位于基材中；多个PMOS晶体管，直接设置于所述扩散区上，并具有平行于第一方向的通道长度；多个虚置扩散区，设置于所述绝缘区上，并围绕所述扩散区；以及多个虚置图案，位于所述绝缘区上，并位于所述虚置扩散区及所述扩散区之间，其中所述虚置图案仅形成于所述PMOS晶体管在第二方向上的两侧，其中所述第二方向垂直于所述第一方向。
一种集成电路的又一范例实施方式，包括：由绝缘区定义的扩散区，位于基材中；PMOS晶体管，其包括金属栅极、高介电常数介电层及源极/漏极区，所述金属栅极及所述高介电常数介电层设置于所述扩散区上，所述源极/漏极区在第一方向上将所述金属栅极夹于其间，其中所述PMOS晶体管在与所述第一方向垂直的第二方向上具有大致大于0.9μm的装置宽度；NMOS晶体管，设置于所述扩散区上及所述PMOS晶体管旁，其中所述NMOS晶体管及所述PMOS晶体管由后栅极工序所制造；多个虚置扩散区，围绕所述扩散区设置，并与所述扩散区具有间隔；以及多个第一虚置图案，位于所述PMOS晶体管在第二方向上的两侧，且位于所述虚置扩散区及所述扩散区之间。
本发明所公开的集成电路装置，通过虚置图案的设置，能够使PMOS晶体管的金属栅极上没有凹蚀缺陷形成，使其AVt值具有显著的进步。
对于已经阅读后续由各附图及内容所显示的较佳实施方式的本领域的技术人员来说，本发明的各目的是明显的。
附图说明
图1为依照本发明一实施例的集成电路装置在后栅极工序的中间阶段的俯视图。
图2为NMOS及PMOS晶体管在不同装置长度及装置宽度下的AVt值。
图3为图1所示的PMOS晶体管沿线段X-X的剖面图。
图4A至4E为CMOS晶体管在后栅极工序的中间阶段的沿CMOS晶体管通道长度的方向的剖面图。
图5A至5C为依照本发明多个实施例的具有虚置图案设置于PMOS晶体管装置宽度方向上的两侧的集成电路装置的俯视图。
具体实施方式
以下以实施例配合附图详细说明本发明，在附图或说明书描述中，相似或相同的部分使用相同的图号。且在附图中，实施例的形状或是厚度可扩大，以简化或方便标示。再者，附图中各组件的部分将会描述说明，值得注意的是，图中未示出或描述的组件，为本领域的技术人员所熟知的形式。此外，文中所用术语“大致”是指在可接受的误差范围内，所属领域的技术人员能够在一定误差范围内解决所述技术问题，基本达到所述技术效果。举例而言，“长度大致上相同”是指在不影响结果正确性时，技术人员能够接受的与“完全相同”有一定误差的长度。”另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。
如图1所示，其为依照本发明一实施例的集成电路装置在后栅极工序的中间阶段的俯视图。此集成电路装置可具有主动区，由环绕其四周的绝缘区104所定义。在一实施例中，主动区可包括扩散区102。互补式金属氧化物半导体(CMOS)晶体管106的阵列可依照后栅极工序设置在扩散区102上。多个虚置多晶硅栅极结构（dummy polygate structures）可形成在虚置扩散区110上，对应着扩散区102环绕设置，以防止在对金属栅极层及层间介电层进行化学机械研磨(chemical Mechanical polishing，CMP)工序时发生过研磨（over-polishing）和/或浅碟（dishing）效应。
然而，经发现到的是，在前述后栅极工序中，尽管已形成许多环绕主动区的虚置多晶硅栅极结构，用于精确CMOS电路设计的PMOS晶体管的AVt值仍会与PMOS晶体管的装置宽度相关。图2为NMOS晶体管及PMOS晶体管各自在不同装置长度及装置宽度下的AVt值。如图2所示，PMOS晶体管与NMOS晶体管不同之处在于：PMOS晶体管的AVt值与其本身的装置长度无关，但PMOS晶体管的AVt值却随其本身的装置宽度增加而恶化。特别值得注意的是，当PMOS晶体管的装置宽度大于其装置长度或其装置宽度大于0.9μm时，AVt值更呈现剧烈恶化。在本揭露中，PMOS晶体管和/或NMOS晶体管的装置长度是指PMOS晶体管和/或NMOS晶体管在垂直于通道长度的方向上的长度；而PMOS晶体管和/或NMOS晶体管的装置宽度是指PMOS晶体管和/或NMOS晶体管在平行于通道长度的方向上的长度。
图3为图1所示的PMOS晶体管沿线段X-X的剖面图。凹蚀部分306形成于PMOS金属栅极330的中央部分，且特别是在PMOS晶体管的装置宽度大于装置长度或其装置宽度大致大于0.9μm（greater than about 0.9μm）时，而上述凹蚀部分在使用多晶硅栅电极的PMOS晶体管中未明显观察到。在后栅极工序中，可能会对NMOS晶体管进行额外的化学机械研磨工序，例如图4E所示的第二化学机械研磨(CMP)工序。此额外的化学机械研磨工序也会一并研磨PMOS晶体管的金属栅极330（图3），而导致对金属栅极330的过研磨。因此，PMOS晶体管的金属栅极的中央具有凹蚀部分306。
如图4A至4E，其为用后栅极工序制造CMOS晶体管在各种中间阶段的沿通道长度方向的剖面图。如图4A所示，首先提供包括PMOS区域406及NMOS区域408的主动区402。PMOS区域406及NMOS区域408可通过浅沟槽隔离区404相互隔离。高介电常数介电层410a及410b各自形成于PMOS区域406及NMOS区域408上。扩散阻障层412a及412b各自形成于高介电常数介电层410a及410b上。虚置栅极414a及414b各自形成于扩散阻障层412a及412b上。掺杂区，例如源极/漏极区420a、420b、422a及422b，形成于基材中并将虚置栅极414a及414b夹于其间。因此，主动区402也可称为CMOS晶体管的扩散区。层间介电层（interlayer dielectric，ILD）424围绕间隔物416a及416b设置。绝缘区(图中未示出)邻接及围绕主动区402。对应于扩散区的虚置扩散区(图中未示出)形成于隔离区上并围绕扩散区。
掺杂区420a及420b可为P型掺杂区，掺杂例如硼或其他第III族元素。掺杂区422a及422b可为N掺杂区，掺杂例如砷、磷或其他第V族元素。高介电常数介电层410a及410b可由例如氧化铪（hafnium oxide）、氧化铪硅、氧化铪钽、氮氧化铪硅、氧化铪钛、氧化铪锆、其他合适的高介电常数介电材料或前述材料的组合来形成。
扩散阻障层412a及412b可各自阻挡金属栅极层中的金属离子扩散进入高介电常数介电层410a及410b。扩散阻障层412a及412b可包括氧化铝、铝、氮化铝、钛、氮化钛、氮化钽或前述材料的组合。虚置栅极414a及414b可包括与层间介电层424具有不同的蚀刻选择性（etching selectivity）的材料，例如，虚置栅极414a及414b可包括多晶硅或金属。间隔物416a及416b可包括氧化物、氮化物、氮氧化物或前述材料的组合。层间介电层424可包括低介电常数介电材料、氧化硅或其他合适的介电材料。
接着，如图4B所示，移除位于PMOS区域406上的虚置栅极414a，以形成暴露扩散阻障层412a的开口426a。遮罩层（mask layer）可为例如硬遮罩层和/或光阻层（图中未示出），其可保护虚置栅极414b在移除虚置栅极414a时不被移除。接着，如图4C所示，沉积应用于PMOS晶体管432a的金属栅极430a于开口426a中。金属栅极430a包括金属、金属碳化物或金属氮化物。金属栅极430a可具有P型功函数（p-type work function）。金属栅极430a可采用例如物理气相沉积(physical vapor deposition，PVD)、化学气相沉积(chemical vapordeposition，CVD)、原子层沉积(atom layer deposition，ALD)、溅镀（sputtering）或其他合适的沉积方法进行沉积，再经过光学微影（photolithography）及蚀刻工序形成图案。随后，对金属栅极430a进行第一化学机械研磨工序440，以移除超出开口426a的金属栅极，使得金属栅极430a具有光滑平坦的表面。
接着，如图4D所示，移除位于NMOS区域408上的虚置栅极414b，以形成暴露出扩散阻障层412b的开口426b。接着，如图4E所示，沉积应用于NMOS晶体管432b的金属栅极430b于开口426b中。金属栅极430b可包括金属、金属碳化物或金属氮化物。金属栅极430b可具有P型功函数。金属栅极层430b可由物理气相沉积、化学气相沉积、原子层沉积、溅镀或其他合适的沉积方法进行沉积，再经光学微影及蚀刻工序形成图案。随后，对金属栅极430b进行第二化学机械研磨工序442，以移除超出开口426b的金属栅极，使得金属栅极430b具有大致上（substantially）平坦的表面。值得注意的是，在第二化学机械研磨工序442也有可能一并研磨金属栅极430a，而导致形成图3所示的凹蚀部分306。
图5A至5C为依照本发明多个实施例的集成电路装置的俯视图。在这些实施例中，集成电路装置具有虚置图案（dummy pattern）设置于PMOS晶体管装置宽度方向上(垂直于装置长度)的两侧并夹设于虚置扩散区与扩散区之间。
如图5A所示，主动区具有扩散区502，由环绕其四周的绝缘区504所定义。如图4A至4E所示的后栅极工序制造的CMOS晶体管506阵列（array）可形成于扩散区502上。CMOS晶体管506阵列可至少包括PMOS晶体管432a邻接于NMOS晶体管432b旁。每一PMOS晶体管432a及NMOS晶体管432b可具有金属栅极、高介电常数介电层、及源极/漏极区，其中源极/漏极区在第一方向上将金属栅极夹于其间。换言之，每一PMOS晶体管432a及NMOS晶体管432b可具有金属栅极及平行于第一方向的通道长度CL(channel length)。需注意的是，虽然在图5A中仅显示一个PMOS晶体管及一个NMOS晶体管，但其他主动组件或被动电路组件，例如逻辑电路、电阻、电感、电容、P型场效晶体管、N型场效晶体管、双接面晶体管(BJT)或其他PMOS晶体管、NMOS晶体管，也可形成于主动区上。在此实施例中，PMOS晶体管432a在平行PMOS晶体管432a通道长度CL的第一方向上具有装置长度L，且于垂直于PMOS晶体管432a通道长度CL的第二方向上具有装置宽度W。在一实施例中，PMOS晶体管432a的装置宽度W可大致大于0.9μm和/或大于PMOS晶体管432a的装置长度L。在某些实施例中，NMOS晶体管432b和/或其他主动组件（active features）可在第一方向上与PMOS晶体管432a排列成行，并与PMOS晶体管432a具有相似或相同的装置长度及装置宽度。
虚置扩散区510可形成于绝缘区504上，环绕扩散区502并与扩散区502具有间隔。在一实施例中，对应于CMOS晶体管506的虚置多晶硅栅极结构可形成于虚置扩散区510上。
此外，虚置图案520可形成在CMOS晶体管(包括PMOS晶体管432a及NMOS晶体管432b)在PMOS晶体管装置宽度W方向上的两侧。虚置图案520可为牺牲层（sacrificial layer），用以防止或减少凹蚀部分形成在CMOS晶体管506阵列的靠近中间部分的晶体管432a及432b上。虚置图案520的顶面可与CMOS晶体管506的顶面齐平。虚置图案520可沿第一方向延伸，且与扩散区502和/或虚置扩散区510在第一方向中具有大致上（substantially）相同的长度。在一实施例中，虚置图案520可与虚置扩散区510同时形成，因而不需使用额外的光罩（photomask）来形成虚置图案520。在另一实施例中，虚置图案520可在对PMOS晶体管432a进行第一化学机械研磨工序440、及对NMOS晶体管432b进行第二化学机械研磨工序442之前的任意工序阶段形成。从俯视图来看，位于CMOS晶体管506两侧的虚置图案520相对于CMOS晶体管506相互对称。
依照本发明另一实施例，如图5B所示，集成电路装置可还包括虚置图案524形成于绝缘区504上，并位于扩散区502在第一方向的两侧。在此实施例中，与前述实施例相同的参考标号代表相同或相似组件。除了在位于CMOS晶体管506在第二方向(垂直于通道长度CL)上的两侧外形成虚置图案520，还可在位于扩散区502在第一方向(平行于通道长度CL)上的两侧形成虚置图案524，虚置图案524位于虚置扩散区510与扩散区502之间。如此，虚置图案520及虚置图案524可提供围绕扩散区502的对称图案，并因此更能防止或减少在后栅极工序中多个化学机械研磨工序可能导致的过研磨和/或浅碟效应。虚置图案524可包括与虚置图案520相似或相同的材料，或者，虚置图案520及524可包括具有不同蚀刻选择性的不同材料。虚置图案524的顶面可与CMOS晶体管506的顶面齐平。
依照本发明的又一实施例，如图5C所示，虚置图案526形成于CMOS晶体管506在第二方向上的两侧，且虚置图案526可包括沿第一方向排列成行的多个分隔区块。在此实施例中，与前述实施例相同的参考标号代表相同或相似组件。如图5C所示，在一实施例中，每一分隔的虚置图案526可对应于一个PMOS或NMOS晶体管，且每一分隔的虚置图案526在第一方向上的长度可与其对应的PMOS或NMOS晶体管的装置长度L大致上相同。因此，虚置图案526可与PMOS晶体管432a及NMOS晶体管432b同时形成，无需使用额外的光罩。在某些实施例中，从俯视图来看，位于CMOS晶体管506两侧的虚置图案526相对于扩散区502相互对称。
虚置图案520、524及526可具有牺牲功能（sacrificial function），以使PMOS晶体管432a在金属栅极430a的中间部分在对NMOS晶体管432b进行CMP工序422时不会形成凹蚀部分。因此，即使是在后栅极工序中，PMOS晶体管432a的金属栅极430a仍可具有光滑平坦的上表面。既然在PMOS晶体管的金属栅极上没有凹蚀缺陷形成，PMOS晶体管的AVt值可具有显著的进步，且甚至达到与使用多晶硅栅极的PMOS晶体管具有相同效果。因此，可实现高精确的具有金属栅极/高介电常数介电质的CMOS模拟电路设计。
以上所述仅为本发明的较佳实施方式，凡依本发明权利要求所做的均等变化和修饰，均应属本发明的涵盖范围。
Claims (21)
1.一种集成电路装置，其特征在于，包括：
由绝缘区定义的扩散区，位于基材中；
PMOS晶体管，其包括金属栅极、高介电常数介电层及源极/漏极区，所述金属栅极及所述高介电常数介电层设置于所述扩散区上，所述源极/漏极区在第一方向上将所述金属栅极夹于其间；
多个虚置扩散区围绕所述扩散区设置，并与所述扩散区具有间隔；以及
多个第一虚置图案，位于所述PMOS晶体管在第二方向上的两侧，且位于所述虚置扩散区及所述扩散区之间，其中所述第二方向垂直于所述第一方向。
2.如权利要求1所述的集成电路装置，其特征在于，所述PMOS晶体管在所述第二方向上具有装置宽度，所述装置宽度大致大于0.9μm。
3.如权利要求1所述的集成电路装置，其特征在于，所述PMOS晶体管在所述第一方向上具有装置长度以及在所述第二方向上具有装置宽度，且所述装置长度小于所述装置宽度。
4.如权利要求1所述的集成电路装置，其特征在于，所述第一虚置图案的顶面与所述PMOS晶体管的顶面齐平。
5.如权利要求1所述的集成电路装置，其特征在于，还包括多个第二虚置图案，位于所述PMOS晶体管在所述第二方向上的两侧，并位于所述虚置扩散区及所述扩散区之间。
6.如权利要求1所述的集成电路装置，其特征在于，所述第一虚置图案包括多晶硅或金属。
7.如权利要求1所述的集成电路装置，其特征在于，所述第一虚置图案在所述第一方向上的长度与所述扩散区在所述第一方向上的长度大致上相同。
8.如权利要求1所述的集成电路装置，其特征在于，每一第一虚置图案在所述第一方向上的长度与所述PMOS晶体管在所述第一方向上的装置长度大致上相同。
9.如权利要求1所述的集成电路装置，其特征在于，还包括多个NMOS晶体管设置于所述扩散区上，且所述NMOS晶体管及所述PMOS晶体管由后栅极工序形成。
10.一种集成电路装置，其特征在于，包括：
主动区，由绝缘区所定义，具有扩散区，所述扩散区位于基材中；
多个PMOS晶体管，直接设置于所述扩散区上，并具有平行于第一方向的通道长度；
多个虚置扩散区，设置于所述绝缘区上，并围绕所述扩散区；以及
多个虚置图案，位于所述绝缘区上，并位于所述虚置扩散区及所述扩散区之间，其中所述虚置图案仅形成于所述PMOS晶体管在第二方向上的两侧，其中所述第二方向垂直于所述第一方向。
11.如权利要求10所述的集成电路装置，其特征在于，所述PMOS晶体管在所述第二方向上具有装置宽度，所述装置宽度大致大于0.9μm。
12.如权利要求10所述的集成电路装置，其特征在于，所述PMOS晶体管在所述第一方向上具有装置长度以及在所述第二方向上具有装置宽度，且所述装置长度小于所述装置宽度。
13.如权利要求10所述的集成电路装置，其特征在于，所述虚置图案的顶面与所述PMOS晶体管的顶面齐平。
14.如权利要求10所述的集成电路装置，其特征在于，所述虚置图案在所述第一方向上的长度与所述主动区在所述第一方向上的长度大致上相同。
15.如权利要求10所述的集成电路装置，其特征在于，每一虚置图案对应于所述PMOS晶体管的其中一者，且每一虚置图案在所述第一方向上的长度与其所对应的PMOS晶体管在所述第一方向上的长度大致上相同。
16.一种集成电路装置，其特征在于，包括：
由绝缘区定义的扩散区，位于基材中；
PMOS晶体管，其包括金属栅极、高介电常数介电层及源极/漏极区，所述金属栅极及所述高介电常数介电层设置于所述扩散区上，所述源极/漏极区在第一方向上将所述金属栅极夹于其间，其中所述PMOS晶体管在与所述第一方向垂直的第二方向上具有大致大于0.9μm的装置宽度；
NMOS晶体管，设置于所述扩散区上及所述PMOS晶体管旁，其中所述NMOS晶体管及所述PMOS晶体管由后栅极工序所制造；
多个虚置扩散区，围绕所述扩散区设置，并与所述扩散区具有间隔；以及
多个第一虚置图案，位于所述PMOS晶体管在第二方向上的两侧，且位于所述虚置扩散区及所述扩散区之间。
17.如权利要求16所述的集成电路装置，其特征在于，所述PMOS晶体管在所述第一方向上具有装置长度，且所述装置长度小于所述装置宽度。
18.如权利要求16所述的集成电路装置，其特征在于，所述虚置图案沿所述第一方向延伸超过所述PMOS晶体管及所述NMOS晶体管。
19.如权利要求16所述的集成电路装置，其特征在于，每一第一虚置图案对应于所述PMOS或所述NMOS晶体管的其中一者，且每一第一虚置图案在所述第一方向上的长度与其所对应的所述PMOS或所述NMOS晶体管在所述第一方向上的长度大致上相同。
20.如权利要求16所述的集成电路装置，其特征在于，还包括多个第二虚置图案，设置于所述PMOS晶体管在所述第一方向上的两侧，并位于所述虚置扩散区与所述扩散区之间。
21.如权利要求16所述的集成电路装置，其特征在于，所述第一虚置图案的顶面与所述PMOS及所述NMOS晶体管的顶面齐平。
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