CN102790049B - 具有硅电阻器的集成电路及其形成方法 - Google Patents

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Abstract

本发明的一个实施例包括一种形成集成电路的方法。提供了具有有源区域和无源区域的衬底。在无源区域中形成多个沟槽。每个沟槽的长度和宽度的均方根小于5μm。在衬底上方沉积隔离材料，从而填充多个沟槽。将隔离材料平坦化，从而形成多个隔离结构。分别在有源区域中的衬底上和多个隔离结构上形成多个硅栅极叠层和至少一个硅电阻器叠层。本发明还提供了具有硅电阻器的集成电路及其形成方法。

Description

具有硅电阻器的集成电路及其形成方法
技术领域
本发明基本上涉及集成电路，更具体地来说，涉及用于形成具有硅电阻器的集成电路的结构和方法。
背景技术
硅电阻器通常用在集成电路(IC)设计中。硅电阻器可以提供用于各种应用方式，比如，模拟、射频(RF)、以及混合模式电路的阻抗匹配。同样，由于技术节点不断减小，因此，通常考虑使用高介电常数(高K)介电材料和金属来形成用于半导体器件，比如，金属氧化物半导体场效应晶体管(MOSFET)的栅极叠层。然而，当将硅电阻器和金属栅MOSFET结合在单个IC芯片上时，会存在各种集成问题。一种解决方法是当形成硅电阻器时，利用伪栅极。可以实现栅极替换工艺，比如，蚀刻工艺、金属栅极填充工艺、以及平坦化工艺，来替换伪栅极。然而，这样可能损害所形成的硅电阻器，或者可能在栅极替换工艺期间形成金属残余。因此，可能会产生短路和器件故障。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种集成电路，包括：衬底，具有有源区域和无源区域，所述有源区域邻近所述无源区域；至少一个隔离结构，被设置在所述无源区域中的所述衬底中，其中，每个隔离结构的长度和宽度的均方根都小于5μm；以及至少一个硅电阻器叠层，被设置在所述至少一个隔离结构上。
在该集成电路中，每两个隔离结构将所述衬底的部分夹在所述隔离结构之间。
在该集成电路中，所述至少一个硅电阻器叠层位于所述两个隔离结构之一上。
在该集成电路中，所述两个隔离结构具有不同的尺寸。
在该集成电路中，多个硅电阻器叠层位于所述两个隔离结构之一上。
根据本发明的另一方面，还提供了一种形成集成电路的方法，所述方法包括：在衬底的无源区域中形成多个沟槽，使得所述衬底的部分被夹置在每两个沟槽之间，其中，每个沟槽的长度和宽度的均方根都小于大约5μm，并且所述衬底进一步包括邻近所述无源区域的有源区域；在所述衬底上方沉积隔离材料，从而填充所述多个沟槽；将所述隔离材料平坦化，从而在所述衬底中的所述沟槽中形成多个隔离结构；在所述衬底上的所述有源区域中形成多个硅栅极叠层，并且在所述多个隔离结构上形成至少一个硅电阻器叠层；在所述衬底的上方形成介电层来围绕所述多个硅栅极叠层和所述至少一个硅电阻器叠层；以及利用对应的多个高K金属栅极替换所述多个硅栅极叠层。
在该方法中，在所述多个隔离结构中的每个上都形成至少一个硅电阻器叠层。
在该方法中，在所述多个隔离结构之一上形成多层硅电阻器叠层。
在该方法中，一部分所述多个隔离结构具有不同的尺寸。
在该方法中，位于每两个沟槽之间的所述衬底的所述部分的宽度与每个沟槽的宽度的比率大于或者等于6％。
在该方法中，替换所述多个硅栅极叠层的工序包括：去除所述多个硅栅极叠层，从而保留被所述介电层围绕的多个开口；在所述衬底上方沉积高K金属栅极的材料，从而填充所述多个开口；以及将所述高K金属栅极的材料平坦化，从而暴露出所述对应的多个高K金属栅极叠层和所述至少一个硅电阻器叠层。
在该方法中，进一步包括：在去除所述多个硅栅极叠层的工序期间，去除所述至少一个硅电阻器叠层的部分；以及在沉积所述高K金属栅极的材料的所述工序期间，利用所述高K金属栅极的材料填充所述至少一个硅电阻器叠层的被去除的部分。
根据本发明的又一方面，提供了一种形成集成电路的方法，所述方法包括：提供具有有源区域和无源区域的衬底，所述有源区域邻近所述无源区域；在所述衬底中的所述无源区域中形成具有相同尺寸的多个沟槽，其中，每个沟槽的长度和宽度的均方根都小于大约5μm；在所述衬底上方沉积隔离材料；将所述隔离材料平坦化，从而在所述衬底中形成多个隔离结构；以及在所述衬底上的所述有源区域中形成多个硅栅极叠层，并且同时在所述多个隔离结构的每个上形成至少一个硅电阻器叠层。
在该方法中，进一步包括：在所述多个硅栅极叠层上方的所述衬底上形成介电层，并且在每个隔离结构上形成所述至少一个硅电阻器叠层；将所述介电层平坦化，从而暴露出所述多个硅栅极叠层和每个所述隔离结构上的所述至少一个硅电阻器叠层；以及利用对应的多个高K金属栅极叠层替换所述多个硅栅极叠层。
在该方法中，所述替换所述多个硅栅极叠层的工序包括：去除所述多个硅栅极叠层，从而保留被所述介电层围绕的多个开口；在所述衬底上方沉积高K金属栅极的材料，从而填充所述多个开口；以及将所述高K金属栅极的材料平坦化，从而暴露出所述对应的多个高K金属栅极叠层和每个所述隔离结构上的所述至少一个硅电阻器叠层。
在该方法中，进一步包括：
在去除所述多个硅栅极叠层的工序期间，去除每个隔离结构上的所述至少一个硅电阻器叠层的部分；以及在沉积所述高K金属栅极的材料的工序期间，利用所述高K金属栅极的材料填充每个隔离结构上的所述至少一个硅电阻器叠层的被去除的部分。
在该方法中，进一步包括：使得每两个沟槽之间的所述衬底的部分所具有的宽度处于大约0.07μm至大约10μm的范围内。
在该方法中，每两个沟槽之间的所述衬底的所述部分的宽度与所述沟槽的宽度的比率大于或者等于6％。
在该方法中，所述硅电阻器叠层的宽度与所述沟槽的宽度的比率为大约33％至92％。
在该方法中，所述沟槽的所述长度处于大约1.2μm至大约10μm的范围内，并且所述沟槽的宽度处于大约1.2μm至大约10μm的范围内。
附图说明
根据下面详细的描述和附图可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1为根据本发明的一个或多个实施例的形成具有硅电阻器的集成电路的方法的流程图。
图2A、图3、图4A、图5、图6、图7B、图7C、图8B、图8C、以及图9为根据本发明的一个或多个实施例的在各个制造阶段的具有硅电阻器的集成电路的一部分的横截面图。
图2B、图4B、图7A、以及图8A为根据本发明的一个或多个实施例的在各个制造阶段具有硅电阻器的集成电路的一部分的无源区域的俯视图。
具体实施方式
下面，详细讨论示例性实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例仅为示例性的，而不用于限制本公开的范围。
图1示出了根据本发明的一个或多个实施例的形成具有硅电阻器的集成电路的方法100的流程图。图2A、图3、图4A、图5、图6、图7B、图7C、图8B、图8C、以及图9为根据本发明的一个或多个实施例的在各个制造阶段的具有硅电阻器的结构200的横截面图。图2B、图4B、图7A、以及图8A为根据本发明的一个或多个实施例的在各个制造阶段的结构200的无源区域的俯视图。应该注意，可以在图1的方法100之前、之间、或者之后，提供附加工艺。为了更好地理解本发明的发明概念，已经简化了各种附图。
现在参考图1，在工序102中，提供了半导体衬底。通过芯片区域之间的划片槽在半导体衬底上标记出多个芯片区域。每个芯片区域的半导体衬底都具有有源区域和无源区域。有源区域与无源区域相邻。可以对于半导体衬底实施各种清洗、分层、图案化、蚀刻、以及掺杂步骤，从而形成集成电路。本文中的术语“半导体衬底”通常指的是可以形成各层的半导体块状衬底。在一些实施例中，半导体块状衬底包括：硅或化合物半导体，比如，GaAs、InP、Si/Ge、或SiC。这些层的实例包括：介电层、掺杂层、多晶硅层、或者导电层。
接下来，方法100继续进行到工序104，其中，将半导体衬底图案化，从而在无源区域中形成多个沟槽。每个沟槽的长度和宽度的均方根小于约5μm。
参考图2A，图2A为在实施工序104之后的结构200的衬底201的一部分的放大横截面图。衬底201具有顶面207、有源区域203、以及无源区域205。有源区域203与无源区域205邻近。有源区域203可以用于形成有源区域的元件(比如，晶体管或二极管)。无源区域205可以用于形成无源器件的元件(比如，电阻器或熔丝)。结构200还包括各个沟槽209/211，所形成的沟槽延伸穿过顶面207，并在衬底201具有预定深度。在有源区域203中形成沟槽209。为了在衬底201的顶面207上形成有源器件，沟槽209将有源区域210分隔开。在无源区域205中形成沟槽211。还可以将沟槽211用于在以下工艺中的顶部上形成电阻器。
图2B为图2A所示出的无源区域205的俯视图。图2A中的无源区域205为通过在图2B中的垂直平面剖切线A-A’所获得的横截面图。参考图2B，无源区域205具有通过长度L和宽度W限定出的矩形区域。在一个实施例中，长度L大于约1.2μm。宽度W大于约1.2μm。无源区域205包括多个沟槽211以及在沟槽211没有占据的矩形区域中填充的多个伪结构213。多个伪结构213为衬底201的一部分。在一个实施例中，对于每两个连续沟槽211，伪结构213夹置在无源区域205中的两个沟槽211之间。通过长度L1和宽度W1限定每个沟槽211。在一个实例中，长度L1在约1.2μm至约10μm的范围内。宽度W1在约1.2μm至约10μm的范围内。每个沟槽211的长度L1和宽度W1的均方根小于约5μm。
在另一实施例中，无源区域205包括仅一个沟槽211，并且没有伪结构213。仅一个沟槽211填充了无源区域205的所有矩形区域。仅一个沟槽211的长度L1和宽度W1的均方根小于约5μm。例如，长度L1为约3μm，宽度W1为约4μm。
在一个实例中，一部分多个沟槽211在无源区域205中具有不同尺寸。其他部分多个沟槽211在无源区域205中具有相同尺寸。在另一个实例中，所有沟槽211都在无源区域205中具有不同尺寸。在又一个实例中，所有沟槽211都在无源区域205中具有相同尺寸。
通过长度L2和宽度W2限定出每个伪结构213。在一个实施例中，长度L2处于约0.4μm至约10μm的范围内。宽度W2处于约0.07μm至约10μm的范围内。每个伪结构213的宽度W2与每个沟槽211的宽度W1的比率大于或者等于约6％。优选地，伪结构213的使用在随后的工序108的平坦化工艺中改进了沟槽211中形成的隔离结构217(图3)的抛光表面的均匀性。在沟槽211没有占据的钝化区域205中填充的伪结构213限制了沟槽211的尺寸，并且因此，与较大沟槽相比较，防止或大幅降低了凹陷效果。
在各个实施例中，可以通过干式蚀刻工艺形成沟槽209/211。在一个实例中，在衬底201的上方形成图案化掩模层(未示出)，从而覆盖不期望去除的区域并且暴露出衬底201的部分，从而能够形成沟槽209/211。掩模层可以是硬掩模，包括：通过化学汽相沉积(CVD)工艺形成的氮化硅、氧化硅、或者氮氧化硅。一旦形成，通过适当的光刻和蚀刻工艺将掩模层图案化，从而暴露出将形成沟槽209/211的衬底201的这些部分。然后，通过干式蚀刻去除暴露出的衬底201，从而形成沟槽209/211。
接下来，方法100继续进行到工序106，其中，在衬底上方沉积隔离材料，从而填充多个沟槽。
方法100继续进行到工序108，其中，将沉积在衬底上方的隔离材料平坦化，从而在衬底的沟槽中形成多个隔离结构。在平坦化工艺期间，在沟槽209和沟槽211中填充的隔离材料的抛光率可以均匀分配到整个衬底201，并且因此，随后形成的隔离结构217/215的抛光表面和衬底201具有平滑表面。
图3为在实施工序106和工序108之后的结构200的横截面图。在衬底201上方沉积隔离材料，从而填充多个沟槽209/211。隔离材料可以包含氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、其他适当绝缘材料、和/或其组合。隔离材料过填充沟槽209/211，并且超出衬底201的顶面207。然后，平坦化工艺通过适当工艺，比如化学机械抛光(CMP)、蚀刻、或者其组合去除沟槽209/211和顶面207的外部的多余的隔离材料。平坦化工艺将暴露出有源区域210的顶面207。分别在沟槽209/211中形成多个隔离结构215/217。隔离结构215/217将有源区域203和无源区域205中的单个有源器件/无源器件电隔离。
在图3中示出了形成在沟槽211中的隔离结构217。每个隔离结构217都具有与图2A和2B中所示的对应沟槽211相同的长度L1和宽度W1。因此，无源区域205包括：多个隔离结构217和没有通过隔离结构217占据的矩形区域中所填充的多个伪结构213。每个隔离结构217的长度L1和宽度W1的均方根小于约5μm。在一个实施例中，对于每两个隔离结构217，伪结构213夹置在无源区域205中的两个隔离结构217之间。在另一个实施例中，无源区域205包括仅一个隔离结构217并且没有伪结构213。仅一个隔离结构217填充了无源区域205的所有矩形区域。在一个实例中，多个隔离结构217的一部分在无源区域205中具有不同尺寸。多个隔离结构217的其他部分在无源区域205中具有相同尺寸。在另一个实例中，所有隔离结构217都在无源区域205中具有不同尺寸。在又一个实例中，所有隔离结构217都在无源区域205中具有相同尺寸。
参考图3，结构200进一步包括：形成在有源区域203中的掺杂阱区域219。在多个实例中，掺杂阱区域219包括：根据本领域中已知的设计要求具有不同掺杂配制的P型阱区域和/或N型阱区域。可能利用p型掺杂剂(比如，硼或BF2)掺杂P型阱区域。可以利用n型掺杂剂(比如，磷或砷)掺杂N型阱区域。在以下示例性工艺中，可以将P型阱区域和N型阱区域分别配置为提供N型晶体管和P型晶体管的沟道区域。
再次参考图1，方法100继续进行到工序110，其中，形成位于有源区域中的多个硅栅极叠层和位于多个隔离结构的上的至少一个硅电阻器叠层。在一个实施例中，同时形成多个硅栅极叠层和至少一个硅电阻器叠层。
图4A在结构200的横截面图中示出了工序110的阶段。在有源区域203中形成多个硅栅极叠层221，并且在无源区域205中的多个隔离结构217上形成至少一个硅电阻器叠层235。在一个实施例中，同时形成多个硅栅极叠层221和至少一个硅电阻器叠层235。在另一实施例中，在相同程序中形成多个硅栅极叠层221和至少一个硅电阻器叠层235，但不是同时形成。在一些实例中，可以通过随后的沉积和图案化高k介电层223、导电层225、以及硅层227来形成硅栅极叠层221和硅电阻器叠层235。高k介电层223可以包含：氧化铪(HfO2)、掺铪氧化硅(HfSiO)、掺铪氮氧化硅(HfSiON)、掺铪氧化钽(HfTaO)、掺铪氧化钛(HfTiO)、掺铪氧化锌(HfZrO)、或者其他适当高k介电材料。在各种实例中，可以通过原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、和/或其组合来形成高k介电层223。导电层225能够在栅极替换工艺中去除硅层227的工序期间保护高k介电层223以防止被损害。导电层225可以包含诸如TiN、TaN、或者任何适当材料的材料。硅层227可以包含多晶硅、非晶硅、或者单晶硅。可以通过CVD、LPCVD、或者其他适当工艺来形成硅层227。可以将硅层227掺杂为具有适当电阻或电导率。
在一个实例中，在整个衬底表面上方均厚沉积(blanket deposit)高k介电层223、导电层225、以及硅层227的材料。然后，通过诸如旋转涂布的适当工艺，在硅层227上方形成光刻胶层(未示出)，并且通过适当光刻图案化方法将该光刻胶层图案化，从而形成经过图案化的光刻胶部件。可以使用干式蚀刻工艺将图案化光刻胶部件传送到下层(即，高k介电层223、导电层225、以及硅层227)，从而形成硅栅极叠层221和硅电阻器叠层225。
参考图4A，可以通过注入工艺在掺杂阱区域219中形成轻掺杂源极/漏极(LDD)区域233。掺杂类型可以取决于要制造的器件类型，比如，NMOS或者PMOS器件。在LDD形成工艺之后，形成隔离件材料层，从而覆盖硅栅极叠层221和硅电阻器叠层235。实施等离子体蚀刻工艺，从而图案化隔离件材料层，以在硅栅极叠层221和硅电阻器叠层235的侧壁上限定出隔离件229。隔离件层材料，也就是隔离件229，包含：氮化硅、氮氧化硅、和/或其组合。在隔离件形成以后，在掺杂阱区域219中形成源极/漏极区域231。可以通过一种或多种离子注入工艺形成源极/漏极区域231。注入类型可以取决于要制造的器件的类型，比如，NMOS器件或PMOS器件。源极/漏极区域231可以包括各种参考剖面，并且源极/漏极区域231可以与隔离件229的外部边缘对准。
图4B为在图4A中所示的无源区域205的俯视图。图4A中的无源区域205为通过图4B中的垂直平面剖切线A-A’所获得的横截面图。在图4B中，示出了伪结构213、隔离结构217、以及硅电阻器叠层235。在该图4B中没有示出隔离件229。在无源区域205中，通过长度L3和宽度W3限定每个硅电阻器叠层235。在一个实施例中，长度L3处于约0.4μm至约9.2μm的范围内。宽度W3处于约0.4μm至约9.2μm的范围内。每个硅电阻器叠层235的宽度W3与每个隔离结构217的宽度W1的比率处于约33％至约92％的范围内。当比率低于33％时，可能会出现每个硅电阻器叠层235的失配性能。很难精确控制在芯片区域内的每个硅电阻器叠层的电性能。当比例高于92％时，下层隔离结构217无法为单个有源/无源器件提供良好隔离。
在一个实例中，在多个隔离结构217的每个的上方都形成至少一个硅电阻器叠层235。在另一个实例中，在多个隔离结构217之一的上方形成多于一个硅电阻器叠层235。在又一个实例中，多个隔离结构217中的一部分具有形成在每个隔离结构217上的至少一个硅电阻器叠层235。多个隔离结构217中的其他部分不具有形成在隔离结构217上的硅电阻器叠层235。
再次参考图1，方法100继续进行到工序112，其中，在位于多个硅栅极叠层和至少一个硅电阻器叠层上方的衬底上沉积介电层。
图5示出了在实施工序112之后的结构200的横截面图。结构200示出了在衬底201上，并且在硅栅极叠层221和硅电阻器叠层235的上方沉积介电层237(例如，层间介电层)。介电层237可以包含氧化硅、旋涂玻璃(SOG)、掺氟硅玻璃(FSG)、碳掺杂氧化硅(例如，SiCOH)、(Applied Materials，Santa Clara，CA，USA)、或者其他适当介电材料。介电层237可以通过CVD、LPCVD、高密度等离子沉积(HDP)或者旋涂玻璃形成。在衬底201上形成介电层237，使该介电层237高于硅栅极叠层221和硅电阻器叠层235的顶面的水平面，从而使得多个硅栅极叠层221和硅电阻器叠层235被嵌入。
再次参考图1，方法100继续进行到工序114，其中，将沉积在衬底上方的介电层平坦化。暴露出多个硅栅极叠层和至少一个硅电阻器叠层。
图6示出了在实施工序114之后的图5中所示的结构200。实施平坦化工艺，从而去除位于多个硅栅极叠层221和硅电阻器叠层235的顶面上方的介电层237。平坦化工艺可以包括：化学机械抛光(CMP)、蚀刻、或者其组合。在平坦化工艺之后，暴露出多个硅栅极叠层221和硅电阻器叠层235的顶面。
再次参考图1，方法100继续进行到工序116，其中，去除多个硅栅极叠层的部分，从而保留了由介电层围绕的多个开口。在一个实施例中，在该工序中还去除了多个隔离结构上的至少一个硅电阻器叠层的部分。通过去除至少一个硅电阻器叠层的部分来形成多个孔。
图7A为在实施工序116之后的无源区域205的俯视图。在图7A中，示出了伪结构213、隔离结构217、以及硅电阻器叠层235。还示出了多个孔241。通过去除位于多个隔离结构217上的至少一个硅电阻器叠层235的部分来形成孔241。在一个实例中，去除在至少一个硅电阻器叠层235中的硅层227的部分。通过孔241暴露出下层导电层225。在图4A中没有示出隔离件229和介电层237。
图7B为在实施工序116之后的结构200的横截面图。图7B为通过在图7A中的垂直平面剖切线A-A’获得的无源区域205的横截面图。在一个实施例中，去除硅栅极叠层221的硅层227，从而保留由介电层237围绕的多个开口239。图7C为通过在图7A中的垂直平面剖切线B-B’所获得的无源区域205的横截面图。在如图7C所示出的另一实施例中，在去除硅栅极叠层221期间还选择性地去除至少一个硅电阻器叠层235中的硅层227的部分。在硅电阻器叠层235中形成孔241。在一个实例中，在结构200的上方形成经过图案化的掩模层(未示出)，从而覆盖结构200的未被去除区域(例如，除图7A中的孔241以外的无源区域205)并且暴露出结构200的部分，进而去除硅栅极叠层221和硅电阻器叠层235的硅层227。然后，在蚀刻工艺期间形成在有源区域203中的开口239(在图7B和7C中示出的)和在无源区域205中的孔241(在图7C中示出的)。在蚀刻工艺期间基本上保护了位于经过图案化的掩模层下方的未去除区域免于被去除。通过实施适当的干式蚀刻、湿式蚀刻、或者其组合来实施用于去除硅层227的蚀刻工艺。在一个实例中，蚀刻溶液包括HNO3、H2O、以及HF，可以将该蚀刻溶液用于去除硅层227。在另一实例中，可以将氯(Cl)基等离子体用于选择性地去除硅层227，而没有去除下层导电层225。
图7C为通过图7A中的垂直平面剖切线B-B’获得的无源区域205的横截面图。如在之前描述中所提出的，在蚀刻工艺期间没有通过经过图案化的掩模层来覆盖孔241。去除硅电阻器叠层235上的硅层227的部分，从而形成孔241。
再次参考图1，方法继续进行到工序118，其中，在衬底的上方沉积高K金属栅极的材料，从而填充多个开口。在一个实施例中，在该工序中还利用高K金属栅极的材料填充至少一个硅电阻器叠层的去除了的部分。
图8A示出在工序118的阶段中的无源区域205的俯视图。在图8A中，示出了伪结构213、隔离结构217、以及硅电阻器叠层235。此外，在衬底上方形成高K金属栅极243的材料。还通过高K金属栅极243的材料填充图7A中所示出的孔241。在该图8A中没有示出隔离件229和介电层237。
图8B为在实施工序118之后的结构200的横截面图。图8B为通过在图8A中的垂直平面剖切线A-A’获得的横截面图。在图8B中，在高于结构200的经过平坦化的介电层237的表面的水平面的上方沉积高K金属栅极243的材料。高K金属栅极243的材料填充在有源区域203中的开口239中和无源区域205的孔241中。在本实施例中，高K金属栅极243的材料包括：p金属层和导电金属层。p金属层包括：金属基材料，具有能够与形成P型晶体管兼容的功函数。例如，p金属具有约等于或者大于5.2eV的功函数。在一些实施例中，p金属包括：氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、钛铝(TiAl)、或者其组合。为了将器件性能和处理兼容性最优化，p金属可以包括各种金属基薄膜作为叠层。可以通过适当工艺(比如PVD)来形成p金属层。此后，导电材料基本上填充在开口239和孔241中。根据各种实施例，导电材料包括钨或铝。形成导电材料的方法可以包括CVP和PVD。
在其他实施例中，高K金属栅极243的材料包括：n金属层和导电材料层。n金属具有等于或者小于约4.2eV的功函数。p金属和n金属的应用可以取决于要制造的器件类型，比如NMOS器件或PMOS器件。本发明不限于用于形成高K金属栅极243的材料的以上条件，并且产生了与形成NMOS或PMOS器件兼容的不同条件在本发明的范围内。
再次参考图1，方法100继续进行到工序120，其中，将沉积在衬底上方的高K金属栅极的材料平坦化。暴露出多个隔离结构上方的对应的多个高K金属栅极叠层和至少一个硅电阻器叠层。
图9示出了在实施平坦化工序120之后的图8B中的结构200。实施平坦化工艺，从而去除经过平坦化的介电层237和硅电阻器叠层235的顶面上方的高K金属栅极243的材料。平坦化工艺可以包括：化学机械抛光(CMP)、蚀刻、或者其组合。形成对应的高K金属栅极叠层245，从而替换硅栅极叠层221。此外，在孔241中形成具有高K金属栅极243的材料的各种电极部件，从而与硅电阻器叠层235的剩余部分接触。硅电阻器叠层235和嵌入其中的电极部件构成了可以用作电阻器或者熔丝的无源部件。电极部件提供了无源区域205中所形成的无源器件与其他元件的电连接。
可以将本发明的各种实施例用于改进具有硅电阻器的集成电路的先前的制造工艺。例如，本发明提供了伪结构的使用，改进了在随后的平坦化工艺中形成在沟槽中的隔离结构的经过抛光的表面的均匀性。隔离结构和衬底的抛光表面获得了平滑表面。均匀的新表面增强了在新表面上的随后光刻工艺的性能。因此大幅提高了完成产品的泄漏电流、器件性能、以及成品率。本发明不仅限于用于栅极替换工艺的上述条件。如在工序102至工序110中所示出的先栅极工艺产生了有益效果，改进了隔离结构的抛光表面的均匀性，该先栅极工艺在本发明的范围内。
本发明的实施例描述了一种集成电路。该集成电路，包括：衬底，具有有源区域和无源区域，有源区域邻近无源区域；至少一个隔离结构，被设置在无源区域中的衬底中，其中，每个隔离结构的长度和宽度的均方根都小于5μm；以及至少一个硅电阻器叠层，被设置在至少一个隔离结构上。
本发明还描述了一种形成具有硅电阻器的集成电路的方法的实施例。该方法包括：在衬底的无源区域中形成多个沟槽，使得衬底的部分被夹置在每两个沟槽之间，其中，每个沟槽的长度和宽度的均方根都小于大约5μm，并且衬底进一步包括邻近无源区域的有源区域；在衬底上方沉积隔离材料，从而填充多个沟槽；将隔离材料平坦化，从而在衬底中的沟槽中形成多个隔离结构；在衬底上的有源区域中形成多个硅栅极叠层，并且在多个隔离结构上形成至少一个硅电阻器叠层；在衬底的上方形成介电层来围绕多个硅栅极叠层和至少一个硅电阻器叠层；以及利用对应的多个高K金属栅极替换多个硅栅极叠层。
本发明还描述了形成具有硅电阻器的集成电路的方法的另一个实施例。该方法包括：提供具有有源区域和无源区域的衬底，有源区域邻近无源区域；在无源区域中的衬底中形成具有相同尺寸的多个沟槽，其中，每个沟槽的长度和宽度的均方根都小于大约5μm；在衬底上方沉积隔离材料；将隔离材料平坦化，从而在衬底中形成多个隔离结构；以及在衬底上的有源区域中形成多个硅栅极叠层，并且同时在多个隔离结构的每个上形成至少一个硅电阻器叠层。
尽管已经详细地描述了实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与本文所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (20)

1.一种集成电路，包括：
衬底，具有有源区域和无源区域，所述有源区域邻近所述无源区域；
至少一个隔离结构，被设置在所述无源区域中的所述衬底中，其中，每个隔离结构的长度和宽度的均方根都小于5μm；以及
至少一个硅电阻器叠层，被设置在至少一个隔离结构上。
2.根据权利要求1所述的集成电路，其中，所述至少一个隔离结构包括多个隔离结构，所述多个隔离结构中的每两个隔离结构将所述衬底的部分夹在所述两个隔离结构之间。
3.根据权利要求2所述的集成电路，其中，所述至少一个硅电阻器叠层位于所述两个隔离结构之一上。
4.根据权利要求2所述的集成电路，其中，所述两个隔离结构具有不同的尺寸。
5.根据权利要求2所述的集成电路，其中，多个硅电阻器叠层位于所述两个隔离结构之一上。
6.一种形成集成电路的方法，所述方法包括：
在衬底的无源区域中形成多个沟槽，使得所述衬底的部分被夹置在每两个沟槽之间，其中，每个沟槽的长度和宽度的均方根都小于5μm，并且所述衬底进一步包括邻近所述无源区域的有源区域；
在所述衬底上方沉积隔离材料，从而填充所述多个沟槽；
将所述隔离材料平坦化，从而在所述衬底中的所述沟槽中形成多个隔离结构；
在所述衬底上的所述有源区域中形成多个硅栅极叠层，并且在所述多个隔离结构上形成至少一个硅电阻器叠层；
在所述衬底的上方形成介电层来围绕所述多个硅栅极叠层和所述至少一个硅电阻器叠层；以及
利用对应的多个高K金属栅极替换所述多个硅栅极叠层。
7.根据权利要求6所述的形成集成电路的方法，其中，在所述多个隔离结构中的每个上都形成至少一个硅电阻器叠层。
8.根据权利要求6所述的形成集成电路的方法，其中，在所述多个隔离结构之一上形成多层硅电阻器叠层。
9.根据权利要求6所述的形成集成电路的方法，其中，一部分所述多个隔离结构具有不同的尺寸。
10.根据权利要求6所述的形成集成电路的方法，其中，位于每两个沟槽之间的所述衬底的所述部分的宽度与每个沟槽的宽度的比率大于或者等于6％。
11.根据权利要求6所述的形成集成电路的方法，其中，替换所述多个硅栅极叠层的工序包括：
去除所述多个硅栅极叠层，从而保留被所述介电层围绕的多个开口；
在所述衬底上方沉积高K金属栅极的材料，从而填充所述多个开口；以及
将所述高K金属栅极的材料平坦化，从而暴露出所述对应的多个高K金属栅极叠层和所述至少一个硅电阻器叠层。
12.根据权利要求11所述的形成集成电路的方法，进一步包括：
在去除所述多个硅栅极叠层的工序期间，去除所述至少一个硅电阻器叠层的部分；以及
在沉积所述高K金属栅极的材料的所述工序期间，利用所述高K金属栅极的材料填充所述至少一个硅电阻器叠层的被去除的部分。
13.一种形成集成电路的方法，所述方法包括：
提供具有有源区域和无源区域的衬底，所述有源区域邻近所述无源区域；
在所述衬底中的所述无源区域中形成具有相同尺寸的多个沟槽，其中，每个沟槽的长度和宽度的均方根都小于5μm；
在所述衬底上方沉积隔离材料；
将所述隔离材料平坦化，从而在所述衬底中形成多个隔离结构；以及
在所述衬底上的所述有源区域中形成多个硅栅极叠层，并且同时在所述多个隔离结构的每个上形成至少一个硅电阻器叠层。
14.根据权利要求13所述的形成集成电路的方法，进一步包括：
在所述多个硅栅极叠层上方的所述衬底上形成介电层，并且在每个隔离结构上形成所述至少一个硅电阻器叠层；
将所述介电层平坦化，从而暴露出所述多个硅栅极叠层和每个所述隔离结构上的所述至少一个硅电阻器叠层；以及
利用对应的多个高K金属栅极叠层替换所述多个硅栅极叠层。
15.根据权利要求14所述的形成集成电路的方法，其中，所述替换所述多个硅栅极叠层的工序包括：
去除所述多个硅栅极叠层，从而保留被所述介电层围绕的多个开口；
在所述衬底上方沉积高K金属栅极的材料，从而填充所述多个开口；以及
将所述高K金属栅极的材料平坦化，从而暴露出所述对应的多个高K金属栅极叠层和每个所述隔离结构上的所述至少一个硅电阻器叠层。
16.根据权利要求15所述的形成集成电路的方法，进一步包括：
在去除所述多个硅栅极叠层的工序期间，去除每个隔离结构上的所述至少一个硅电阻器叠层的部分；以及
在沉积所述高K金属栅极的材料的工序期间，利用所述高K金属栅极的材料填充每个隔离结构上的所述至少一个硅电阻器叠层的被去除的部分。
17.根据权利要求13所述的形成集成电路的方法，进一步包括：使得每两个沟槽之间的所述衬底的部分所具有的宽度处于0.07μm至10μm的范围内。
18.根据权利要求13所述的形成集成电路的方法，其中，每两个沟槽之间的所述衬底的部分的宽度与所述沟槽的宽度的比率大于或者等于6％。
19.根据权利要求13所述的形成集成电路的方法，其中，所述硅电阻器叠层的宽度与所述沟槽的宽度的比率为33％至92％。
20.根据权利要求13所述的形成集成电路的方法，其中，所述沟槽的所述长度处于1.2μm至10μm的范围内，并且所述沟槽的宽度处于1.2μm至10μm的范围内。
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