CN103456736B - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN103456736B
CN103456736B CN201210553820.4A CN201210553820A CN103456736B CN 103456736 B CN103456736 B CN 103456736B CN 201210553820 A CN201210553820 A CN 201210553820A CN 103456736 B CN103456736 B CN 103456736B
Authority
CN
China
Prior art keywords
source electrode
drain feature
contact
grid structure
contact component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201210553820.4A
Other languages
English (en)
Other versions
CN103456736A (zh
Inventor
万幸仁
张志豪
张守仁
柯志欣
奧野泰利
巫凯雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN103456736A publication Critical patent/CN103456736A/zh
Application granted granted Critical
Publication of CN103456736B publication Critical patent/CN103456736B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

公开了一种半导体器件和用于制作半导体器件的方法。一种示例性半导体器件包括包含有源区域的半导体衬底，有源区域包括多个器件区域。半导体衬底还包括：第一器件，设置于多个器件区域中的第一器件区域中，第一器件包括第一栅极结构、在第一栅极结构的侧壁上设置的第一栅极间隔件以及第一源极和漏极部件。半导体衬底还包括：第二器件，设置于多个器件区域中的第二器件区域中，第二器件包括第二栅极结构、在第二栅极结构的侧壁上设置的第二栅极间隔件以及第二源极和漏极部件。第二和第一源极和漏极部件具有公共的源极和漏极部件以及接触部件。共同接触部件是自对准接触件。

Description

半导体器件及其形成方法
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其形成方法。
背景技术
半导体集成电路(IC)产业经历了快速成长。在IC演进的过程中，功能密度(即，每单位芯片面积的互连器件的数目)通常增加而几何尺寸(即，可使用制造工艺创建的最小部件(或者线路))减小。这种按比例减小的工艺通常通过增加生产效率并且降低相关成本来提供优点。这种按比例减小也增加了加工和制造IC的复杂性，并且为了实现这些进步，需要IC制造的类似发展。
例如，随着半导体产业在追求更高器件密度、更高性能和更低成本时发展到纳米技术工艺节点，来自制造和设计的挑战已经产生诸如场效应晶体管(FET)的多层集成器件的发展。FET器件可以包括具有与下面的层对准的互连件的层间介电层(ILD)。然而随着按比例缩小的继续，对准ILD层的互连件已经证实很困难。虽然现有FET器件和制造FET器件的方法通常足以用于它们的期望目的，但是它们无法在所有方面完全令人满意。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括：半导体衬底，包括有源区域，所述有源区域包括多个器件区域；第一器件，设置于所述多个器件区域中的第一器件区域中，所述第一器件包括第一栅极结构、设置在所述第一栅极结构的侧壁上的第一栅极间隔件以及第一源极和漏极部件；第二器件，设置于所述多个器件区域中的第二器件区域中，所述第二器件包括第二栅极结构、设置在所述第二栅极结构的侧壁上的第二栅极间隔件以及第二源极和漏极部件，所述第一源极和漏极部件与所述第二源极和漏极部件具有公共源极和漏极部件；以及接触部件，设置于所述公共源极和漏极部件上，所述接触部件与所述公共源极和漏极部件电接触。
该半导体器件还包括：其它接触部件，设置于所述第一源极和漏极部件以及所述第二源极和漏极部件上，所述其它接触部件与所述第一源极和漏极部件以及所述第二源极和漏极部件电接触；隔离区域，围绕所述有源区域，所述隔离区域被配置成将所述有源区域与所述半导体器件的其它有源区域隔离；第一层间介电(ILD)层，设置于所述隔离区域上方并围绕所述有源区域；第二ILD层，设置于所述第一ILD层上方以及所述第一器件区域和所述第二器件区域上方；栅极接触部件，延伸穿过所述第二ILD层，以与所述第一器件的栅极结构接触；互连部件，延伸穿过所述第二ILD层并与所述其它接触部件中的接触部件接触。
该半导体器件还包括：硅化物层，设置于所述第一源极和漏极部件以及所述第二源极和漏极部件上，所述硅化物层介于所述第一源极和漏极部件以及所述第二源极和漏极部件与设置于所述公共源极和漏极部件上的所述接触部件之间。
该半导体器件还包括：金属阻挡层，设置于所述第一源极和漏极部件以及所述第二源极和漏极部件上，所述金属阻挡层介于所述硅化物层与所述公共源极和漏极部件的所述接触部件之间。
在该半导体器件中，所述公共源极和漏极部件的所述接触部件与所述第一栅极间隔件中的栅极间隔件和所述第二栅极间隔件中的栅极间隔件接触。
在该半导体器件中，所述第一器件的栅极结构的一部分延伸到所述有源区域外，并且所述栅极接触部件形成于所述第一器件的栅极结构延伸到所述有源区域外的所述一部分的上方。
在该半导体器件中，所述第一器件的栅极结构包括高k电介质和金属导体，并且所述栅极接触部件包括从由铝(Al)、钨(W)和铜(Cu)组成的组中选择的材料。
在该半导体器件中，从由PMOSFET器件和NMOSFET器件组成的组中选择所述第一器件和所述第二器件。
根据本发明的另一方面，提供了一种半导体器件，包括：衬底；栅极结构，形成于所述衬底的有源区域上；第一栅极间隔件，设置于所述栅极结构的第一侧壁上；第二栅极间隔件，设置于所述栅极结构的第二侧壁上；第一源极和漏极部件，设置于所述栅极结构的一侧上，通过在所述衬底内限定的第一阱结构界定所述第一源极和漏极部件；第二源极和漏极部件，设置于所述栅极结构的另一侧上，通过在所述衬底内限定的第二阱结构界定所述第二源极和漏极部件；第一连接部件，设置于所述第一源极和漏极部件上，所述第一连接部件与所述第一源极和漏极部件电接触并且延伸越过所述第一源极和漏极部件的顶面，使得所述第一源极和漏极部件的顶面基本上被所述第一连接部件覆盖；以及第二连接部件，设置于所述第二源极和漏极部件上，所述第二连接部件与所述第二源极和漏极部件电接触并且延伸越过所述第二源极和漏极部件的顶面，使得所述第二源极和漏极部件的顶面基本上被所述第二连接部件覆盖。
该半导体器件还包括：另一栅极结构，形成于所述衬底的所述有源区域上并与所述第一栅极结构相邻，其中，所述另一栅极结构与所述第二连接部件隔离，并且所述另一栅极结构共享所述第二源极和漏极部件以及所述第二接触部件。
该半导体器件还包括：硬掩模层，形成于所述栅极结构的顶面上方；层间介电(ILD)层，设置于所述硬掩模上方以及所述第一连接部件和所述第二连接部件上方；以及栅极接触部件，延伸穿过所述ILD层和穿过所述硬掩模层，并且与所述栅极结构接触。
在该半导体器件中，所述栅极结构的一部分延伸到所述衬底的所述有源区域外并且在所述衬底的隔离区域上方延伸，并且所述栅极接触部件与所述栅极结构延伸到所述衬底的所述有源区域外的所述一部分接触。
在该半导体器件中，所述栅极结构包括高k电介质和金属导体，并且所述第一接触部件和第二接触部件包括从由铝(Al)、钨(W)和铜(Cu)组成的组中选择的材料。
根据本发明的又一方面，提供了一种制造半导体器件的方法，包括：提供包括有源区域和隔离区域的衬底；在所述衬底上形成第一牺牲接触塞和第二牺牲接触塞；在所述第一牺牲接触塞的侧壁上形成第一间隔件并在所述第二牺牲接触塞的侧壁上形成第二间隔件；在所述第一牺牲接触塞与所述第二牺牲接触塞之间的区域中以及在所述衬底上方形成栅极结构，所述栅极结构与所述第一间隔件中的间隔件和所述第二间隔件中的间隔件接触；选择性地去除所述第一牺牲接触塞和所述第二牺牲接触塞，以限定第一源极和漏极区域以及第二源极和漏极区域；在所述第一源极和漏极区域以及所述第二源极和漏极区域中外延生长第一源极和漏极部件以及第二源极和漏极部件；以及在所述第一源极和漏极部件以及所述第二源极和漏极部件上方形成第一接触部件和第二接触部件，所述第一接触部件和所述第二接触部件与所述第一源极和漏极部件以及所述第二源极和漏极部件电接触。
该方法还包括：在所述第一源极和漏极部件以及所述第二源极和漏极部件上方并且在所述第一接触部件与所述第二接触部件之间形成硅化物层；回蚀所述栅极结构；在回蚀的栅极结构上方形成硬掩模；以及在所述硬掩模上方以及在所述第一接触部件和所述第二接触部件上方形成层间介电(ILD)层。
该方法还包括：形成延伸穿过所述ILD层并穿过所述硬掩模的栅极接触件，所述栅极接触件与所述栅极结构电接触；以及形成延伸穿过所述ILD层的第一互连部件和第二互连部件，所述第一互连部件和所述第二互连部件与所述第一接触部件和所述第二接触部件电接触。
在该方法中，限定所述第一源极和漏极区域以及所述第二源极和漏极区域还包括：蚀刻所述衬底，从而限定所述第一源极和漏极区域的第一阱以及所述第二源极和漏极区域的第二阱。
在该方法中，所述第二源极和漏极部件对于所述栅极结构以及形成在所述第二源极和漏极部件的相对侧上的另一栅极结构来说是共有的。
在该方法中，形成所述栅极结构包括：在所述第一牺牲接触塞和所述第二牺牲接触塞上方形成另一ILD层；图案化所述另一ILD层，从而去除位于所述第一牺牲接触塞与所述第二牺牲接触塞之间的区域中的所述另一ILD层；以及沉积高k介电材料和金属材料，从而形成所述栅极结构。
在该方法中，所述第一牺牲接触塞和所述第二牺牲接触塞包括多晶硅，其中，所述第一间隔件和所述第二间隔件包括氮化硅，并且所述另一ILD层包括氧化硅。
附图说明
当结合附图进行阅读时，通过以下详细描述更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制并且仅用于说明性的目的。实际上，为了讨论清楚，可以任意增加或者减少各种部件的尺寸。
图1是示出根据本发明的各个方面的制造半导体器件的方法的流程图。
图2A至图11C示出了根据图1的方法的处于各个制造阶段的半导体器件的一个实施例的示意性俯视图和横截面侧视图。
具体实施方式
以下发明提供用于实施本发明的不同部件的许多不同的实施例或者实例。下文描述部件和布置的具体实例以简化本发明。当然，这些仅为实例并不旨进行限定。例如，在以下描述中在第二部件上方或者上形成第一部件可以包括其中以直接接触的形式形成第一部件和第二部件的实施例并且也可以包括其中可以在第一部件与第二部件之间形成附加部件使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考数字和/或字母。这种重复是为了简化和清楚并且其本身并未规定在讨论的各种实施例和/或结构之间的关系。此外，可以以与本文中所示的示例性实施例不同的方式布置、组合或者配置本文中所公开的部件而未脱离本发明的范围。应该理解，尽管本文中未明确描述，但是本领域技术人员能够设计实现本发明的原理的各种等效结构。
可以从本发明的一个或者多个实施例中受益的器件实例是半导体器件。例如，这种器件是场效应晶体管(FET)。例如，FET器件可以是包括P型金属氧化物半导体(PMOS)FET器件和N型金属氧化物半导体(NMOS)FET器件的互补金属氧化物半导体(CMOS)器件。器件可以是平面FET器件或者三维鳍式FET器件。以下发明将继续包括FET器件实例的半导体器件以举例说明本发明的各种实施例。然而，应该理解除非具体要求，否则本发明不仅限于特定器件类型。
参照图1和图2至图11，下文共同描述方法100和半导体器件200。图1是根据本发明的各个方面的用于制造集成电路器件的方法100的流程图。在本实施例中，方法100用于制造场效应晶体管(FET)集成电路器件。方法100从框102开始，其中，提供包括牺牲接触塞的衬底并且在牺牲接触塞的侧壁上形成间隔件。基于设计要求，牺牲接触塞可以包括多个接触塞。在框104中，在牺牲接触塞上方形成第一层间介电层(ILD)，图案化第一ILD层，从而去除位于牺牲接触塞之间的区域中的第一ILD层并且露出衬底的顶面。在形成第一ILD层之后，可以实施化学机械抛光(CMP)工艺以去除多余的第一ILD材料。该方法继续框106，其中，在位于牺牲接触塞之间的区域中形成栅极结构。也可以在衬底的未覆盖顶面上方形成栅极结构。在框108中，回蚀栅极结构，在回蚀的栅极结构上方并且在间隔件之间沉积硬掩模，并且实施CMP工艺以去除多余的硬掩模材料。蚀刻工艺可以包括多个蚀刻步骤/工艺(包括干蚀刻、湿蚀刻或者这两者的组合)。在框110中，选择性地去除牺牲接触塞以保留间隔件，并且在间隔件之间的区域的衬底中蚀刻源极和漏极(S/D)区域。该方法继续框112，其中，在S/D区域中外延生长S/D部件并且在S/D部件上方形成接触件。可以实施CMP工艺以去除多余的接触材料。在框114中，在衬底上方形成第二ILD层，蚀刻第二ILD以露出栅极结构的顶面和接触件的顶面，并且形成互连结构，该互连结构通过接触件电连接栅极结构和S/D部件。方法100继续框116，其中，完成集成电路器件的制造。可以在方法100之前、期间和之后提供附加步骤，并且针对该方法的其它实施例可以替换或者去除所描述的步骤中的一些步骤。以下讨论举例说明了可以根据图1的方法100制造的半导体器件的各种实施例。
图2至图11示出了根据图1的方法处于各个制造阶段的半导体器件200的一个实施例的示意性俯视图和横截面侧视图。具体而言，图2A至图11A示出了半导体器件200的俯视图，图2B至图11B示出了沿着图2A至图11A的线a-a截取的半导体器件200的横截面侧视图；并且图11C示出了沿着图11A的线b-b截取的半导体器件200的横截面侧视图。应该理解，可以使用平面FET技术工艺流程或者FinFET技术工艺流程来制造半导体器件200。另外，半导体器件200可以包括各种其它器件和部件，诸如其它类型的晶体管(诸如双极结型晶体管)、电阻器、电容器、二极管、熔断器等。因此，为了清楚，已经简化了图2至图11，以更好地理解本发明的发明概念。另外，可以在半导体器件200中添加附加部件并且可以在半导体器件200的其它实施例中替换或者去除下文描述的部件中的一些部件。
参考图2A和图2B，衬底210包括：元素半导体，诸如晶体结构的硅或者锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或者它们的组合。在本实施例中，衬底210是体硅衬底。可选地，衬底210是绝缘体上硅(SOI)衬底。可以使用注氧隔离(SIMOX)、晶圆接合和/或其它适当方法来制造SOI衬底。衬底210可以包括各种掺杂区域和其它适当部件。
在本实施例中，衬底210包括用于限定并隔离衬底210的有源区域211的隔离区域212。隔离区域212利用诸如浅沟槽隔离(STI)或者局部硅氧化(LOCOS)的隔离技术，以限定并且电隔离器件200的各种区域。隔离区域212可以包括氧化硅、氮化硅、氮氧化硅、其它适当材料或者它们的组合。在本实施例中，隔离区域212包括氧化硅。
仍然参考图2A至图2B，衬底210包括介电层214、在介电层214上方形成的多个牺牲接触塞216和在牺牲接触塞216上方形成的硬掩模218。介电层214可以包括形成在衬底210上的界面层。界面层可以包括氧化硅、氮氧化硅或者任何适当电介质。
通过包括热氧化、多晶硅沉积、光刻、蚀刻和各种其它方法的方法来形成牺牲接触塞216。可以通过任何适当工艺将硬掩模218形成为任何适当厚度。例如，可以通过沉积诸如氧化硅、氮化硅或者其它适当材料的介电材料来形成硬掩模218。沉积工艺可以包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、电镀、其它适当方法和/或它们的组合。
仍然参考图2A至图2B，在牺牲接触塞216的侧壁上并且在衬底210上形成间隔件220。通过任何适当工艺将间隔件220形成至任何适当厚度。例如可以通过沉积诸如氮化硅、氧化硅、氮氧化硅、其它适当材料和/或它们的组合的介电材料，并且图案化该材料以形成间隔件来形成间隔件220。在本实施例中，间隔件220包括氮化硅。沉积工艺可以包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、电镀、其它适当方法和/或它们的组合。
参考图3A至图3B，形成器件200的第一层间(或者平面间)介电(ILD)层222。第一ILD层222可以包括氧化硅、氮氧化硅、低k材料或者其它适当材料。在本实施例中，第一ILD层包括氧化硅。注意，第一ILD层和间隔件220可以具有不同材料，使得后续工艺可以选择性地去除材料中的一种而未去除另一材料。可以通过化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、旋涂、物理汽相沉积(PVD或者溅射)或者其它适当方法来形成第一ILD层222。例如，CVD工艺可以使用包括六氯乙硅烷(HCD或者SI2Cl6)、二氯甲硅烷(DCS或者SiHCl2)、Bis(TertiaryButylAmino)硅烷(BTBAS或者C8H22N2Si)和乙硅烷(DS或者Si2H6))的化学物质。在形成第一ILD层222之后，可以实施CMP工艺以平坦化器件200的顶面并且去除第一ILD层222的多余材料。可以在硬掩模218上停止CMP工艺。
参考图4A至图4B，在多个牺牲接触塞216中的每个牺牲接触塞之间的区域224中选择性地蚀刻第一ILD层222，使得保留间隔件220。蚀刻工艺露出区域224中的衬底210的顶部。蚀刻工艺可以包括在第一ILD层222上形成限定要蚀刻的区域的图案化掩模。在本实施例中，例如，如虚线区域223所示的，限定图案化的掩模。可以通过诸如光刻工艺的任何适当工艺来图案化掩模。在本实施例中，通过将光刻胶层曝光为图案、实施曝光后烘焙工艺并且显影光刻胶层以形成图案化掩模来图案化掩模。光刻胶层图案化可以包括光刻胶涂覆、软烘、掩模对准、曝光图案、曝光后烘焙、显影光刻胶以及硬烘的工艺步骤。也可以通过诸如无掩模光刻、电子束写入、离子束写入和分子压印的其它恰当方法来实施或者替换图案化。在可以包括湿蚀刻、干蚀刻或者它们组合的蚀刻工艺中使用图案化掩模。在蚀刻工艺之后，去除图案化掩模。
参考图5A至图5B，形成栅极结构226。栅极结构226可以包括延伸到有源区域211外并且在隔离区域212上方形成的部分。形成栅极结构226可以包括形成多个层。例如，可以沉积并且在栅极结构226中包括界面层、介电层、高k层、保护层、功函金属和栅电极。高k层可以包括氧化铪(HfO2)。可选地，高k层可以任选地包括其它高k电介质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、它们的组合或者其它适当材料。另外，高k层可以包括多层结构，诸如HfO2/SiO2或者HfO2/SiON。例如，适当功函金属可以包括TiAl、TaN、WN。可选地，功函金属可以是任何适当金属。栅电极的材料可以包括任何适当材料，例如，包括Al、W或者Cu的金属或者多晶硅。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、电镀、其它适当方法和/或它们的组合来形成栅极结构226。在形成栅极结构226之后，可以实施CMP工艺以平坦化器件200的顶面并且去除栅极结构226的多余材料。可以在硬掩模218上停止CMP工艺。
参考图6A至图6B，通过回蚀工艺或者其它适当工艺在区域224中凹陷栅极结构226。蚀刻工艺可以包括多个蚀刻步骤，这些蚀刻步骤可以包括湿蚀刻、干蚀刻或者它们的组合。
参考图7A至图7B，在器件200上方形成硬掩模层228。硬掩模228可以包括诸如氮化硅、氮氧化硅、碳化硅、碳氮化硅、其它适当材料或者它们的组合的材料。在本实施例中，硬掩模228包括氮化硅并且通过化学汽相沉积(CVD)工艺来形成该硬掩模。在各种实例中，可以通过化学汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、其它适当方法和/或它们的组合来形成氮化硅。
参考图8A至图8B，在形成硬掩模层228之后，实施CMP工艺。实施CMP工艺以平坦化器件200的顶面，从而去除多余的硬掩模228材料、去除硬掩模218并且露出牺牲接触塞216的顶面。如图所示，在本实施例中，CMP工艺未完全去除硬掩模228。
参考图9A至图9B，通过蚀刻工艺或者通过任何适当工艺去除牺牲接触塞216和介电层214。蚀刻工艺可以包括在第一ILD层222上形成限定要蚀刻的区域的图案化掩模。蚀刻工艺可以包括多个蚀刻步骤，这些蚀刻步骤可以包括湿蚀刻、干蚀刻或者它们的组合。
在本实施例中，在去除牺牲接触塞216和介电层214之后，蚀刻衬底210以限定源极和漏极(S/D)区域230。在衬底210内蚀刻的S/D区域230的部分可以称为S/D阱区域。S/D区域230在两侧由间隔件220界定并且具有与栅极结构226共用的至少一个间隔件220。蚀刻工艺可以包括多个蚀刻步骤，这些蚀刻步骤可以包括湿蚀刻、干蚀刻或者它们的组合。在可选实施例中，在未蚀刻衬底210(即，非阱区域)的情况下，在衬底210上方并且在栅极间隔件220内限定S/D区域230。
参考图10A至图10B，在S/D区域230中的衬底210的暴露表面上方外延(epi)生长材料，从而形成S/D部件232。外延生长的S/D部件可以包括锗(Ge)、锗化硅(SiGe)、碳化硅(SiC)或者其它适当材料。外延工艺可以包括CVD沉积技术(例如汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其它适当工艺。外延工艺可以使用与衬底210的成分(例如硅)相互作用的气态和/或液态前体。可以利用p型或者n型掺杂剂或者杂质注入S/D部件232，使得形成应变S/D部件。在本实施例中，使S/D部件232凸起，使得它们越过衬底210的顶面延伸。在可选实施例中，它们没有凸起。在可选实施例中，在没有通过蚀刻衬底210来形成S/D区域(即非阱区域)的情况下，衬底210在S/D区域230中的顶面上方生长外延材料。
仍然参考图10A至图10B，在S/D部件232上方形成接触件234。例如，形成接触件234可以包括在S/D部件232上方沉积金属层以形成硅化物，或者可以包括在S/D部件232上方形成任何适当的低接触电阻材料的工艺。在形成硅化物的情况下，用于硅化物的金属层可以包括钛、镍、钴、铂、钯钨、钽、铒或者其它适当材料。将具有恰当温度的退火工艺应用于半导体器件200，使得金属层和S/D部件232的硅发生反应以在S/D部件的顶面上形成硅化物。形成的硅化物可以处于通过包括退火温度和金属层的厚度的各种参数确定的任何恰当组成和状态中。在一些实施例中，可以在硅化物层上方形成金属阻挡层，从而改善可靠性。此后，在用于提供与S/D部件232的电连接件的硅化物上方形成接触件234。接触件234可以包括诸如铝(A1)、钨(W)和铜(Cu)的金属。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、电镀、其它适当方法和/或它们的组合来形成第一互连结构234。
参考图11A至图11C，在第一ILD层222上方形成第二ILD层236。第二ILD层236可以包括氧化硅、氮氧化硅、低k材料或者其它适当材料。在本实施例中，第二ILD层236包括氧化硅。可以通过化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、旋涂、物理汽相沉积(PVD或者溅射)或者其它适当方法来形成第二ILD层236。例如，CVD工艺可以使用包括六氯乙硅烷(HCD或者SI2Cl6)、二氯甲硅烷(DCS或者SiHCl2)、Bis(TertiaryButylAmino)硅烷(BTBAS或者C8H22N2Si)和乙硅烷(DS或者Si2H6)的化学物质。在形成第二ILD层236之后，可以实施CMP工艺以平坦化器件200的顶面并且去除第二ILD层236的多余材料
仍然参考图11A至图11C，形成穿过第二ILD层236的栅极接触件238。可以通过首先在栅极结构226上方蚀刻直接穿过第二ILD层236并且穿过硬掩模228的开口来形成栅极接触件238。蚀刻工艺可以是单步或者多步蚀刻工艺。蚀刻工艺可以包括湿蚀刻、干蚀刻或者它们的组合。
在蚀刻之后，通过在开口中沉积材料来形成栅极接触件238，使得栅极接触件238与栅极结构电连接。栅极接触件238可以包括诸如Al、W或者Cu的金属。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、电镀、其它适当方法和/或它们的组合来形成栅极接触件238。如图11C所示(该图示出了沿着图11A的线b-b的示意性横截面图)，栅极接触件238在栅极结构226位于在至少两侧通过第一ILD层222围绕的有源区域211外部并且位于隔离区域212上方的部分与栅极结构226电接触。应该理解，根据设计要求，栅极接触件238可以形成于有源区域211内(使得通过图11A的线a-a切割该区域)和位于栅极结构226上方。应该理解，栅极结构226中的每一个都可以包括栅极接触件238。
可以形成穿过第二ILD层236的被蚀刻部分的互连件240，以连接至半导体器件200的S/D部件232。互连件240可以包括诸如Al、W或者Cu的金属或者多晶硅或者其它适当材料。如图11B所示，互连件240与位于衬底210的有源区域211内的接触件234电接触。应该理解，接触件234中的每一个都可以包括互连件240。
因此，继续参考图11A至图11C，示出了包括包含器件区域的半导体衬底210的半导体器件200。器件区域包括具有栅极结构226、在栅极结构226的侧壁上设置的栅极间隔件220以及源极和漏极部件232的器件。器件区域还包括具有栅极结构226、在栅极结构226的侧壁上设置的栅极间隔件220以及源极和漏极部件232的另一器件。如图所示，在器件之间共享公共源极和漏极部件232(位于中心处)。在公共源极和漏极部件232上方形成互连结构234。互连结构234与公共源极和漏极部件232电接触并且与栅极间隔件220接触。应该理解，虽然图11A至图11C示出了仅一个栅极接触件和仅一个互连结构，但是根据设计要求，可以存在多个这种结构。还应该理解，虽然图11A至图11C示出了仅两个栅极结构和在三个S/D部件上方形成的仅三个连接件，但是根据设计要求，可以存在任何数目的这种结构。还应该理解，有源区域可以包括各种类型的其它有源器件、无源器件、布线、接触件、多层和互连结构。
上述方法100提供改进的对准(自对准)工艺以形成与S/D部件的连接件，从而在与传统制造工艺相比时，放宽重叠控制、减少制造成本和器件可靠性。例如由于到达S/D部件的接触件是自对准的接触件(即，不需要接触件图案化即可形成)，所以不存在关于形成接触件的重叠问题。另外，因为不需要接触件图案化，所以由于去除了附加图案化/蚀刻步骤而实现了成本降低。此外，因为接触件自对准，所以没有接触件与其它结构短路(例如接触件与栅极的短路)的风险。另外，可以在当前制造工艺和技术中容易地实现方法100，从而降低成本并且最小化复杂性。不同实施例可以具有不同优点，并且没有特点优点是任何实施例都需要具备的。
因此提供一种半导体器件，一种示例性半导体器件包括半导体衬底，半导体衬底包括包含多个器件区域的有源区域。半导体器件进一步包括设置于多个器件区域的第一器件区域中的第一器件，第一器件包括第一栅极结构、在第一栅极结构的侧壁上设置的第一栅极间隔件以及第一源极和漏极部件。半导体器件还包括在多个器件区域中的第二器件区域中设置的第二器件，第二器件包括第二栅极结构、在第二栅极结构的侧壁上设置的第二栅极间隔件以及第二源极和漏极部件，第二源极和漏极部件和第一源极和漏极部件具有公共源极和漏极部件。半导体器件还包括设置于公共源极和漏极部件上的接触部件，接触部件与公共源极和漏极部件电接触。
在一些实施例中，半导体器件还包括：其它接触部件，设置于第一源极和漏极部件和第二源极和漏极部件的其它源极和漏极部件上，其它接触部件与其它源极和漏极部件电接触；隔离区域，围绕有源区域，隔离区域被配置成将半导体器件的有源区域与其它有源区域隔离；第一层间介电(ILD)层，设置于隔离区域上方并且围绕有源区域；第二ILD层，设置于第一ILD层上方以及第一器件区域和第二器件区域上方；栅极接触部件，延伸穿过第二ILD层，以与第一器件的栅极结构接触；以及互连部件，延伸穿过第二ILD层并且与其它接触部件中的接触部件接触。在某些实施例中，半导体器件还包括：硅化物层，设置于第一源极和漏极部件和第二源极和漏极部件上，硅化物层介于第一源极和漏极部件和第二源极和漏极部件与设置于公共源极和漏极部件上的接触部件之间。在某些实施例中，半导体器件还包括：金属阻挡层，设置于第一源极和漏极部件和第二源极和漏极部件上，金属阻挡层介于硅化物层与公共源极和漏极部件的接触部件之间。
在一些实施例中，公共源极和漏极部件的接触部件与第一栅极间隔件中的栅极间隔件和第二栅极间隔件中的栅极间隔件接触。在各种实施例中，第一器件的栅极结构的部分越过有源区域延伸，栅极接触部件形成于第一器件的栅极结构越过有源区域延伸的部分上方。在某些实施例中，第一器件的栅极结构包括高k电介质和金属导体，并且栅极接触部件包括从由铝(Al)、钨(W)和铜(Cu)组成的组中选择的材料。在另一些实施例中，从由PMOSFET器件和NMOSFET器件组成的组中选择第一器件和第二器件。
还提供了半导体器件的可选实施例。示例性半导体器件包括衬底和在衬底的有源区域上形成的栅极结构。半导体器件还包括在栅极结构的第一侧壁上设置的第一栅极间隔件。半导体器件还包括在栅极结构的第二侧壁上设置的第二栅极间隔件。半导体器件还包括：第一源极和漏极部件，设置于栅极结构的一侧上，第一源极和漏极部件由在衬底内限定的第一阱结构进行界定。半导体器件还包括：第二源极和漏极部件，设置于栅极结构的另一侧上，该第二源极和漏极部件由在衬底内限定的第二阱结构进行界定。半导体器件还包括：第一连接部件，设置于第一源极和漏极部件上，第一连接部件与第一源极和漏极部件电接触并且延伸越过第一源极和漏极部件的顶面，使得第一源极和漏极部件的顶面基本上由第一接触部件覆盖。半导体器件还包括：第二连接部件，设置于第二源极和漏极部件上，第二连接部件与第二源极和漏极部件电接触并且延伸越过第二源极和漏极部件的顶面，使得第二源极和漏极部件的顶面基本上由第二接触部件覆盖。
在一些实施例中，半导体器件还包括：另一栅极结构，形成于衬底的有源区域上并且与第一栅极结构相邻，其中，另一栅极结构由第二连接部件分离，并且与另一栅极结构共享第二源极和漏极部件以及第二接触部件。在某些实施例中，半导体器件还包括：硬掩模层，形成于栅极结构的顶面上方；层间介电(ILD)层，设置于硬掩模上方以及第一连接部件和第二连接部件上方；以及栅极接触部件，延伸穿过ILD层并且穿过硬掩模层以及与栅极结构接触。
在一些实施例中，栅极结构的部分越过衬底的有源区域并且在衬底的隔离区域上方延伸，以及栅极接触部件与栅极结构的越过衬底的有源区域延伸的部分接触。在某些实施例中，栅极结构包括高k电介质和金属导体，并且第一接触部件和第二接触部件包括从由铝(Al)、钨(W)和铜(Cu)组成的组中选择的材料。
还提供了一种用于形成半导体器件的方法。示例性方法包括：提供包括有源区域和隔离区域的衬底；在衬底上形成第一牺牲接触塞和第二牺牲接触塞；并且在第一牺牲接触塞的侧壁上形成第一间隔件和在第二牺牲接触塞的侧壁上形成第二间隔件。该方法还包括：在第一牺牲接触塞与第二牺牲接触塞之间的区域中并且在衬底上方形成栅极结构，栅极结构与第一间隔件中的间隔件和第二间隔件中的间隔件接触。该方法还包括：选择性地去除第一牺牲接触塞和第二牺牲接触塞以限定第一源极和漏极区域和第二源极和漏极区域。该方法还包括：在第一源极和漏极区域和第二源极和漏极区域中外延生长第一源极和漏极部件和第二源极和漏极部件。该方法还包括：在第一源极和漏极部件和第二源极和漏极部件上方形成第一接触部件和第二接触部件，第一接触部件和第二接触部件与第一源极和漏极部件和第二源极和漏极部件电接触。
在一些实施例中，该方法还包括：在第一源极和漏极部件和第二源极和漏极部件上方并且在第一接触部件和第二接触部件之间形成硅化物层；回蚀栅极结构；在回蚀的栅极结构上方形成硬掩模；并且在硬掩模上方以及在第一接触部件和第二接触部件上方形成层间介电(ILD)层。在某些实施例中，该方法还包括：形成延伸穿过ILD层和穿过硬掩模的栅极接触件，栅极接触件与栅极结构电接触；并且形成延伸穿过ILD层的第一互连部件和第二互连部件，第一互连部件和第二互连部件与第一接触部件和第二接触部件电接触。
在一些实施例中，限定第一源极和漏极区域和第二源极和漏极区域还包括：蚀刻衬底，从而限定第一源极和漏极区域和第二源极和漏极区域的第一阱和第二阱。在各种实施例中，第二源极和漏极部件是栅极结构以及在第二源极和漏极部件的相对侧上形成的另一栅极结构共有的。在某些实施例中，形成栅极结构包括：在第一牺牲接触塞和第二牺牲接触塞上方形成另一ILD层；图案化另一ILD层，从而去除在第一接触塞和第二接触塞之间的区域中的另一ILD层；并且沉积高k介电材料和金属材料，以从而形成栅极结构。在另一些实施例中，第一牺牲接触塞和第二牺牲接触塞包括多晶硅，第一间隔件和第二间隔件包括氮化硅，并且另一ILD层包括氧化硅。
上文概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以容易使用本发明作为基础来设计或者修改用于实现与本文中所引用的实施例相同的目的和/或实现相同的优点的其它工艺和结构。本领域技术人员也应当认识到，这种等效构造没有背离本发明的主旨和范围，并且可以不背离本发明的主旨和范围的情况下进行各种改变、替换和更改。

Claims (20)

1.一种半导体器件，包括：
半导体衬底，包括有源区域，所述有源区域包括多个器件区域；
第一器件，设置于所述多个器件区域中的第一器件区域中，所述第一器件包括第一栅极结构、设置在所述第一栅极结构的侧壁上的第一栅极间隔件以及第一源极和漏极部件；
第二器件，设置于所述多个器件区域中的第二器件区域中，所述第二器件包括第二栅极结构、设置在所述第二栅极结构的侧壁上的第二栅极间隔件以及第二源极和漏极部件，所述第一源极和漏极部件与所述第二源极和漏极部件具有公共源极和漏极部件；以及
接触部件，设置于所述公共源极和漏极部件上，所述接触部件与所述公共源极和漏极部件电接触，其中，所述接触部件包括与所述公共源极和漏极部件电接触的第一表面和相反的第二表面；
其中，所述接触部件的第一竖直平坦侧壁与所述第一栅极间隔件的第一竖直平坦侧壁从所述第一表面持续接触至所述第二表面，所述接触部件的第二竖直平坦侧壁与所述第二栅极间隔件的第二竖直平坦侧壁从所述第一表面持续接触至所述第二表面。
2.根据权利要求1所述的半导体器件，还包括：
其它接触部件，设置于所述第一源极和漏极部件以及所述第二源极和漏极部件上，所述其它接触部件与所述第一源极和漏极部件以及所述第二源极和漏极部件电接触；
隔离区域，围绕所述有源区域，所述隔离区域被配置成将所述有源区域与所述半导体器件的其它有源区域隔离；
第一ILD层，设置于所述隔离区域上方并围绕所述有源区域；
第二ILD层，设置于所述第一ILD层上方以及所述第一器件区域和所述第二器件区域上方；
栅极接触部件，延伸穿过所述第二ILD层，以与所述第一器件的栅极结构接触；
互连部件，延伸穿过所述第二ILD层并与所述其它接触部件中的接触部件接触。
3.根据权利要求1所述的半导体器件，还包括：
硅化物层，设置于所述第一源极和漏极部件以及所述第二源极和漏极部件上，所述硅化物层介于所述第一源极和漏极部件以及所述第二源极和漏极部件与设置于所述公共源极和漏极部件上的所述接触部件之间。
4.根据权利要求3所述的半导体器件，还包括：
金属阻挡层，设置于所述第一源极和漏极部件以及所述第二源极和漏极部件上，所述金属阻挡层介于所述硅化物层与所述公共源极和漏极部件的所述接触部件之间。
5.根据权利要求1所述的半导体器件，其中，所述公共源极和漏极部件的所述接触部件与所述第一栅极间隔件中的栅极间隔件和所述第二栅极间隔件中的栅极间隔件接触。
6.根据权利要求2所述的半导体器件，其中，所述第一器件的栅极结构的一部分延伸到所述有源区域外，并且
所述栅极接触部件形成于所述第一器件的栅极结构延伸到所述有源区域外的所述一部分的上方。
7.根据权利要求2所述的半导体器件，其中，所述第一器件的栅极结构包括高k电介质和金属导体，并且
所述栅极接触部件包括从由铝(Al)、钨(W)和铜(Cu)组成的组中选择的材料。
8.根据权利要求1所述的半导体器件，其中，从由PMOSFET器件和NMOSFET器件组成的组中选择所述第一器件和所述第二器件。
9.一种半导体器件，包括：
衬底；
栅极结构，形成于所述衬底的有源区域上；
第一栅极间隔件，设置于所述栅极结构的第一侧壁上；
第二栅极间隔件，设置于所述栅极结构的第二侧壁上；
第一源极和漏极部件，设置于所述栅极结构的一侧上，通过在所述衬底内限定的第一阱结构界定所述第一源极和漏极部件；
第二源极和漏极部件，设置于所述栅极结构的另一侧上，通过在所述衬底内限定的第二阱结构界定所述第二源极和漏极部件；
第一连接部件，设置于所述第一源极和漏极部件上，所述第一连接部件与所述第一源极和漏极部件电接触并且所述第一连接部件的底面延伸越过所述第一源极和漏极部件的顶面，使得所述第一源极和漏极部件的顶面被所述第一连接部件的底面覆盖，其中，所述第一连接部件包括第一侧壁，所述第一侧壁与所述第一栅极间隔件从所述第一连接部件的底面持续接触至所述第一连接部件的顶面；以及
第二连接部件，设置于所述第二源极和漏极部件上，所述第二连接部件与所述第二源极和漏极部件电接触并且所述第二连接部件的底面延伸越过所述第二源极和漏极部件的顶面，使得所述第二源极和漏极部件的顶面被所述第二连接部件的底面覆盖，其中，所述第二连接部件包括第二侧壁，所述第二侧壁与所述第二栅极间隔件从所述第二连接部件的底面持续接触至所述第二连接部件的顶面。
10.根据权利要求9所述的半导体器件，还包括：
另一栅极结构，形成于所述衬底的所述有源区域上并与所述栅极结构相邻，
其中，所述另一栅极结构与所述第二连接部件隔离，并且
所述另一栅极结构共享所述第二源极和漏极部件以及所述第二连接部件。
11.根据权利要求9所述的半导体器件，还包括：
硬掩模层，形成于所述栅极结构的顶面上方；
层间介电ILD层，设置于所述硬掩模上方以及所述第一连接部件和所述第二连接部件上方；以及
栅极接触部件，延伸穿过所述ILD层和穿过所述硬掩模层，并且与所述栅极结构接触。
12.根据权利要求10所述的半导体器件，其中，所述栅极结构的一部分延伸到所述衬底的所述有源区域外并且在所述衬底的隔离区域上方延伸，并且
所述栅极接触部件与所述栅极结构延伸到所述衬底的所述有源区域外的所述一部分接触。
13.根据权利要求9所述的半导体器件，其中，所述栅极结构包括高k电介质和金属导体，并且
所述第一连接部件和第二连接部件包括从由铝(Al)、钨(W)和铜(Cu)组成的组中选择的材料。
14.一种制造半导体器件的方法，包括：
提供包括有源区域和隔离区域的衬底；
在所述衬底上形成第一牺牲接触塞和第二牺牲接触塞；
在所述第一牺牲接触塞的侧壁上形成第一间隔件并在所述第二牺牲接触塞的侧壁上形成第二间隔件；
在所述第一牺牲接触塞与所述第二牺牲接触塞之间的所述衬底上方区域形成栅极结构，所述栅极结构与所述第一间隔件和所述第二间隔件接触；
选择性地去除所述第一牺牲接触塞和所述第二牺牲接触塞，以限定第一源极和漏极区域以及第二源极和漏极区域；
在所述第一源极和漏极区域以及所述第二源极和漏极区域中外延生长第一源极和漏极部件以及第二源极和漏极部件；以及
在所述第一源极和漏极部件以及所述第二源极和漏极部件上方形成第一接触部件和第二接触部件使所述第一源极和漏极部件的顶面被所述第一接触部件的底面覆盖，以及使所述第二源极和漏极部件的顶面被所述第二接触部件的底面覆盖，所述第一接触部件与所述第一源极和漏极部件电接触，所述第二接触部件与所述第二源极和漏极部件电接触；
其中，所述第一接触部件包括第一侧壁，所述第一侧壁与所述第一间隔件从所述第一接触部件的底面持续接触至所述第一接触部件的顶面；
所述第二接触部件包括第二侧壁，所述第二侧壁与所述第二间隔件从所述第二接触部件的底面持续接触至所述第二接触部件的顶面。
15.根据权利要求14所述的方法，还包括：
在所述第一源极和漏极部件以及所述第二源极和漏极部件上方并且在所述第一接触部件与所述第二接触部件之间形成硅化物层；
回蚀所述栅极结构；
在回蚀的栅极结构上方形成硬掩模；以及
在所述硬掩模上方以及在所述第一接触部件和所述第二接触部件上方形成层间介电ILD层。
16.根据权利要求15所述的方法，还包括：
形成延伸穿过所述ILD层并穿过所述硬掩模的栅极接触件，所述栅极接触件与所述栅极结构电接触；以及
形成延伸穿过所述ILD层的第一互连部件和第二互连部件，所述第一互连部件和所述第二互连部件与所述第一接触部件和所述第二接触部件电接触。
17.根据权利要求16所述的方法，其中，限定所述第一源极和漏极区域以及所述第二源极和漏极区域还包括：蚀刻所述衬底，从而限定所述第一源极和漏极区域的第一阱以及所述第二源极和漏极区域的第二阱。
18.根据权利要求17所述的方法，其中，所述第二源极和漏极部件对于所述栅极结构以及形成在所述第二源极和漏极部件的相对侧上的另一栅极结构来说是共有的。
19.根据权利要求14所述的方法，其中，形成所述栅极结构包括：
在所述第一牺牲接触塞和所述第二牺牲接触塞上方形成另一ILD层；
图案化所述另一ILD层，从而去除位于所述第一牺牲接触塞与所述第二牺牲接触塞之间的区域中的所述另一ILD层；以及
沉积高k介电材料和金属材料，从而形成所述栅极结构。
20.根据权利要求19所述的方法，其中，所述第一牺牲接触塞和所述第二牺牲接触塞包括多晶硅，
其中，所述第一间隔件和所述第二间隔件包括氮化硅，并且
所述另一ILD层包括氧化硅。
CN201210553820.4A 2012-06-01 2012-12-18 半导体器件及其形成方法 Expired - Fee Related CN103456736B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/486,343 2012-06-01
US13/486,343 US8759920B2 (en) 2012-06-01 2012-06-01 Semiconductor device and method of forming the same

Publications (2)

Publication Number Publication Date
CN103456736A CN103456736A (zh) 2013-12-18
CN103456736B true CN103456736B (zh) 2016-04-06

Family

ID=49669187

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210553820.4A Expired - Fee Related CN103456736B (zh) 2012-06-01 2012-12-18 半导体器件及其形成方法

Country Status (3)

Country Link
US (2) US8759920B2 (zh)
KR (1) KR101376808B1 (zh)
CN (1) CN103456736B (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014069213A1 (ja) * 2012-10-31 2014-05-08 ピーエスフォー ルクスコ エスエイアールエル 半導体装置およびその製造方法
US9786597B2 (en) * 2013-03-11 2017-10-10 International Business Machines Corporation Self-aligned pitch split for unidirectional metal wiring
US9385127B2 (en) * 2013-08-22 2016-07-05 Xilinx, Inc. Method and apparatus for suppressing metal-gate cross-diffusion in semiconductor technology
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9673194B2 (en) * 2013-10-31 2017-06-06 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and formation thereof
US9412656B2 (en) 2014-02-14 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse tone self-aligned contact
US9373544B2 (en) * 2014-03-13 2016-06-21 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and formation thereof
KR102183038B1 (ko) * 2014-07-16 2020-11-26 삼성전자주식회사 반도체 장치의 제조 방법
US9679812B2 (en) * 2014-07-24 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned contact
US9378968B2 (en) * 2014-09-02 2016-06-28 United Microelectronics Corporation Method for planarizing semiconductor device
CN105826261B (zh) * 2015-01-08 2019-05-28 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
US9514992B2 (en) * 2015-05-07 2016-12-06 International Business Machines Corporation Unidirectional spacer in trench silicide
US9685340B2 (en) * 2015-06-29 2017-06-20 International Business Machines Corporation Stable contact on one-sided gate tie-down structure
EP3175837A1 (en) * 2015-12-01 2017-06-07 Noxell Corporation Method for treating hair
US9881872B2 (en) * 2016-01-15 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a local interconnect in a semiconductor device
EP3563410B1 (en) 2016-12-30 2022-02-16 INTEL Corporation Contact architecture for capacitance reduction and satisfactory contact resistance
US10186456B2 (en) * 2017-04-20 2019-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming contact plugs with reduced corrosion
US10115825B1 (en) * 2017-04-28 2018-10-30 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for FinFET device with asymmetric contact
DE102017122702B4 (de) 2017-04-28 2023-11-09 Taiwan Semiconductor Manufacturing Co. Ltd. Struktur und Verfahren für FinFET-Vorrichtung mit asymmetrischem Kontakt
CN108933140B (zh) * 2017-05-26 2020-07-28 中芯国际集成电路制造（天津）有限公司 半导体器件的制造方法
CN109904112B (zh) * 2017-12-11 2021-01-12 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
US10607893B2 (en) * 2018-02-17 2020-03-31 Globalfoundries Inc. Middle of line structures
US11217480B2 (en) * 2019-10-17 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with a laminated layer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1314707A (zh) * 2000-03-17 2001-09-26 三星电子株式会社 集成电路器件的形成方法及由该方法形成的集成电路器件
CN101517728A (zh) * 2006-09-22 2009-08-26 Nxp股份有限公司 电子器件及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100338781B1 (ko) * 2000-09-20 2002-06-01 윤종용 반도체 메모리 소자 및 그의 제조방법
US7001837B2 (en) * 2003-01-17 2006-02-21 Advanced Micro Devices, Inc. Semiconductor with tensile strained substrate and method of making the same
TW200425298A (en) * 2003-05-01 2004-11-16 Nanya Technology Corp Fabrication method for a damascene bitline contact
KR100618819B1 (ko) * 2004-02-06 2006-08-31 삼성전자주식회사 오버레이 마진이 개선된 반도체 소자 및 그 제조방법
JP2006339326A (ja) * 2005-06-01 2006-12-14 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7960243B2 (en) * 2007-05-31 2011-06-14 Freescale Semiconductor, Inc. Method of forming a semiconductor device featuring a gate stressor and semiconductor device
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8377786B2 (en) * 2011-02-03 2013-02-19 GlobalFoundries, Inc. Methods for fabricating semiconductor devices
US20130062701A1 (en) * 2011-09-08 2013-03-14 Chiu-Te Lee Semiconductor device and manufacturing method thereof
US8614123B2 (en) * 2011-11-28 2013-12-24 Globalfoundries Inc. Method of forming a semiconductor device by using sacrificial gate electrodes and sacrificial self-aligned contact structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1314707A (zh) * 2000-03-17 2001-09-26 三星电子株式会社 集成电路器件的形成方法及由该方法形成的集成电路器件
CN101517728A (zh) * 2006-09-22 2009-08-26 Nxp股份有限公司 电子器件及其制造方法

Also Published As

Publication number Publication date
US20150017768A1 (en) 2015-01-15
US9373549B2 (en) 2016-06-21
KR20130135698A (ko) 2013-12-11
US20130320452A1 (en) 2013-12-05
KR101376808B1 (ko) 2014-03-20
CN103456736A (zh) 2013-12-18
US8759920B2 (en) 2014-06-24

Similar Documents

Publication Publication Date Title
CN103456736B (zh) 半导体器件及其形成方法
CN103050530B (zh) FinFET器件及其制造方法
US11075164B2 (en) Semiconductor device including a conductive feature over an active region
CN103035713B (zh) FinFET器件及其制造方法
US8623721B2 (en) Silicide formation and associated devices
TWI745375B (zh) 接觸結構的製造方法與半導體裝置
CN103247602B (zh) 半导体器件及其形成方法
CN103578954B (zh) 具有金属栅极的半导体集成电路
CN105374875B (zh) 包括嵌入式鳍隔离区的多栅极器件结构及其形成方法
CN103474397A (zh) 制造finfet器件的方法
CN102110714A (zh) 半导体元件及其形成方法
US11804547B2 (en) Gate structure and method with enhanced gate contact and threshold voltage
US9991158B2 (en) Semiconductor device, layout of semiconductor device, and method of manufacturing semiconductor device
CN103972213A (zh) 具有多级互连的半导体器件及其形成方法
TWI685025B (zh) 製造半導體裝置的方法及半導體裝置
TWI749986B (zh) 半導體元件及其形成方法
US20160358940A1 (en) Three-Dimensional Transistor and Methods of Manufacturing Thereof
TWI729789B (zh) 半導體結構及其形成方法
US20240021727A1 (en) Gate Structure and Method with Enhanced Gate Contact and Threshold Voltage
CN107785281A (zh) 半导体器件及其制造方法
CN103811538A (zh) 具有器件收益和生产率改进的金属栅极结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160406

CF01 Termination of patent right due to non-payment of annual fee