KR102642921B1 - 커패시터 구조체 및 관련 시스템을 포함하는 전자 디바이스 - Google Patents

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KR102642921B1
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Abstract

반도체 구조체는 제1 수평 방향에 평행한 대향 필드 에지를 포함하는 활성 영역 및 제1 수평 방향을 가로지르는 제2 수평 방향에 평행한 대향 게이트 에지를 포함하는 게이트 영역을 포함하는 커패시터 구조체를 포함한다. 반도체 구조체는 또한 대향 필드 에지 또는 대향 게이트 에지 중 적어도 하나에 인접한 제1 유전 재료, 및 제1 유전 재료의 인접 부분 및 활성 영역에 인접한 제2 유전 재료를 포함한다. 제2 유전 재료의 수직 방향으로의 높이는 제1 유전 재료의 높이보다 낮을 수 있다. 반도체 디바이스 및 관련 방법도 개시된다.

Description

커패시터 구조체 및 관련 시스템을 포함하는 전자 디바이스{ELECTRONIC DEVICES INCLUDING CAPACITOR STRUCTURES AND RELATED SYSTEMS}
(우선권 주장)
본 출원은 2018년 12월 11일자로 출원된 미국 특허 출원 제16/215,929호의 우선권을 주장하며, 한국을 지정하면서 2019년 10월 30일자로 국제출원되고, 2020년 6월 8일자 WO　2020/123051　A1호로 영어로 공개된 국제특허 특허출원 PCT/US2019/058889호의 국내단계 진입이다.
(기술 분야)
본 발명의 실시형태는 반도체 디바이스의 설계 및 제조 분야에 관한 것이다. 보다 구체적으로, 본 발명의 실시형태는 커패시터 구조체를 포함하는 반도체 구조체에 관한 것이고, 또한 관련 반도체 디바이스 및 방법에 관한 것이다.
반도체 디바이스 설계자는 종종 개별 피처의 크기를 축소하고 인접 피처와의 거리를 축소함으로써, 반도체 디바이스 내의 피처의 집적도(밀도라고도 특징지어질 수 있음)를 높이기를 원한다. 또한, 반도체 디바이스 설계자는 콤팩트할 뿐만 아니라, 성능상 이점과 단순한 디자인을 제공하는 아키텍처를 설계하려는 경우가 자주 있다. 반도체 산업의 지속적인 목표는 비휘발성 메모리 디바이스(예컨대, NAND 플래시 메모리 디바이스)와 같은 메모리 디바이스의 메모리 밀도(예컨대, 메모리 다이(die)당 메모리 셀의 수)를 증가시키는 것이었다. 비휘발성 메모리 디바이스에 메모리 밀도를 높이는 한 가지 방법은 수직 메모리 어레이("3차원(3D) 메모리 어레이"라고도 함) 아키텍처를 구현하는 것이다. 이와 같은 메모리 디바이스에서, 커패시터는 차지 펌프 회로(charge pump circuit), 감지 증폭기(sense amplifier) 등과 같은 다양한 유형의 주변 회로에 사용된다. 이들 커패시터는 다른 회로에서 사용되는 트랜지스터를 형성하는 데 사용되는 것과 동일한 프로세스에 의해 반도체 기판 위에 금속 산화물 반도체(MOS: metal-oxide semiconductor) 커패시터나 웰 커패시터(well capacitor)로 형성된다.
전자 시스템의 성능과 복잡성이 증가함에 따라, 시스템의 추가 메모리 및 메모리 밀도에 대한 요건도 증가한다. 디바이스 밀도를 용이하게 증가시키기 위해, 유전 재료의 두께를 더 얇게 함에 따라, 신뢰성 감소가 점점 더 큰 문제로 되고 있다. 특히, "고응력(high-stress)" 회로에 사용되는 유전 재료의 두께를 줄이면, 유전율 파괴가 발생할 수 있다. 유전 재료가 얇을수록, 주어진 표면적에 대해 견딜 수 있는 응력이 낮아진다. NAND 디바이스에서는 내부적으로 서로 다른 전압 레벨이 생성되는 것을 제공하기 위해 다양한 종류의 차지 펌프 회로가 필요하다. 이들 차지 펌프 회로에는 일반적으로, 소위, "저전압(low-voltage)" 또는 "초저전압(super low-voltage)" 유전 재료를 포함하는 몇 가지 다른 크기의 차지 펌프 회로 커패시터가 장착되어 있다. 차지 펌프 회로의 수가 증가하고, 차지 펌프 회로에 사용되는 차지 펌프 회로 커패시터의 크기가 감소하면, 특히, 상대적으로 고전압 레벨에서 작동되는 커패시터의 경우, 커패시터 유전체의 신뢰성이 우려가 된다.
커패시터 구조체 및 게이트 영역을 포함하는 반도체 디바이스가 개시된다. 커패시터 구조체는 제1 수평 방향에 평행한 대향 필드 에지(opposing field edge)를 포함하는 활성 영역을 포함한다. 게이트 영역은 제1 수평 방향을 가로지르는 제2 수평 방향에 평행한 대향 게이트 에지(opposing gate edge)를 포함한다. 반도체 디바이스는 또한 대향 필드 에지 또는 대향 게이트 에지 중 적어도 하나에 인접한 제1 유전 재료, 및 제1 유전 재료의 활성 영역 및 접촉 부분(abutting portion)에 인접한 제2 유전 재료를 포함한다. 제1 유전 재료 및 제2 유전 재료의 각각은 제1 수평 방향 및 제2 수평 방향을 가로지르는 수직 방향으로의 높이를 갖는다. 제2 유전 재료의 수직 방향으로의 높이는 제1 유전 재료의 높이보다 낮다.
반도체 디바이스의 형성 방법도 개시된다. 이 방법은 커패시터 구조체의 활성 영역의 주변 영역에 인접한 제1 유전 재료 - 활성 영역은, 제1 수평 방향에 평행한 대향 필드 에지를 포함함 - 를 형성하는 단계, 및 활성 영역의 중앙 영역으로부터 제1 유전 재료의 일부를 제거하는 단계를 포함한다. 방법은 또한 활성 영역의 중앙 영역 및 제1 유전 재료의 접촉 부분에 인접한 제2 유전 재료를 형성하는 단계를 포함한다. 제1 유전 재료 및 제2 유전 재료의 각각은 제 1 수평 방향을 가로지르는 수직 방향으로의 높이를 갖는다. 제2 유전 재료의 높이는 제1 유전 재료의 높이보다 낮다. 또한, 방법은 제1 유전 재료 및 제2 유전 재료 중 적어도 하나 위에 게이트 영역을 형성하는 단계를 포함한다. 게이트 영역은 제1 수평 방향 및 수직 방향을 가로지르는 제2 수평 방향에 평행한 대향 게이트 에지를 포함한다.
도 1a 및 도 1c는 본 발명의 실시형태에 따른 반도체 디바이스의 반도체 구조체의 다양한 제조 단계를 도시하는 단순 부분 단면도이다.
도 1b 및 도 1d는 본 발명의 실시형태에 따른 반도체 디바이스의 반도체 구조체의 다양한 제조 단계를 도시하는 상면도이다.
도 2a 및 도 2c는 본 발명의 실시형태에 따른 반도체 디바이스의 다른 반도체 구조체의 다양한 제조 단계를 도시하는 단순 부분 단면도이다.
도 2b 및 도 2d는 본 발명의 실시형태에 따른 반도체 디바이스의 다른 반도체 구조체의 다양한 제조 단계를 도시하는 상면도이다.
도 3a는 본 발명의 실시형태에 따른 반도체 구조체를 포함하는 반도체 디바이스를 나타내는 개략적인 블록도이다.
도 3b는 도 3a의 반도체 디바이스의 개략도의 일부이다.
도 4는 본 발명의 실시형태에 따른 반도체 구조체를 포함하는 반도체 디바이스를 포함하는 시스템을 나타내는 개략적인 블록도이다.
이하에 더 상세하게 설명되는 바와 같이, 일부 실시형태에서, 본 발명은 NAND 디바이스와 같은 반도체 디바이스용 커패시터 구조체를 포함한다. 커패시터 구조체는 종래의 커패시터 구조체에 비해 증가된 저항을 나타내는 유전 재료(예컨대, 산화물 재료)의 최적화된(예컨대, 증가된) 영역을 가질 수 있고, 유전 재료의 두께가 상이한 하나 이상의 영역을 포함할 수 있다. 이러한 커패시터 구조체는, 예를 들어, NAND 메모리 디바이스의 주변 회로 및 차지 펌프 회로에서 사용되는 증가된 전압을 견디도록 조정될 수 있다. 각각의 커패시터 구조체는 활성 영역의 주변 영역 위에 놓인 제1 유전 재료(예컨대, 저전압(low-voltage) 또는 "LV" 유전 재료)와 커패시터 구조체의 활성 영역의 중앙 영역 위에 놓인 제2 유전 재료(예컨대, 초저전압(super low-voltage) 또는 "SLV" 유전 재료)를 포함할 수 있다. 제2 유전 재료의 두께가 제1 유전 재료의 두께보다 얇아서, 제2 유전 재료의 저항이 제1 유전 재료의 저항보다 상대적으로 낮을 수 있다. 유전 재료의 상이한 두께는 그 유전 상수 및 커패시터 구조체가 견뎌야 하는 바람직한 인가 전압에 응답하여 선택될 수 있다. 추가로, 게이트의 대향 게이트 에지 및/또는 활성 영역의 대향 필드 에지는 하부 유전 재료와 자체 정렬될 수 있다. 이와 같은 커패시터 구조체는, 예를 들어, NAND 메모리 디바이스의 다른 주변 회로 또는 차지 펌프 회로에 사용될 수 있으며, 이에 대해서는 이하에 더 상세하게 설명될 것이다. 다른 실시형태에서, 본 발명은 커패시터 구조체를 포함하는 반도체 디바이스 및 이와 같은 반도체 디바이스를 형성하는 방법을 포함한다.
이하의 설명에서는, 본원에 설명된 실시형태에 대한 상세한 설명을 제공하기 위해, 재료 유형, 재료 두께 및 공정 조건과 같은 특정 상세가 제공된다. 그러나, 당업자는 본원에 개시된 실시형태가 이러한 특정 상세를 사용하지 않고도 실시될 수 있다는 것을 이해할 것이다. 실제로, 실시형태는 반도체 산업에서 사용되는 종래의 제조 기술과 함께 실시될 수 있다. 또한, 본원에 제공된 설명은 반도체 디바이스의 완전한 설명이나 반도체 디바이스를 제조하기 위한 완전한 공정 흐름을 형성하지 않으며, 이하에 설명된 구조체는 완전한 반도체 디바이스를 형성하는 것은 아니다. 본원에 설명된 실시형태를 이해하는 데 필요한 공정 동작 및 구조체만이 이하에 상세히 설명된다. 완전한 반도체 디바이스를 형성하기 위한 추가 동작은 종래 기술에 의해 수행될 수 있다.
본원에 설명된 재료들은 스핀 코팅(spin coating), 블랭킷 코팅(blanket coating), 화학 기상 증착(CVD: chemical vapor deposition), 원자층 증착(ALD: atomic layer deposition), 플라즈마 강화 ALD 또는 물리적 기상 증착(PVD: physical vapor deposition)을 포함하는 종래 기술에 의해 형성될 수 있지만, 이것들로 한정되는 것은 아니다. 대안적으로, 재료는 상황에 맞게 성장될 수 있다. 형성될 특정 재료에 따라, 재료를 증착 또는 성장시키는 기술은 당업자에 의해 선택될 수 있다. 재료의 제거는, 문맥에서 달리 명시하지 않는 한, 에칭, 연마 평탄화(예컨대, 화학 기계적 평탄화(chemical-mechanical planarization)) 또는 기타 공지된 방법을 포함하는 임의의 적절한 기술에 의해 달성될 수 있지만, 이것들로 한정되는 것은 아니다.
본원에 제시된 도면은 단지 설명을 위한 것이며, 특정 재료, 컴포넌트, 구조, 디바이스 또는 시스템의 실제 뷰(view)를 의미하는 것은 아니다. 예를 들어, 제조 기술 및/또는 허용 오차로 인해, 도면에 도시된 형태와 차이가 있을 것으로 예상된다. 따라서, 본원에 설명된 실시형태는 설명된 대로, 특정 형상이나 영역으로 한정되는 것으로 해석되지 않고, 예를 들어, 제조에서 발생하는 형상의 편차를 포함한다. 예를 들어, 박스형으로 도시되거나 설명된 영역은 거칠고/거칠거나 비선형인 피처를 가질 수 있고, 원형으로 도시되거나 설명된 영역은 일부 거칠고/거칠거나 선형인 피처를 포함할 수 있다. 또한, 도시된 예리한 각도는 둥글 수 있으며, 그 반대일 수도 있다. 따라서, 도면에 도시된 영역은 본질적으로 개략적이고, 그 형상은 영역의 정확한 형상을 나타내기 위한 것은 아니며, 본 청구 범위의 범주를 한정하는 것은 아니다. 도면은 반드시 축척대로인 것은 아니다. 또한, 도면들 간에 공통적인 요소는 동일한 도면 부호를 유지할 수 있다.
본원에 사용되는 단수 형태 "a", "an" 및 "the"는, 문맥 상 달리 명시되어 있지 않는 한, 복수 형태도 포함하는 것으로 의도된다.
본원에 사용되는 바와 같이, 특정 파라미터에 대한 수치와 관련하여 "약" 또는 "대략"은 당업자가 이해할 수 있는 수치로부터의 편차 정도가 특정 파라미터에 대해 허용 가능한 허용 오차 내에 있음을 포함한다. 예를 들어, 수치와 관련하여 "약" 또는 "대략"은 수치의 90.0% 내지 110.0%의 범위 내, 예컨대, 수치의 95.0% 내지 105.0%의 범위 내, 수치의 97.5% 내지 102.5%의 범위 내, 수치의 99.0% 내지 101.0%의 범위 내, 수치의 99.5% 내지 100.5%의 범위 내, 또는 수치의 99.9% 내지 100.1%의 범위 내의 추가 수치를 포함할 수 있다.
본원에 사용되는 "밑", "아래", "더 아래", "바닥", "위", "더 위", "맨 위", "앞", "뒤", "왼쪽", "오른쪽" 등과 같은 공간적으로 상대적인 용어는, 설명의 편의를 위해, 도면에 도시된 바와 같이, 하나의 요소나 형상과 다른 요소(들)나 형상(들)의 관계를 설명하기 위해 사용될 수 있다. 달리 명시되지 않는 한, 공간적으로 상대적인 용어는 도면에 도시된 방향에 추가하여 재료의 상이한 방향을 포함하도록 의도된다. 예를 들어, 도면의 재료가 뒤집어진 경우, 다른 요소나 피처의 "아래" 또는 "밑" 또는 "속" 또는 "바닥"으로 설명된 요소는 다른 요소나 피처의 "위" 또는 "맨 위"로 될 것이다. 따라서, 용어 "아래"는 용어가 사용되는 문맥에 따라 위와 아래의 양 방향을 모두 포함할 수 있으며, 이는 당업자에게 명백할 것이다. 재료는 다른 방식으로 배향될 수 있고(예컨대, 90도 회전, 반전, 뒤집힘), 본원에 사용되는 공간적으로 상대적인 설명자(descriptor)는 이에 따라 해석된다.
본원에 사용되는 용어 "구성된"은 하나 이상의 구조체 및 장치의 작동을 사전 결정된 방식으로 용이하게 하는 적어도 하나의 구조체 및 적어도 하나의 장치의 크기, 형상, 재료 구성 및 배열 중 하나 이상을 의미한다.
본원에서 사용되는 용어 "피치(pitch)"는 2개의 인접한(즉, 이웃하는) 피처에서 동일한 지점 사이의 거리를 의미한다.
본원에서 사용되는 용어 "선택적 에칭 가능"은 동일한 에칭 화학 물질에 노출된 다른 재료와 비교하여 주어진 에칭 화학 물질에 대한 노출에 반응하는 더 큰 에칭율을 나타내는 재료를 의미하고 포함한다. 예를 들어, 재료는 다른 재료의 에칭율보다 적어도 약 5배 더 큰 에칭율, 예를 들어, 다른 재료의 에칭율보다 약 10배, 약 20배, 또는 약 40배 더 큰 에칭율을 나타낼 수 있다. 원하는 재료를 선택적으로 에칭하기 위한 에칭 화학 물질 및 에칭 조건은 당업자에 의해 선택될 수 있다.
본원에서 사용되는 용어 "반도체 디바이스"는 메모리 디바이스뿐만 아니라 로직 디바이스, 프로세서 디바이스 또는 무선 주파수(RF: radiofrequency) 디바이스와 같이 메모리를 통합하거나 통합하지 않을 수 있는 다른 반도체 디바이스를 제한없이 포함한다. 또한, 반도체 디바이스는, 예를 들어, 프로세서와 메모리를 포함하는 소위 "시스템 온 칩(system on a chip)"(SoC)이나 논리 및 메모리를 포함하는 반도체 디바이스와 같은 다른 기능에 추가하여 메모리를 통합할 수 있다.
본원에 사용되는 바와 같이, 소정 파라미터, 속성 또는 조건과 관련한 "실질적(substantially)"이라는 용어는, 허용 가능한 제조 공차 내와 같은 분산 정도(degree of variance)를 충족하는 소정 파라미터, 속성 또는 조건이 당업자가 이해할 수 있는 정도임을 의미하고 포함한다. 예를 들어, 실질적으로 충족되는 특정 파라미터, 속성 또는 조건에 따라, 파라미터, 속성 또는 조건은 최소 90.0% 충족, 최소 95.0% 충족, 최소 99.0% 충족 또는 심지어 최소 99.9% 충족될 수 있다.
본원에서 사용되는 용어 "기판(substrate)"은 추가 재료가 그 위에 형성되는 기재(base material) 또는 구조를 의미하고 포함한다. 기판은 반도체 기판, 지지 구조체상의 베이스 반도체층, 금속 전극, 또는 그 위에 형성된 하나 이상의 물질, 층, 구조체 또는 영역을 구비하는 반도체 기판일 수 있다. 반도체 기판상의 재료는 반도체 재료, 절연 재료, 전도성 재료 등을 포함할 수 있으나, 이것들로 한정되는 것은 아니다. 기판은 종래의 실리콘 기판이나 반도체 재료의 층을 포함하는 다른 벌크 기판일 수 있다. 본원에서 사용되는 용어 "벌크 기판(bulk substrate)"은 실리콘 웨이퍼뿐만 아니라 "실리콘 적층 사파이어(SOS: silicon-on-sapphire)" 기판 및 "실리콘 적층 유리(SOG: silicon-on-glass)" 기판과 같은 "실리콘 적층 절연체(SOI: silicon-on-insulator)" 기판, 베이스 반도체 기초(base semiconductor foundation) 위의 실리콘 에피택셜 층, 및 실리콘 게르마늄, 게르마늄, 갈륨 비소, 질화갈륨 및 인화인듐과 같은 기타 반도체 또는 광전자 재료를 의미하고 포함한다. 기판은 도핑되거나 도핑되지 않을 수 있다.
본원에서 사용되는 용어 "수직", "종 방향", "수평" 및 "횡 방향"은 구조체의 주평면을 참조하며, 반드시 지구의 중력장에 의해 정의되는 것은 아니다. "수평" 또는 "횡" 방향은 구조체의 주평면에 실질적으로 평행한 방향이고, "수직" 또는 "세로" 방향은 구조체의 주평면에 실질적으로 수직인 방향이다. 구조체의 주평면은 구조체의 다른 표면과 비교하여 상대적으로 넓은 면적을 갖는 구조체의 표면으로 정의된다.
하나 이상(예컨대, 2개)의 커패시터 구조체(102)를 포함하는 반도체 구조체(100)가 도 1a 및 도 1b에 도시된다. 커패시터 구조체(102)는 기재(base material)(104)(예컨대, 기판)에 인접하여(예컨대, 상(on)이나 너머(over)에) 형성될 수 있다. 기재(104)는 반도체 기판, 지지 구조체상의 베이스 반도체층, 금속 전극, 또는 그 위에 형성된 하나 이상의 층, 구조체 또는 영역을 구비하는 반도체 기판일 수 있다. 기재(104)는, 예를 들어, 실리콘 적층 절연체(SOI: silicon-on-insulator) 유형 기판, 실리콘 적층 사파이어(SOS: silicon-on-sapphire) 유형 기판 또는 기재의 층에 의해 지지되는 실리콘의 실리콘 에피택셜층을 포함할 수 있다. 또한, 기재(104)는 전기 전도성 재료로 및/또는 전기 전도성 재료로부터 신호를 라우팅하기 위한 하나 이상의 전도성 재료 및 절연 재료를 지지 및/또는 격리하는 다수의 부분을 포함할 수 있다. 예를 들어, 기재(104)는 신호를 라우팅하기 위해 회로(예컨대, 제어 유닛) 및/또는 상호 연결이 제공되는 하나 이상의 전도성 재료를 포함할 수 있다. 또한, 기재(104)는 도핑되지 않거나, p형 도펀트 또는 n형 도펀트를 포함할 수 있다. 예를 들어, 기재(104)의 일부에는 p형 전도성 재료를 포함하는 p 도핑 영역(106) 및 p 도핑 영역(106) 내에 위치된 n형 전도성 재료를 포함하는 n웰 영역(108)이 포함될 수 있다. 대안적으로, 기재(104)에는 n형 전도성 재료를 갖는 영역 내에 위치된 p 웰 영역이 포함될 수 있다. 커패시터 구조체(102)는 기재(104)의 n웰 영역(108)의 적어도 일부분 상의 부분에 배치될 수 있다. 명확성을 위해, 2개의 커패시터 구조체(102)가 도시되어 있지만, 임의의 수의 커패시터 구조체(102)는 반복 패턴(예컨대, 어레이)으로 형성될 수 있다. 개별 커패시터 구조체(102)에는 중앙 영역(110a), 주변 영역(110b) 및 에지(110c)를 포함하는 활성 영역(110)이 포함될 수 있다. 활성 영역(110)은, 도 1b의 상면도에 도시된 바와 같이, 제1 수평 방향(X)에 평행한 상부 및 하부 상의 에지(110c) 및 제1 수평 방향(X)을 가로지르는(예컨대, 수직임) 제2 수평 방향(Y)에 평행한 대향 측면의 에지(110c)에 의해 정의될 수 있다. 커패시터 구조체(102)의 활성 영역(110)이 실질적으로 직사각형 단면 형상을 갖는 것으로 도시되어 있지만, 활성 영역(110)은, 예를 들어, 원형 단면 형상, 정사각형 단면 형상, 타원형 단면 형상 또는 삼각형 단면 형상과 같은 임의의 적절한 횡단면 형상을 가질 수 있다. 인접한 커패시터 구조체(102)는, 도 1b에 도시된 바와 같이, 중간 영역(112)(예컨대, 갭)에 의해 이격될 수 있다.
하나 이상의 유전 재료는 활성 영역(110)의 위 및/또는 근위(proximal)에 형성된다. 예를 들어, 제1 유전 재료(114) 및 제2 유전 재료(116)는 그 일부가 활성 영역(110)의 적어도 일부 위에 놓이도록 서로 인접하여 형성될 수 있다. 제1 유전 재료(114) 및 제2 유전 재료(116)에는 산화물이나 질화물이 포함될 수 있지만, 이것으로 한정되는 것은 아니다. 유전 재료는 제1 유전 재료(114) 및 제2 유전 재료(116)를 형성하기 위해 종래 기술에 의해 형성 및 패터닝될 수 있다. 또한, 제1 유전 재료(114) 및 제2 유전 재료(116)의 적어도 일부는, 도 1a의 단순 부분 단면도에 도시된 바와 같이, 기재(104)의 n웰 영역(108) 위에 위치된다. 일부 실시형태에서, 제1 유전 재료(114)는 활성 영역(110)의 주변 영역(110b) 위에 형성되고, 제2 유전 재료(116)는 개별 커패시터 구조체(102)의 활성 영역(110)의 중앙 영역(110a) 위에 형성된다. 예를 들어, 제2 유전 재료(116)는 주변 영역(110b) 내의 차단 영역(122)에는 형성되어 있지 않고, 중앙 영역(110a)에 근접한(예컨대, 바로 위) 개구(120)에 형성될 수 있는 반면, 제1 유전 재료(114)는, 이하에 더 상세하게 설명되는 바와 같이, 활성 영역(110)의 주변 영역(110b)에 인접하여 형성될 수 있다. 개구(120)는 제2 유전 재료(116)가 궁극적으로 형성되는 기재(104)의 위치에서 종래 기술에 의해 형성된다. 단면도 및 상면도의 각각에 도시된 바와 같이, 제1 유전 재료(114)는 하나 이상의 계면(124)을 따라 제2 유전 재료(116)에 접하도록(예컨대, 직접 물리적 접촉 상태에 있음) 위치될 수 있다. 계면(124)이 횡단면도에서 실질적으로 직선인 수직선으로 도시되어 있지만, 계면(124)은 또한 경사, 언더컷 또는 다른 방식으로 다양한 부분을 포함하도록 구성될 수 있다.
제1 유전 재료(114)는 활성 영역(110)의 상면에 인접하고 상면과 접촉(예컨대, 직접적인 물리적 접촉)하여 형성될 수 있다. 제1 유전 재료(114)는 화학 기상 증착(CVD: chemical vapor deposition) 또는 원자층 증착(ALD: atomic layer deposition)과 같은 일반적인 증착 공정에 의해 형성될 수 있다. 대안적으로, 제1 유전 재료(114)는 블랭킷 코팅(blanket coating)에 의해 형성될 수 있거나, 활성 영역(110)의 표면 상에서 성장될 수 있다. 일부 실시형태에서, 제1 유전 재료(114)는 활성 영역(110)의 중앙 영역(110a) 위에 형성되지 않고 주변 영역(110b) 위에 형성될 수 있다. 예를 들어, 제1 유전 재료(114)의 내측면은 계면(124)을 따라 제2 유전 재료(116)의 외측면에 접할 수 있으며, 계면(124)은 중앙 영역(110a)과 주변 영역(110b) 사이의 경계를 따라 연장되고 이를 정의한다. 일부 실시형태에서, 제1 유전 재료(114)의 외표면은 활성 영역(110)의 에지(110c)의 적어도 일부(예컨대, 모두)와 수직으로 정렬될 수 있다. 다른 실시형태에서, 제1 유전 재료(114)의 외표면은 에지(110c)를 덮고 그 너머로(예컨대, 더 멀리) 연장될 수 있다. 이러한 실시형태에서, 제1 유전 재료(114)의 일부는 중간 영역(112)의 적어도 일부 위에 놓일 수 있다. 또 다른 실시형태에서, 제1 유전 재료(114)의 외표면은 제1 유전 재료(114)의 외표면의 적어도 일부가 중간 영역(112)의 임의 부분을 덮지 않고 에지(110c) 내부에 위치하도록 주변 영역(110b)을 완전히 덮지 않을 수 있다.
도 1a 및 도 1b에 도시된 실시형태에서, 제1 유전 재료(114)의 배치는 유전 재료의 소위 "좁은 리지(narrow ridge)"로 특징지어 질 수 있다. 예를 들어, 제1 유전 재료(114)의 좁은 리지는, 제1 유전 재료(114)의 비교적 두꺼운 유전 재료가 제2 유전 재료(116)의 비교적 얇은 유전 재료의 중앙 영역(110a)을 둘러싸게(예컨대, 완전히 둘러싸게) 위치하도록, 제1 수평 방향(X) 및 제2 수평 방향(Y) 중 하나 이상의 폭보다 상대적으로 두꺼운 수직 방향(Z)의 두께(예컨대, 높이)를 포함할 수 있다. 달리 말하면, 제1 유전 재료(114)는, 도 1b에 가장 명확하게 도시된 바와 같이, 활성 영역(110)의 에지(110c)(예컨대, 4개의 모든 측면)의 각각에 형성될 수 있다. 대안적으로, 제1 유전 재료(114)는 활성 영역(110)의 에지(110c)의 일부(예컨대, 1, 2 또는 3개의 측면 또는 그 일부)에만 형성될 수 있다. 예를 들어, 제1 유전 재료(114)는, 이하에 더 상세히 설명되는 바와 같이, 2개의 대향 측면을 따라서만 형성될 수 있다. 이러한 실시형태에서, 제2 유전 재료(116)는 임의의 나머지 에지(110c) 가까이에 형성될 수 있다. 당업자는 제1 유전 재료(114)가 커패시턴스 감소를 최소화하면서 원하는 저항 요건을 달성하기 위해 선택적으로 배치될 수 있다는 것을 이해할 것이다.
제1 유전 재료(114)는 소위 "저전압(low-voltage)" 유전 재료로 기능하도록 선택된다. 예를 들어, 제1 유전 재료(114)는 실리콘 산화물(SiOx) 재료일 수 있다. 비제한적인 예로서, 제1 유전 재료(114)에는 이산화규소(SiO2), 오산화탄탈륨(Ta2O5), 질화규소(Si3N4), 산화하프늄(HfO2), 산화알루미늄(Al2O3)이 포함될 수 있다. 일부 실시형태에서, 제1 유전 재료(114)는 이산화규소(SiO2)이다.
제1 유전 재료(114)의 치수(예컨대, 두께)는 이의 유전 상수와 완성될 반도체 구조체(100)에의 인가 전압에 따라 결정될 수 있다. 제1 유전 재료(114)는, 도 1a에 도시된 바와 같이, 제1 수평 방향(X) 및 제2 수평 방향(Y)을 가로지르는(예컨대, 수직인) 수직 방향(Z)의 높이를 갖는다. 제1 유전 재료(114)의 치수는 저전압 유전 재료로 작동하기에 충분할 수 있다. 제1 유전 재료(114)의 치수는 커패시터 구조체(102)의 저항 요건에 의해 결정될 수 있고, 이러한 치수는 제1 유전 재료(114)가 형성되는 두께(예컨대, 높이)를 조정(예컨대, 증가, 감소)함으로써 확장 가능할 수 있다. 예를 들어, 제1 유전 재료(114)는 약 54Å 또는 약 64Å과 같이 대략 50Å 내지 약 70Å의 두께(예컨대, 높이)로 형성될 수 있다. 제1 유전 재료(114)의 길이 및 폭은 커패시터 구조체의 저항 요건에 의해 결정될 수도 있다.
제2 유전 재료(116)는 활성 영역(110)의 상면에 인접하고 상면과 접촉(예컨대, 직접적인 물리적 접촉)하여 형성될 수 있다. 제2 유전 재료(116)는 화학 기상 증착(CVD: chemical vapor deposition) 또는 원자층 증착(ALD: atomic layer deposition)과 같은 일반적인 증착 공정에 의해 형성될 수 있다. 대안적으로, 제2 유전 재료(116)는 블랭킷 코팅(blanket coating)에 의해 형성될 수도 있거나, 활성 영역(110)의 표면 상에서 성장될 수 있다. 일부 실시형태에서, 제2 유전 재료(116)는 주변 영역(110b) 위에 형성되어 있지 않고 활성 영역(110)의 에지(110c)와 접촉하지 않으며, 중앙 영역(110a) 위에 형성될 수 있다. 예를 들어, 제2 유전 재료(116)의 외표면은 계면(124)을 따라 제1 유전 재료(114)의 내표면에 접할 수 있으며, 이는 일부 실시형태에서 중앙 영역(110a)과 주변 영역(110b) 사이의 계면과 일치한다.
제2 유전 재료(116)는, 소위, "초저전압(super low-voltage)”유전 재료로서 기능하도록 선택된다. 또한, 제2 유전 재료(116)는 제1 유전 재료(114)와 동일한 재료이거나 상이한 재료일 수 있다. 예를 들어, 제2 유전 재료(116)는 실리콘 산화물(SiOx) 재료일 수 있다. 비제한적인 예로서, 제2 유전 재료(116)에는 이산화규소(SiO2), 오산화탄탈륨(Ta2O5), 질화규소(Si3N4), 산화하프늄(HfO2), 산화알루미늄(Al2O3)이 포함될 수 있다. 일부 실시형태에서, 제2 유전 재료(116)는 이산화규소(SiO2)이다.
제2 유전 재료(116)의 치수(예컨대, 두께)는 이의 유전 상수와 완성될 반도체 구조체(100)에의 인가 전압에 따라 결정될 수 있다. 제2 유전 재료(116)는 또한 제1 수평 방향(X) 및 제2 수평 방향(Y)을 가로지르는 수직 방향(Z)의 높이를 갖는다. 제2 유전 재료(116)의 두께(예컨대, 높이)는 제1 유전 재료(114)의 두께와 다를 수 있다. 예를 들어, 제2 유전 재료(116)는 제1 유전 재료(114)보다 더 얇거나 상대적인 두께로 형성될 수 있다. 일부 실시형태에서, 제2 유전 재료(116)의 두께는 제1 유전 재료(114)의 두께의 대략 절반일 수 있다. 동일한 재료가 사용되는 경우, 제1 유전 재료(114) 및 제2 유전 재료(116)는 (예컨대, 단지) 두께가 서로 다를 수 있으며, 그 사이의 경계는 계면(124)에 의해 정의된다. 제2 유전 재료(116)의 치수는 초저전압 유전 재료로 작동하기에 충분할 수 있다. 제2 유전 재료(116)의 치수는 커패시터 구조체(102)의 저항 요건에 의해 결정될 수 있고, 이러한 치수는 제2 유전 재료(116)가 형성되는 두께(예컨대, 높이)를 조정(예컨대, 증가, 감소)함으로써 확장 가능할 수 있다. 예를 들어, 제2 유전 재료(116)는 약 27Å(예컨대, 1.2V 산화물) 또는 약 34Å과 같이 대략 20Å 내지 약 45Å의 두께(예컨대, 높이)로 형성될 수 있다. 따라서, 제2 유전 재료(116)의 임계 전압 크기는 제1 유전 재료(114)의 임계 전압 크기보다 더 낮을 수 있다. 제2 유전 재료(116)의 영역은 커패시터 구조체의 저항 요건에 의해 결정될 수도 있다.
선택적으로, 하나 이상의 추가적인 유전 재료(미도시)는 반도체 구조체(100)를 포함하는 회로 내에 형성(예컨대, 블랭킷 코팅, 증착 또는 성장)될 수 있다. 이러한 추가적인 유전 재료는 소위 "고전압(high-voltage)" 유전 재료로 기능하도록 선택될 수 있다. 일부 실시형태에서, 추가적인 유전 재료는 제1 유전 재료(114) 및 제2 유전 재료(116)(예컨대, 산화물 또는 질화물)와 동일한 재료이거나 상이한 재료일 수 있다. 추가적인 유전 재료의 위치 및 치수(예컨대, 두께)는 이의 유전 상수와 완성될 반도체 구조체(100)에의 인가 전압에 따라 결정될 수 있다. 예를 들어, 추가적인 유전 재료는 제1 유전 재료(114) 및 제2 유전 재료(116)의 각각보다 더 큰 상대적 두께로 형성될 수 있다. 추가적인 유전 재료가 형성되는 실시형태에서, 제1 유전 재료(114) 및 제2 유전 재료(116)에 더하여, 커패시터 구조체(102)는 소위 "삼중 산화(tripleoxide)" 처리에 의해 형성될 수 있다. 제1 및 제2 유전 재료(114, 116)만이 형성되는 다른 실시형태에서, 커패시터 구조체(102)는 소위 "이중 산화물(dual-oxide)" 처리에 의해 형성될 수 있다. 대안적으로, 반도체 구조체(100)는 임의 수의 유전 재료를 사용하는 공정으로 형성될 수 있다.
제1 유전 재료(114)는 반도체 구조체(100)의 지정된 영역에 형성(예컨대, 성장)될 수 있다. 그 후, 제1 유전 재료(114)의 일부는, 예를 들어, 활성 영역(110)의 중앙 영역(110a)과 같은 제2 유전 재료(116)를 포함하도록 지정된 위치에서 제거(예컨대, 에칭 제거)될 수 있다. 그 후, 제2 유전 재료(116)는 지정된 영역에 형성(예컨대, 성장)될 수 있다. 대안적으로, 제1 유전 재료(114) 및/또는 제2 유전 재료(116)는 마스크 재료(미도시)를 사용하여 활성 영역(110) 상에 형성 및 패터닝될 수 있다. 예를 들어, 마스크 재료(예컨대, 레지스트)는 제1 유전 재료(114)를 형성하기 전에 활성 영역(110)의 주변 영역(110b) 위에 형성(예컨대, 증착)될 수 있고, 제1 유전 재료(114)의 제거 공정 이후 및 제2 유전 재료(116)를 형성하기 전에 후속적으로 제거될 수 있다. 일부 실시형태에서, 마스크 재료는 주변 영역(110b) 내에 위치될 수 있고, 활성 영역(110)의 에지(110c)로부터 안쪽으로 대략 200nm 내지 500nm 정도 이격될 수 있다. 비제한적인 예로서, 마스크 재료는 활성 영역(110)의 에지(110c)로부터 안쪽으로 대략 325nm 이격될 수 있다. 일부 구현예에서, 제1 유전 재료(114) 및 제2 유전 재료(116)는 전술한 바와 같이 형성될 수 있다. 대안적으로, 제2 유전 재료(116)는 제1 유전 재료(114)를 형성하기 전에 형성될 수 있다. 이와 같은 실시형태에서, 각각의 제2 유전 재료(116) 및 제1 유전 재료(114)는 각각의 지정된 위치에 형성(예컨대, 성장)될 수 있다. 다른 실시형태에서, 제2 유전 재료(116)는 최종 상태에서 결합된 재료의 두께가 이전 실시형태에서 달성된 것과 유사하도록 특정 영역 내의 제2 유전 재료(116)에 인접하고 이와 접촉하여 형성되는 제1 유전체 재료(114)와 함께 모든(예컨대, 양쪽의) 지정된 영역에 인접하게 형성될 수 있다. 또 다른 실시형태에서, 제1 유전 재료(114) 및 제2 유전 재료(116)는 실질적으로 동시에 형성될 수 있다. 이와 같은 실시형태에서, 제1 유전 재료(114) 및 제2 유전 재료(116) 각각의 초기 두께는 실질적으로 동일할 수 있고, 그 후에, 제2 유전 재료(116)의 일부는 최종 상태에서 상이한 두께를 달성하기 위해 종래 기술(예컨대, 습식 또는 건식 에칭)에 의해 제거될 수 있다.
결과적으로, 활성 영역(110) 위 및/또는 근위의 제1 유전 재료(114) 및 제2 유전 재료(116)의 다양한(예컨대, 상이한) 두께의 조합은 에지(110c)에 따른 누설이 감소(예컨대, 최소화)되고 반도체 구조체(100)의 신뢰성이 개선되도록 유전 재료의 최적화된 두께를 제공한다. 도 1a 및 도 1b는 제1 유전 재료(114) 및 제2 유전 재료(116)의 형성 이후 반도체 구조체(100)의 단순화된 부분 단면도 및 상면도이다. 후술하는 바와 같이, 반도체 구조체(100)의 최종 프로파일은 유전 재료의 결합된 프로파일(예컨대, 토포그래피) 상에 후속적으로 형성되는 게이트 재료(도 1c 및 도 1d 참조)의 적절한 배치를 허용한다.
도 1c 및 도 1d에 도시된 바와 같이, 반도체 재료(128)는 반도체 구조체(100)의 커패시터 구조체(102)의 제1 및 제2 유전 재료(114, 116)에 인접하고 이들에 접촉(예컨대, 직접 물리적 접촉)하여 형성된다. 반도체 재료(128)는 폴리실리콘을 포함할 수 있지만, 이것으로 한정되는 것은 아니다. 금속 함유 재료(예컨대, 텅스텐 함유 재료) 또는 기타 종래의 재료와 같은 전도성 재료(140)가 반도체 재료(128)에 인접하고 이들에 접촉하여 형성되어 게이트 영역(130)을 형성한다. 게이트 영역(130)은 또한 게이트 전극(134)을 포함할 수 있다. 도 1c의 단면도에 도시된 바와 같이, 분리 영역(136)이 기재(104)에 형성된다. 분리 영역(136)은, 예를 들어, 소위 "얕은 트렌치 분리(shallow trench isolation)"(STI) 구조일 수 있다. 일부 실시형태에서, 분리 영역(136)은 반도체 재료(128)를 형성한 후, 전도성 재료(140)를 형성하기 전에 형성될 수 있다. 분리 영역(136)은 인접한 커패시터 구조체(102) 사이에, 예를 들어, 인접한 커패시터 구조체(102)의 제1 유전 재료(114)와 그 사이로 연장되는 중간 영역(112)의 하부 부분에 근접한(예컨대, 직접 인접한) 횡 방향으로 위치된다. 일부 실시형태에서, 분리 영역(136)은 제1 유전 재료(114)의 부분을 완전히 대체할 수 있다. 분리 영역(136)은 개별 커패시터 구조체(102)의 영역을, 인접한 커패시터 구조체(102)의 영역 및/또는 다른 디바이스(예컨대, 트랜지스터)로부터 전기적으로 분리하는 데 사용될 수 있다. 또한, 접점(144)은 활성 영역(110) 및/또는 게이트 영역(130)에 근접하고/근접하거나 이를 통해 연장하여 위치될 수 있다. 접점(144)은 종래 기술에 의해 형성된다. 일부 실시형태에서, 소스/드레인 영역(도시되지 않음)은 게이트 영역(130) 외부에 있는 각각의 커패시터 구조체(102)에 근접한 영역의 기재(104)의 일부에서 형성될 수 있다. 기재(104)가 p 도핑 영역(106) 내에 n웰 영역(108)을 포함하는 실시형태에서, 소스/드레인 영역 중 하나 또는 양쪽 모두는 접점(144)과 기재(104) 사이에 낮은 저항 연결을 생성하기 위해 n웰 영역(108)의 농도보다 상대적으로 높은 농도의 n형 전도성 재료(예컨대, n+ 도핑됨)의 농도를 포함할 수 있다. 일부 실시형태에서, 영역(138)은 분리 영역(136) 중 적어도 일부의 하부 표면 아래로 연장될 수 있다. 영역(138)은, 도 1a 및 도 1b의 실시형태에 도시된 바와 같이, 유전 재료의 형성 동안 처리 기술(예컨대, 건식 에칭)의 생성물일 수 있다. 예를 들어, 영역(138)은 분리 영역(136)의 개구(예컨대, 트렌치)의 하부 표면에 리세스를 포함할 수 있으며, 이 리세스는, 분리 영역(136)을 형성하는 동안, 개구의 적어도 일부의 하부 표면으로 아래쪽을 향해 이동된, 적어도 부분적으로 위에 있는 층(예컨대, 제1 유전 재료(114) 및 제2 유전 재료(116))의 토포그래피에 기인할 수 있다. 달리 말하면, 도 1a 및 도 1b에 도시된 바와 같이, 영역(138)은, 제2 유전 재료(116)가 중간 영역(112)에 인접한 제1 유전 재료(144)의 인접한 부분에 대해 약간 리세싱된 결과로서, 분리 영역(136)의 하부 표면의 인접한 부분에 대해 약간 리세싱될 수 있다.
반도체 재료(128)는 실리콘 게르마늄, 게르마늄 및 다결정 실리콘("폴리실리콘"이라고도 함) 중 하나 이상과 같은 반도체 재료를 포함할 수 있다. 전도성 재료(140)는 텅스텐 함유 재료, 티타늄 함유 재료, 또는 이들의 조합을 포함할 수 있으나, 이것으로 한정되는 것은 아니다. 전도성 재료(140)는, 예를 들어, 실리사이드화된 텅스텐(WSix) 재료와 같은 실리사이드 금속 재료, 또는 텅스텐, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈, 이들의 조합과 같은 금속 재료, 또는 이들의 합금을 포함할 수 있다. 일부 실시형태에서, 전도성 재료(140)는 텅스텐이다. 다른 실시형태에서, 전도성 재료(140)는 WSix이다.
따라서, 게이트 영역(130)은 반도체 재료(128) 및 반도체 재료(128)에 인접한(예컨대, 위에 적층한) 전도성 재료(140)를 포함한다. 전도성 재료(140)는 어레이의 인접한 커패시터 구조체(102)의 활성 영역(110)의 행(예컨대, 제2 수평 방향 Y)을 연결하기 위해 분리 영역(136) 위로 연장된다. 게이트 영역(130)은, 도 1d의 상면도에 도시된 바와 같이, 제1 수평 방향(X)에 평행한 활성 영역(110)의 상부 및 하부의 에지(110c)를 가로지르는(예컨대, 수직인) 제2 수평 방향(Y)에 평행한 대향 측면의 게이트 에지(132)에 의해 정의된다. 또한, 필드 에지(142)는 제1 수평 방향(X)으로 연장될 수 있다. 일부 실시형태에서, 필드 에지(142)는 활성 영역(110)의 상부 및 하부 상의 에지(110c)에 실질적으로 평행할 수 있다. 특히, 필드 에지(142)는 활성 영역(110)의 상부 및 하부상의 에지(110c)와 실질적으로 정렬(예컨대, 일치)될 수 있다. 일부 실시형태에서, 반도체 재료(128)는 제1 유전 재료(114) 및 제2 유전 재료(116) 각각을 덮을 수 있고(예컨대, 실질적으로 완전히 덮을 수 있음), 전도성 재료(140)는 반도체 재료(128)뿐만 아니라 분리 영역(136)의 적어도 일부(예컨대, 실질적으로 모두)를 덮을 수 있다. 게이트 영역(130)은 반도체 재료(128) 및/또는 전도성 재료(140)가 활성 영역(110)의 대향 측면에 있는 에지(110c)와 오버랩되지 않고 필드 에지(142)와 오버랩되도록 형성될 수 있다. 달리 말하면, 주변 영역(110b)의 적어도 일부는 제2 수평 방향(Y)으로 연장되는 게이트 에지(132)를 넘어 외부(예컨대, 노출)일 수 있다. 예를 들어, 반도체 재료(128)는 그 상부 및 하부의 에지(110c)에서 활성 영역(110)과 오버랩(예컨대, 그 너머로 연장)될 수 있고, 게이트 에지(132)에서 활성 영역(110)과 언더랩(예컨대, 이전에 종료될)될 수 있다. 특정 재료 및 구조체(예컨대, 전도성 재료(140), 분리 영역(136))는 명확성을 위해 도 1d의 상면도에서 생략되었다.
따라서, 개별 커패시터 구조체(102)의 커패시턴스 영역은 두 대향 측면의 제1 수평 방향(X)에 평행한 에지(110c)(예컨대, 필드 에지(142)) 및 제 2 수평 방향(Y)에 평행한 나머지 두 대향 측면의 게이트 에지(132)에 의해 경계지어 질 수 있다. 상면도에 도시된 바와 같이, 필드 에지(142) 및 게이트 에지(132)의 각각은 n웰 영역(108)의 경계 내에 위치할 수 있다. 또한, 접점(144)은 필드 에지(142) 및 게이트 에지(132) 각각의 외부에 위치될 수 있고, 활성 영역(110)의 에지(110c) 내에 또는 인접하여 위치될 수 있다. 예를 들어, 접점(144)은 제1 수평 방향(X)과 평행한 필드 에지(142)뿐만 아니라 활성 영역(110)의 상부 및 하부의 에지(110c) 외부에 위치될 수 있는 한편, 추가 접점(144)은 제2 수평 방향(Y)와 평행한 활성 영역(110)의 대향 측면의 에지(110c) 내에 위치될 수 있다. 일부 실시형태에서, 필드 에지(142) 및/또는 게이트 에지(132)는 제1 유전 재료(114)와 게이트 영역(130)이 실질적으로 동일한 폭을 갖도록 제1 유전 재료(114)와 제2 유전 재료(116) 사이의 계면(124)과 자체 정렬될 수 있다. 전술한 바와 같이, 제1 유전 재료(114)는 활성 영역(110)의 에지(110c)(예컨대, 4면 모두)의 각각에 형성될 수 있거나, 활성 영역(110)의 에지(110c) 중 일부(예컨대, 일면, 대향하는 두 면 또는 인접하는 두면, 3면 또는 그 일부)에만 형성될 수도 있다. 제1 유전 재료(114)가 모든 면에서 제2 유전 재료(116) 주위로 연장하는 것으로 도시되어 있지만, 제1 유전 재료(114)는, 예를 들어, 게이트 에지(132)의 대향 측면을 따라서만 또는 필드 에지(142)의 대향 측면을 따라서만 형성될 수도 있다. 일부 실시형태에서, 제1 유전 재료(114)는 인접한 측면 사이의 코너로 및/또는 코너 주위로 연장되지 않고 (예컨대, 단지) 선형 부분을 따라 연장될 수 있다. 다른 실시형태에서, 제1 유전 재료(114)는 또한 인접한 선형 부분 사이에 위치된 일부 또는 모든 코너 주위로 연장될 수 있다.
따라서, 커패시터 구조체 및 게이트 영역을 포함하는 반도체 구조체가 개시된다. 커패시터 구조체는 제1 수평 방향에 평행한 대향 필드 에지(opposing field edge)를 포함하는 활성 영역을 포함한다. 게이트 영역은 제1 수평 방향을 가로지르는 제2 수평 방향에 평행한 대향 게이트 에지(opposing gate edge)를 포함한다. 반도체 구조체는 또한 대향 필드 에지 또는 대향 게이트 에지 중 적어도 하나에 인접한 제1 유전 재료, 및 제1 유전 재료의 인접 부분 및 활성 영역에 인접한 제2 유전 재료를 포함한다. 제1 유전 재료 및 제2 유전 재료의 각각은 제1 수평 방향 및 제2 수평 방향을 가로지르는 수직 방향의 높이를 갖는다. 제2 유전 재료의 수직 방향으로의 높이는 제1 유전 재료의 높이보다 낮다.
일부 실시형태에서, 반도체 재료(128) 및 전도성 재료(140)의 각각은 증착 또는 다른 통상적인 공정에 의해 유전 재료에 인접하여 개별적으로 형성될 수 있다. 예를 들어, 반도체 재료(128)는 제1 유전 재료(114) 및 제2 유전 재료(116)의 상면 위에 형성(예컨대, 블랭킷 증착, CVD, ALD 등)되고 노출될 수 있다. 반도체 재료(128)가 형성되면, 반도체 재료(128), 제1 유전 재료(114)의 일부 및 기재(104)의 n웰 영역(108)의 지정된 부분에 개구(도시되지 않음)가 형성된다. 개구는 분리 영역(136)이 궁극적으로 형성될 위치에 형성된다. 분리 영역(136)은 개구에 충전 재료(예컨대, 유전 재료)를 증착함으로써 형성된다. 종래의 라이너 및/또는 스페이서 재료도 이용될 수 있다. 그 후에 충전 재료의 일부는 화학 기계 연마(CMP: chemical-mechanical polishing)에 의해 제거될 수 있고, 스페이서 재료는, 존재한다면, 습식 에칭 또는 건식 에칭에 의해 제거될 수 있다. 분리 영역(136)에서 충전 재료를 제거하면, 하부 유전 재료(114, 116)의 두께가 다르기 때문에, 다양한 프로파일(예컨대, 토포그래피)이 분리 영역(136)(예컨대, 중간 영역(112))에 존재하지 않을 것이지만, 다양한 토포그래피는 하부 유전 재료(114, 116)의 두께가 다르기 때문에 반도체 재료(128)를 포함하는 영역에 남아있을 것이다.
분리 영역(136)의 형성 후에, 전도성 재료(140)는 반도체 재료(128) 및 분리 영역(136)의 상면과 인접하고 접촉(예컨대, 직접 접촉)하여 형성된다. 전도성 재료(140)는 단일 물질일 수 있거나 복수의 부분 또는 서로 인접하여 형성된 재료(도시하지 않음)를 포함할 수 있다. 예를 들어, 라이너 재료는 반도체 재료(128)와 전도성 재료(140) 사이에 형성될 수 있다. 전도성 재료(140)는 CVD와 같은 통상적인 증착 공정에 의해 형성될 수 있다. 반도체 재료(128) 및/또는 전도성 재료(140)의 일부는 에칭과 같은 통상적인 기술에 의해 제거되어 활성 영역(110)의 대향 측면상의 에지(110c)를 노출하도록 게이트 영역(130)의 게이트 에지(132)를 정의할 수 있다.
반도체 구조체(100)를 형성하기 위해 전술한 공정을 이용함으로써 많은 이점이 달성된다. 제1 유전 재료(114)와 제2 유전 재료(116) 사이의 계면(124)을 이용함으로써, 유전 재료 위에 형성된 피처는 자체 정렬될 수 있고, 반도체 재료(128) 및/또는 전도성 재료(140)를 패터닝하지 않고도 실질적으로 동일한 폭을 가질 수 있다. 예를 들어, 게이트 영역(130) 및 제1 유전 재료(114)는 실질적으로 동일한 폭을 가질 수 있다. 특징들이 자체 정렬되기 때문에, 반도체 구조체(100)는 하나의 마스킹 동작을 사용하여 형성될 수 있으며, 이는 비용 및 추가 공정 동작을 절약한다. 또한, CMP 기술을 사용하는 이와 같은 공정 동작은, 예를 들어, 반도체 재료(128) 및/또는 전도성 재료(140)의 재료가 하부 유전 재료의 형상을 따르는 토포그래피로 인해 최소화되고, 그 결과 추가 비용을 절감시킬 수 있다. 커패시터 구조체(102)를 포함하는 반도체 구조체(100)를 형성하기 위해, 추가 재료는 종래 기술에 의해 전도성 재료(140) 상에 형성될 수 있고, 이는 본원에서 자세히 설명되지 않는다.
따라서, 반도체 디바이스의 형성 방법이 개시된다. 이 방법은 커패시터 구조체의 활성 영역의 주변 영역에 인접한 제1 유전 재료와, 제1 수평 방향에 평행한 대향 필드 에지를 포함하는 활성 영역을 형성하는 단계, 및 활성 영역의 중앙 영역으로부터 제1 유전 재료의 일부를 제거하는 단계를 포함한다. 방법은 또한 활성 영역의 중앙 영역 및 제1 유전 재료의 인접 부분에 인접한 제2 유전 재료를 형성하는 단계를 포함한다. 제1 유전 재료 및 제2 유전 재료의 각각은 제 1 수평 방향을 가로지르는 수직 방향의 높이를 갖는다. 제2 유전 재료의 높이는 제1 유전 재료의 높이보다 낮다. 또한, 방법은 제1 유전 재료 및 제2 유전 재료 중 적어도 하나 위에 게이트 영역을 형성하는 단계를 포함한다. 게이트 영역은 제1 수평 방향 및 수직 방향을 가로지르는 제2 수평 방향에 평행한 대향 게이트 에지(opposing gate edge)를 포함한다.
도 1c 및 도 1d는 전술한 다수의 공정 동작이 수행된 후의 반도체 구조체(100)를 도시한다. 예를 들어, 반도체 구조체(100)는 커패시터 구조체(102)의 전도성 재료(140) 및 반도체 재료(128)를 포함하며, 이러한 재료는, 도 1c에 가장 명확하게 도시된 바와 같이, 그 아래에 위치한 유전 재료와 자체 정렬된 결과로 뚜렷한 토포그래피를 나타낸다. 또한, 제1 유전 재료(114)의 좁은 리지를 포함하는 유전 재료의 상이한 두께는 유전 재료의 최적화된 두께를 제공하여, 커패시턴스 감소를 최소화하면서 누설이 마진을 따라, 예를 들어, 활성 영역(110)의 에지(110c)를 따라 감소되도록 한다.
당업자는, 본 발명의 추가 실시형태에 따라, 도 1a 내지 도 1d와 관련하여 전술된 피처 및 피처 구성이 상이한 반도체 디바이스(예컨대, 상이한 메모리 디바이스)의 설계 요구에 적응될 수 있다는 것을 이해할 것이다. 비제한적인 예로서, 본 발명의 추가 실시형태에 따르면, 도 2a 내지 도 2d는 이전 반도체 구조체(100)와 구성이 상이한 반도체 구조체의 단순화된 부분 단면도 및 상면도를 도시한다. 나머지 설명 및 첨부 도면 전체에 걸쳐, 기능적으로 유사한 피처(예컨대, 구조, 디바이스)는 유사한 참조 번호를 참조한다. 반복을 피하기 위해, 나머지 도면(도 2a 내지 2d를 포함함)에 도시된 모든 특징들이 본원에 상세히 설명되는 것은 아니다. 오히려, 이하에서 달리 설명하지 않는 한, 전술한 피처의 참조 번호로 지정된 피처(전술한 특징들이 본 단락 이전에 처음 설명되었는지 또는 본 단락 이후에 처음 설명되었는지 여부)는 전술한 피처와 실질적으로 유사한 것으로 이해될 것이다.
커패시터 구조체(102)를 포함하는 반도체 구조체(100')가 도 2a 및 도 2b에 도시되어 있다. 커패시터 구조체(102)는 또한 위에서 설명되고, 도 1a 및 도 1b에 도시된 반도체 구조체(100')와 유사하게 기재(104)에 인접하여(예컨대, 위에 또는 너머에) 형성될 수 있다. 또한, 기재(104)는 p형 전도성 재료를 포함하는 p 도핑 영역(106) 및 p 도핑 영역(106) 내에 위치된 n형 전도성 재료를 포함하는 n웰 영역(108)을 포함할 수 있다. 그러나, 본 실시형태에서, 제1 유전 재료(114)는 제2 유전 재료(116)에 의해 채워지지 않는 커패시터 구조체(102)의 활성 영역(110)의 모든 상면을 가로질러 연장될 수 있다(예컨대, 실질적으로 덮을 수 있음). 이러한 실시형태에서, 제1 유전 재료(114)는 인접한 커패시터 구조체(102)의 활성 영역(110)의 에지(110c)에 의해 정의된 실질적으로 모든 중간 영역(112)(예컨대, 갭)을 가로질러 연장(예컨대, 완전히 연장)될 수 있다.
이전 실시형태에서와 같이, 본 실시형태의 제2 유전 재료(116)는 주변 영역(110b)의 차단 영역(122)에 형성되지 않고 중앙 영역(110a)에 근접하여(예컨대, 바로 위에) 개구(120)에 형성될 수 있는 반면, 제1 유전 재료(114)는 활성 영역(110)의 주변 영역(110b)에 근접하여(예컨대, 바로 위에) 형성될 수 있다. 달리 말하면, 제1 유전 재료(114)는 주변 영역(110b)의 각각과 활성 영역(110)의 각각의 에지(110c)뿐만 아니라 제1 수평 방향(X) 및/또는 제2 수평 방향(Y)에 평행한 그들 사이의 중간 영역(112)의 적어도 일부분에 인접하도록(예컨대, 완전히 덮도록) 형성될 수 있지만, 각각의 활성 영역(110)의 중앙 영역(110a)에 인접한 부분에는 형성되지 않는다. 도 2a의 단면도 및 도 2b의 상면도의 각각에 도시된 바와 같이, 제1 유전 재료(114)는 그들 사이의 계면(124)을 따라 제2 유전 재료(116)에 접하도록(예컨대, 직접 물리적 접촉 상태에 있음) 위치될 수 있다. 또한, 제1 유전 재료(114) 및 제2 유전 재료(116)의 유전 재료 및 치수는 도 1a 및 도 1b를 참조하여 전술한 유전 재료 및 치수와 유사(예컨대, 동일)할 수 있지만, 제1 유전 재료(114)의 위치는 예외이다. 특히, 상대적으로 얇은 유전 재료의 중앙 영역을 둘러싸는 상대적으로 두꺼운 유전 재료의 “좁은 리지"로 특성화되기보다는, 제1 유전 재료(114)는 모든 면(예컨대, 4개)에서 제2 유전 재료(116)를 완전히 둘러싸고, 인접한 커패시터 구조체(102) 사이에 위치된 중간 영역(112)을 포함하여 모든 이용 가능한 영역을 덮을 수 있다. 대안적으로, 제1 유전 재료(114)는 단일 방향을 따르는 중간 영역(112)을 포함하여 2개의 대향 측면 상에서만(예컨대, 게이트 에지(132)를 따름) 제2 유전 재료(116)를 둘러 쌀 수 있다.
결과적으로, 도 2a 및 도 2b의 활성 영역(110) 위 및/또는 근위의 제1 유전 재료(114) 및 제2 유전 재료(116)의 다양한(예컨대, 상이한) 두께의 조합은 마진에 따라 누설이 감소(예컨대, 최소화)되고 반도체 구조체(100')의 신뢰성이 개선되도록 유전 재료의 최적화된 두께를 제공한다. 또한, 공정 동작은 도 1a 및 도 1b를 참조하여 전술한 것과 같을 수 있다. 따라서, 도 2a 및 도 2b는 제1 유전 재료(114) 및 제2 유전 재료(116)의 형성 이후 반도체 구조체(100')의 단순화된 부분 단면도 및 상면도이다. 반도체 구조체(100')의 최종 프로파일은 유전 재료의 결합된 프로파일 상에 후속적으로 형성되는 게이트 재료(도 2c 및 도 2d 참조)의 적절한 배치를 허용한다.
도 2c 및 도 2d에 도시된 바와 같이, 반도체 재료(128)는 반도체 구조체(100')의 커패시터 구조체(102)의 유전 재료에 인접하고 이들과 접촉(예컨대, 직접 물리적 접촉)하여 형성된다. 게이트 영역(130), 분리 영역(136) 및 전도성 재료(140)를 포함하는 모든 다른 재료 및 장치는, 예를 들어, 본 실시형태의 제1 유전 재료(114)의 위치에도 불구하고 도 1c 및 도 1d를 참조하여 전술한 것과 유사하다. 특정 재료 및 구조체(예컨대, 전도성 재료(140), 분리 영역(136))는 명확성을 위해 도 2d의 상면도에서 생략되었다. 추가로, 본 실시형태는, 도 2c의 단면도에 도시된 바와 같이, 본 실시형태의 유전 재료를 형성하는 서로 다른 처리 기술로 인해, 분리 영역(136) 중 적어도 일부의 하부 표면 아래로 연장되는 영역(138)(도 1c)이 없다.
일단 형성되면, 게이트 영역(130)은 도 1c 및 도 1d를 참조하여 더 상세하게 전술한 바와 같은 게이트 에지(132)에 의해 정의된다. 또한, 필드 에지(142)는 활성 영역(110)의 상부 및 하부 상의 에지(110c)와 실질적으로 평행할 수 있고, 일부 실시형태에서는 일치할 수 있다. 이전 실시형태에서와 같이, 본 실시형태의 게이트 영역(130)의 반도체 재료(128) 및/또는 전도성 재료(140)는 활성 영역(110)의 대향 측면상의 에지(110c)를 중첩하지 않고 필드 에지(142)와 중첩하여 주변 영역(110b)의 적어도 일부를 게이트 에지(132)를 넘어 노출시킬 수 있다. 또한, 접점(144)의 배치는 전술한 것과 유사할 수 있다. 본 실시형태에서, 필드 에지(142) 및/또는 게이트 에지(132)는 또한 제1 유전 재료(114)와 게이트 영역(130)이 실질적으로 동일한 폭을 갖도록 제1 유전 재료(114)와 제2 유전 재료(116) 사이의 계면(124)과 자체 정렬될 수 있다. 또한, 제1 유전 재료(114)는 또한 활성 영역(110)의 각 에지(110c)(예컨대, 4면 모두)에 형성될 수 있거나, 활성 영역(110)의 에지(110c) 중 일부(예컨대, 일측면, 2개의 대향 또는 인접 측면, 3개의 측면 또는 그 일부)에만 형성될 수 있다. 예를 들어, 제1 유전 재료(114)는 게이트 에지(132)나 필드 에지(142)를 따라서만 형성될 수 있다.
반도체 재료(128) 및 전도성 재료(140)의 재료는 전술한 것과 유사할 수 있다. 또한, 공정 동작은 도 1c 및 도 1d를 참조하여 전술한 것과 유사할 수 있다. 따라서, 도 2c 및 도 2d는 전술한 다수의 공정 동작이 수행된 후의 최종 구조체를 도시한다. 예를 들어, 본 실시형태의 최종 반도체 구조체(100')는 커패시터 구조체(102)의 전도성 재료(140) 및 반도체 재료(128)를 포함하며, 이러한 재료는 그 아래에 위치한 유전 재료와 자체 정렬된 결과로 뚜렷한 토포그래피를 나타낸다. 또한, 제1 유전 재료(114)의 확장 영역을 포함하는 유전 재료들의 상이한 두께, 유전 재료의 최적화된 두께를 제공하여 커패시턴스 감소를 최소화하면서 마진을 따라 누설을 감소시킨다. 본 발명의 실시형태에 따라 형성된 반도체 구조체(100')의 커패시터 구조체(102)를 포함하는 반도체 디바이스들은 본원에 상세히 설명되지 않은 추가적인 공정 동작들을 수행함으로써 형성될 수 있다.
사용 및 동작에서, 커패시터 구조체(102)(예컨대, MOS 구조체)의 커패시턴스는 게이트 영역(130)에 인가된 전압(예컨대, 바이어스)에 따라 달라진다. 용어 "인가 전압"은 메모리 셀의 게이트를 충전 또는 방전하기에 충분한 크기를 갖는 전압을 의미한다. 인가 전압은 NAND 메모리 디바이스와 같은 메모리 디바이스에 인접한 각각의 소스/드레인 영역과 게이트 영역(130) 사이에 전압차를 유도한다. 예를 들어, 게이트 영역(130)은 기재(104)의 소스/드레인 영역에 대해 포지티브 바이어싱될 수 있다. 일부 실시형태에서, 인가 전압은 대략 1V 내지 20V(예컨대, 1.2V 또는 1.45V)일 수 있고, 커패시터 구조체(102)에 적용될 수 있는 최대 전압까지의 바이어스를 포함할 수 있다. 다른 실시형태에서, 인가 전압은 1V(예컨대, 0.8V) 이하일 수 있다. 최대 커패시턴스는 유전 재료(114, 116)(예컨대, 산화물 재료)의 유전율과 직접 관련될 수 있고, 기재(104)(예컨대, 본체)의 소스/드레인 영역과 커패시터 구조체(102)의 게이트 영역(130)(예컨대, 게이트) 사이에 위치된 유전 재료(114, 116)의 두께(예컨대, 소위 “tox”)와 역으로 관련될 수 있다. 따라서, 최대 커패시턴스를 증가시킬 뿐만 아니라 반도체 구조체(100, 100')의 개별 피처의 치수를 감소시키려는 요구가 있다. 그러나, 디바이스 밀도의 증가를 용이하게 하기 위해 유전 재료의 두께가 더 축소되고, 이와 같이 유전 재료의 두께가 감소함에 따라 유전체 파괴가 발생될 수 있다. 일부 시스템에서는, 최대 전압을 감소시킬 수 있다. 그러나, 시스템의 다른 컴포넌트의 요건이 특정 인가 전압을 필요로 하는 경우, 유전 재료(예컨대, 초저전압 재료)의 최소 두께는 바람직하지 않은 수준의 누설을 초래할 수 있다. 전술한 바와 같이, 제2 유전 재료(116)의 배치에 더하여 제1 유전 재료(114)의 특정 배치는 반도체 구조체(100, 100')의 커패시터 구조체(102)가 마진(예컨대, 주변)을 따라 바람직하지 않은 수준의 누설없이 작동하도록 허용한다. 일부 실시형태에서, 제1 유전 재료(114)는 저전압 산화물 재료를 포함할 수 있고, 제2 유전 재료(116)는 초저전압 산화물 재료를 포함할 수 있으며, 제2 유전 재료(116)의 두께는 제1 유전 재료(114)의 저전압 산화물 재료의 두께보다 얇다. 비제한적인 예로서, 제1 유전 재료(114)는 약 64Å(예컨대, 1.45V 산화물)과 같은 대략 50Å 내지 70Å의 두께(예컨대, 높이)로 형성될 수 있으며, 제2 유전 재료(116)는 약 27Å(예컨대, 1.2V 산화물)과 같은 대략 20Å 내지 45Å의 두께(예컨대, 높이)로 형성될 수 있다. 이러한 구성은, 예를 들어, 커패시턴스를 최소로 감소시키는 것만으로 약 50%의 전기장을 감소시킬 수 있다.
도 1a 내지 도 1d 및 도 2a 내지 도 2d에 도시된 것과 같은 커패시터가 본 발명의 반도체 디바이스의 실시형태에서 사용될 수 있다. 도 3a는 본 발명의 실시형태에 따른 예시적인 반도체 디바이스(300)(예컨대, 메모리 디바이스)의 블록도이다. 반도체 디바이스(300)는, 예를 들어, 복수의 NAND 메모리 어레이와 같은 적어도 하나의 메모리 셀 어레이(302)를 포함할 수 있다. 반도체 디바이스(300)는 반도체 디바이스(300) 외부로부터 데이터를 입력하여 적어도 하나의 메모리 셀 어레이(302)에 대한 액세스를 제공하는 적어도 하나의 주변 회로(304)를 더 포함할 수 있다. 반도체 디바이스(300)는 입력 전압을 생성하기 위한 차지 펌프 회로(306)를 더 포함할 수 있다. 주변 회로(304) 및 차지 펌프 회로(306)는 도 1a 내지 도 1d 및 도 2a 내지 도 2d에 도시된 반도체 구조체(100, 100')의 커패시터 구조체(102)의 실시형태와 같은 하나 이상의 커패시터를 포함할 수 있다. 주변 회로(304) 및 차지 펌프 회로(306)는 커패시터 구조체(102)를 통해 적어도 하나의 메모리 셀 어레이(302)와 전기적으로 통신할 수 있다. 개별 커패시터 구조체(102) 내에 상이한 두께의 유전 재료(예컨대, 산화물 재료)를 제공함으로써, 커패시터 구조체(102)는 주변 회로(304) 및 차지 펌프 회로(306)로 하여금 감소된 누설로 인해 더 높은 전압을 견디고 반도체 디바이스(300)의 신뢰성을 향상시킬 수 있도록 한다. 반도체 디바이스(300)는 선택적으로 적어도 하나의 디코더를 포함할 수 있다.
도 3b는 도 3a의 반도체 디바이스(300)의 개략도의 일부이다. 일부 실시형태에서, 반도체 디바이스(300)는, 도 3b의 단순화된 개략도에 도시된 바와 같이, 전원 공급 전극(VCC) 및 접지 전극(GND) 사이에 전기적으로 연결된 하나 이상의 커패시터 구조체(102)를 포함할 수 있다. 이와 같은 실시형태에서, 커패시터 구조체(102)는 커패시터 구조체(102)를 사용하는 소위 "침묵(quieting)" 회로에서, 전원(도시되지 않음)으로부터의 전기 신호(예컨대, 노이즈)를 실질적으로 감소시키거나 제거(예컨대, 필터링)하도록 구성될 수 있다. 더 상세하게 전술된 바와 같이, 유전 재료의 배치는 유전 재료의 최적화된 두께를 제공하여 전력 공급 전극(VCC) 및 접지 전극(GND) 사이에 위치된 커패시터 구조체(102)의 누설을 감소(최소화)시키고 반도체 디바이스(300)의 신뢰성을 향상시킨다.
따라서, 메모리 셀 어레이 및 커패시터 구조체 어레이를 포함하는 차지 펌프 회로를 포함하는 반도체 디바이스가 개시된다. 어레이의 각 커패시터 구조체는 주변 부분으로 둘러싸인 중앙 부분을 포함하는 활성 영역을 포함한다. 커패시터 구조체는 또한 활성 영역의 주변 부분의 적어도 일부 위에 놓인 제1 유전 재료 및 제1 유전 재료에 인접하고 활성 영역의 중앙 부분 위에 놓인 제2 유전 재료를 포함한다. 제2 유전 재료는 제1 유전 재료의 임계 전압 크기보다 낮은 임계 전압 크기를 갖는다. 또한, 커패시터 구조체는 커패시터 구조체 어레이의 개별 커패시터 구조체의 활성 영역을 전기적으로 연결하는 게이트를 포함한다.
본 발명의 실시형태에 따른 디바이스 구조체(예컨대, 반도체 구조체(100, 100'))를 포함하는 반도체 디바이스는 본 발명의 전자 시스템의 실시형태들에서 사용될 수 있다. 예를 들어, 도 4는 본 발명의 실시형태에 따른 전자 시스템(400)을 나타내는 블록도이다. 전자 시스템(400)은, 예를 들어, 컴퓨터 또는 컴퓨터 하드웨어 컴포넌트, 서버 또는 기타 네트워킹 하드웨어 컴포넌트, 셀룰러 전화, 디지털 카메라, PDA(Personal Digital Assistant), 휴대용 미디어(예컨대, 음악) 플레이어, 예를 들어, iPAD® 또는 SURFACE®와 같은 Wi-Fi나 셀룰러 가능 태블릿, 전자책, 내비게이션 디바이스 등을 포함할 수 있다. 전자 시스템(400)은 적어도 하나의 메모리 디바이스(420)를 포함한다. 메모리 디바이스(420)는, 예를 들어, 본원에서 이전에 설명된 반도체 디바이스(예컨대, 반도체 구조체(100, 100'))의 실시형태를 포함할 수 있다. 전자 시스템(400)은 적어도 하나의 전자 신호 프로세서 디바이스(410)(종종 "마이크로프로세서"라고도 지칭됨)를 더 포함할 수 있다. 전자 신호 프로세서 디바이스(410)는 선택적으로 본원에서 이전에 설명된 반도체 디바이스(예컨대, 반도체 구조체(100, 100'))의 실시형태를 포함할 수 있다. 전자 시스템(400)은, 예를 들어, 마우스 또는 기타 포인팅 디바이스, 키보드, 터치패드, 버튼 또는 컨트롤 패널과 같이, 사용자가 전자 시스템(400)에 정보를 입력하기 위한 하나 이상의 입력 디바이스(430)를 더 포함할 수 있다. 전자 시스템(400)은, 예를 들어, 모니터, 디스플레이, 프린터, 오디오 출력 잭, 스피커 등과 같이, 사용자에게 정보(예컨대, 시각적 또는 오디오 출력)를 출력하기 위한 하나 이상의 출력 디바이스(440)를 더 포함할 수 있다. 일부 실시형태에서, 입력 디바이스(430) 및 출력 디바이스(440)는 전자 시스템(400)에 정보를 입력하고 사용자에게 시각 정보를 출력하는 데 모두 사용될 수 있는 단일 터치스크린 디바이스를 포함할 수 있다. 입력 디바이스(430) 및 출력 디바이스(440)는 메모리 디바이스(420) 및 전자 신호 프로세서 디바이스(410) 중 하나 이상과 전기적으로 통신할 수 있다.
본원에 개시된 유전 재료를 포함하는 커패시터 구조체(102)는 마진을 따라 감소된 누설을 나타낼 수 있고, 3D 메모리 어레이에서 전류 전송을 위한 향상된 신뢰성을 제공할 수 있으며, 이는 증가된 수의 적층된 트랜지스터를 갖는 반도체 디바이스와 함께 사용하기에 적합할 수 있다. 이론에 구애받지 않고, 누설은 전기장에 따라 기하급수적으로 달라지는 것으로 알려져 있으므로, 누설이 발생하기 쉬운 영역에서 유전 재료의 두께를 늘리면 누설이 기하급수적으로 감소할 것이다. 따라서, 각각의 커패시터 구조체(102)의 활성 영역(110)의 주변에 인접한 전략적 위치에 배치된 개시된 저전압 유전 재료의 상이한(예컨대, 더 큰) 두께는 기존의 초저전압 유전 재료만을 사용하는 것과 비교하여 시스템 내에서 커패시턴스를 과도하게 감소시키지 않으면서 저장 신뢰성을 개선하기 위해 누설을 감소시킬 수 있다. 따라서, 본 발명의 실시형태에 따른 커패시터 구조체(102)는 주변 회로가 실질적으로 증가된 전압에서 작동하도록 허용하는 한편, 유전 재료의 파괴 위험이 커패시턴스의 최소한의 감소로 인해 실질적으로 감소되거나 제거된다. 게다가, 게이트의 피처는 유전 재료와 자체 정렬되기 때문에, 이와 같은 구조는 하나의 마스킹 공정을 사용하여 형성될 수 있으며, 이는 비용을 절감하고 추가 공정 작업의 수를 감소시킨다. 더욱이, 유전 재료의 구성은 커패시터를 포함하는 모든 3D 메모리 아키텍처에 적용될 수 있다.
본 발명의 실시형태는 이하에 설명되는 바와 같이 추가로 특징화될 수 있지만, 이것으로 한정되는 것은 아니다.
실시형태 1: 반도체 구조체로서, 제1 수평 방향에 평행한 대향 필드 에지를 포함하는 활성 영역을 포함하는 적어도 하나의 커패시터 구조체; 제1 수평 방향을 가로지르는 제2 수평 방향에 평행한 대향 게이트 에지를 포함하는 게이트 영역; 대향 필드 에지 또는 대향 게이트 에지 중 적어도 하나에 인접한 제1 유전 재료; 및 활성 영역 및 제1 유전 재료의 접촉 부분(abutting portion)에 인접한 제2 유전 재료를 포함하고, 제1 유전 재료 및 제2 유전 재료의 각각은, 제1 수평 방향 및 제2 수평 방향을 가로지르는 수직 방향의 높이를 가지며, 여기서, 제2 유전 재료의 높이는, 제1 유전 재료의 높이보다 낮다.
실시형태 2: 실시형태 1의 반도체 구조체에 있어서, 활성 영역의 적어도 2개의 주변 에지에 인접하여 위치되는 접점 - 접점은, 대향 필드 에지 또는 대향 게이트 에지 중 적어도 하나의 외부에 위치됨 - 을 더 포함한다.
실시형태 3: 실시형태 1 또는 실시형태 2의 반도체 구조체에 있어서, 활성 영역은, 중앙 영역과 주변 영역을 포함하고, 제2 유전 재료는, 중앙 영역 위에 놓이고, 제1 유전 재료는, 주변 영역의 적어도 일부 위에 놓인다.
실시형태 4: 실시형태 1 내지 3 중 어느 하나에 따른 반도체 구조체에 있어서, 대향 게이트 에지는, 제2 수평 방향에 평행한 활성 영역의 대향 측면 에지의 내부에 위치되고, 제1 유전 재료는, 제2 유전 재료와 대향 게이트 에지 사이에 위치된다.
실시형태 5: 실시형태 1 내지 4 중 어느 하나에 따른 반도체 구조체에 있어서, 제1 유전 재료는, 대향 필드 에지에 인접하지 않고 대향 게이트 에지에 인접한다.
실시형태 6: 실시형태 1 내지 5 중 어느 하나에 따른 반도체 구조체에 있어서, 인접한 커패시터 구조체 사이의 갭을 더 포함하고, 제1 유전 재료는, 제2 유전 재료와 갭 사이에서 연장되는 재료의 좁은 리지(narrow ridge)를 포함한다.
실시형태 7: 실시형태 1 내지 4 중 어느 하나에 따른 반도체 구조체에 있어서, 제1 유전 재료는, 인접한 커패시터 구조체의 제2 유전 재료 사이에서 연장되어, 인접한 커패시터 구조체의 각각의 활성 영역 사이에 있는 모든 중간 영역은, 제1 유전 재료로 완전히 덮이고, 제2 유전 재료는, 제1 유전 재료에 의해 모든 측면이 완전히 둘러싸여 있다.
실시형태 8: 실시형태 1 내지 7 중 어느 하나에 따른 반도체 구조체에 있어서, 게이트 영역은, 반도체 재료 및 반도체 재료 위에 놓인 전도성 재료를 포함하고, 반도체 재료는, 폴리실리콘 재료를 포함하며, 전도성 재료는, 실리사이드화된 텅스텐 재료를 포함한다.
실시형태 9: 반도체 디바이스로서, 메모리 셀 어레이; 및 커패시터 구조체의 어레이를 포함하는 적어도 하나의 차지 펌프 회로를 포함하되, 어레이의 커패시터 구조체의 각각은, 주변 부분에 의해 둘러싸인 중앙 부분을 포함하는 활성 영역; 활성 영역의 주변 부분의 적어도 일부의 위에 놓인 제1 유전 재료; 및 제1 유전 재료에 인접하고, 활성 영역의 중앙 부분 위에 놓인 제2 유전 재료 - 제2 유전 재료는, 제1 유전 재료의 임계 전압 크기보다 낮은 임계 전압 크기를 가짐 - ; 및 커패시터 구조체 어레이의 개별 커패시터 구조체의 활성 영역을 전기적으로 연결하는 게이트를 포함한다.
실시형태 10: 실시형태 9의 반도체 디바이스에 있어서, 제1 유전 재료는, 저전압 산화물 재료를 포함하고, 제2 유전 재료는, 제1 유전 재료의 저전압(low-voltage) 산화물 재료의 두께보다 더 얇은 두께를 가진 초저전압(super low-voltage) 산화물 재료를 포함한다.
실시형태 11: 실시형태 9 또는 실시형태 10의 반도체 디바이스에 있어서, 어레이 내에서 인접한 커패시터 구조체를 분리하는 분리 영역을 더 포함하고, 분리 영역의 측벽은, 개별 커패시터 구조체의 제1 유전 재료와 제2 유전 재료 사이 계면의 외부 위치에서 제1 유전 재료의 일부와 접한다.
실시형태 12: 실시 형태 11의 반도체 디바이스에 있어서, 어레이의 커패시터 구조체 중 적어도 일부는, 전원 공급 전극과 접지 전극 사이에서 전기적으로 연결된다.
실시형태 13: 실시형태 11의 반도체 디바이스에 있어서, 게이트의 각각은, 전도성 재료 또는 폴리실리콘 재료 중 적어도 하나의 에지가 제1 유전 재료와 제2 유전 재료 사이의 계면과 자체 정렬되도록 폴리실리콘 재료 위에 놓인 전도성 재료를 포함한다.
실시형태 14: 반도체 디바이스의 형성 방법으로서, 커패시터 구조체의 활성 영역의 주변 영역에 인접하여 제1 유전 재료를 형성하는 단계 - 활성 영역은, 제1 수평 방향에 평행한 대향 필드 에지를 포함함 - ; 활성 영역의 중앙 영역으로부터 제1 유전 재료의 일부를 제거하는 단계; 활성 영역의 중앙 영역 및 제1 유전 재료의 접촉 부분(abutting portion)에 인접하여 제2 유전 재료를 형성하는 단계 - 제1 유전 재료 및 제2 유전 재료의 각각은, 제1 수평 방향을 가로지르는 수직 방향으로의 높이를 가지며, 제2 유전 재료의 높이는, 제1 유전 재료의 높이보다 낮음 - ; 및 제1 유전 재료 또는 제2 유전 재료 중 적어도 하나 위에 놓이는 게이트 영역을 형성하는 단계 - 게이트 영역은, 제1 수평 방향 및 수직 방향을 가로지르는 제2 수평 방향에 평행한 대향 게이트 에지를 포함함 - 를 포함한다.
실시형태 15: 실시형태 14의 방법에 있어서, 제1 유전 재료 및 제2 유전 재료를 형성하는 단계는, 이중 산화물 처리(dual-oxide process)를 사용하는 것을 포함한다.
실시형태 16: 실시형태 14 또는 실시형태 15의 방법에 있어서, 제1 유전 재료를 형성하는 단계는, 대향 필드 에지에 인접한 제1 수평 방향에 평행한 세장형 부분(elongated portion)을 형성하도록 제1 유전 재료를 패터닝하는 단계; 및 대향 게이트 에지에 인접한 제2 수평 방향에 평행한 세장형 부분을 형성하기 위해 제1 유전 재료를 패터닝하는 단계를 포함한다.
실시형태 17: 실시형태 14 내지 16 중 어느 하나의 방법에 있어서, 제1 유전 재료의 일부를 제거하는 단계는, 제2 유전 재료에 대해 지정된 중앙 영역의 전체 부분을 실질적으로 노출시키기 위해 중앙 영역 위에 놓인 제1 유전 재료의 일부를 제거하는 단계를 포함한다.
실시형태 18: 실시형태 14 내지 17 중 어느 하나의 방법에 있어서, 인접한 커패시터 구조체 사이에 분리 영역을 형성하는 단계를 더 포함하고, 분리 영역은, 그 측벽이 적어도 2개의 측면에서 제2 유전 재료에 직접 인접하도록 형성된다.
실시형태 19: 실시형태 18의 방법에 있어서, 게이트 영역을 형성하는 단계는, 분리 영역을 형성하기 전에 폴리실리콘을 포함하는 반도체 재료를 형성하는 단계; 분리 영역을 형성한 후 반도체 재료 위에 놓이는 실리사이드화된 텅스텐 재료를 포함하는 전도성 재료를 형성하는 단계; 및 반도체 재료 및 전도성 재료를 패터닝하지 않고 게이트 영역을 형성하기 위해 반도체 재료 및 전도성 재료의 각각의 부분을 제거하는 단계를 포함한다.
실시형태 20: 실시형태 19의 방법에 있어서, 반도체 재료 및 전도성 재료를 형성하는 단계는, 제1 유전 재료와 제2 유전 재료 사이의 계면과의 자체 정렬 부분을 포함한다.
특정 예시적인 실시형태가 도면과 관련하여 설명되었지만, 당업자는 본 발명에 포함된 실시형태가 본원에 명시적으로 도시되고 설명된 실시형태로 한정되지 않음을 인식하고 이해할 것이다. 오히려, 본원에 설명된 실시형태에 대한 많은 추가, 제거 및 수정이 법적 등가물을 포함하여 이하에서 청구되는 것과 같은 본 발명에 포함되는 실시형태의 범주를 벗어나지 않고 구현될 수 있다. 또한, 하나의 개시된 실시형태로부터의 피처는 본 발명의 범주 내에 여전히 포함되어 있으면 다른 개시된 실시형태의 피처와 결합될 수 있다.

Claims (20)

  1. 전자 디바이스로서,
    메모리 셀 어레이; 및
    커패시터 어레이를 포함하는 적어도 하나의 차지 펌프를 포함하며, 상기 어레이의 각각의 커패시터는:
    주변 영역에 의해 횡 방향으로 둘러싸인 중앙 영역을 포함하는 활성 영역;
    상기 활성 영역의 상기 주변 영역의 적어도 일부 위에 놓인 제1 유전 재료;
    상기 활성 영역의 상기 중앙 영역 위에 놓이고 상기 제1 유전 재료의 부분들에 접한 제2 유전 재료 - 상기 제2 유전 재료는 상기 제1 유전 재료에 의해 모든 면에서 실질적으로 완전히 둘러싸이고, 상기 제2 유전 재료는 상기 제1 유전 재료의 임계 전압 크기보다 낮은 임계 전압 크기를 가짐 - ; 및
    상기 커패시터 어레이의 개별 커패시터의 활성 영역을 전기적으로 연결하는 게이트를 포함하는, 전자 디바이스.
  2. 청구항 1에 있어서,
    제1 저항을 나타내는 상기 제1 유전 재료는 저전압(low-voltage) 산화물 재료를 포함하고 제2 저항을 나타내는 상기 제2 유전 재료는 초저전압(super low-voltage) 산화물 재료를 포함하며, 상기 제2 유전 재료에 의해 나타내어진 상기 제2 저항은 상기 제1 유전 재료에 의해 나타내어진 상기 제1 저항보다 상대적으로 낮은, 전자 디바이스.
  3. 청구항 1에 있어서,
    상기 어레이 내에서 인접한 커패시터를 분리하는 분리 영역을 더 포함하며, 상기 분리 영역의 횡 방향 측벽은 개별 커패시터의 상기 제1 유전 재료와 상기 제2 유전 재료 사이 계면의 외부 위치에서 상기 제1 유전 재료의 횡 방향 측벽에 접하는, 전자 디바이스.
  4. 청구항 3에 있어서,
    상기 어레이의 커패시터들 중 하나 이상은 전원 공급 전극과 접지 전극 사이에 전기적으로 연결되는, 전자 디바이스.
  5. 청구항 3에 있어서,
    상기 게이트 각각은, 전도성 재료 및 폴리 실리콘 재료 중 하나 이상의 게이트 에지가 상기 제1 유전 재료와 상기 제2 유전 재료 사이의 계면과 자체 정렬되도록, 상기 폴리실리콘 재료 위에 놓인 상기 전도성 재료를 포함하는, 전자 디바이스.
  6. 청구항 5에 있어서,
    상기 전도성 재료 및 상기 폴리실리콘 재료의 각각의 게이트 에지는 상기 제1 유전 재료와 상기 제2 유전 재료 사이의 계면과 자체 정렬되는, 전자 디바이스.
  7. 청구항 1에 있어서,
    상기 제2 유전 재료는 상기 제1 유전 재료의 두께보다 더 얇은 두께를 갖는, 전자 디바이스.
  8. 청구항 1에 있어서,
    상기 제1 유전 재료 및 상기 제2 유전 재료는 이산화규소를 포함하는, 전자 디바이스.
  9. 청구항 1에 있어서,
    상기 제1 유전 재료는 1.45V의 임계 전압 크기를 나타내고 상기 제2 유전 재료는 1.2V의 임계 전압 크기를 나타내는, 전자 디바이스.
  10. 전자 디바이스로서,
    주변 영역에 의해 횡 방향으로 둘러싸인 중앙 영역을 포함하는 활성 영역을 포함하는 적어도 하나의 커패시터;
    상기 활성 영역의 상기 주변 영역의 적어도 일부 위에 놓인 제1 유전 재료;
    상기 제1 유전 재료의 부분들에 접하고 상기 활성 영역의 상기 중앙 영역 위에 놓인 제2 유전 재료 - 상기 제1 유전 재료는 상기 제2 유전 재료를 적어도 일부 둘러싸고 횡 방향으로 인접하며, 상기 제2 유전 재료는 상기 제1 유전 재료의 임계 전압 크기보다 낮은 임계 전압 크기를 가짐 - ; 및
    인접한 커패시터를 분리하는 분리 영역 - 상기 분리 영역의 외측 측벽은 상기 제1 유전 재료의 측벽에 횡 방향으로 인접함 - 을 포함하는, 전자 디바이스.
  11. 청구항 10에 있어서,
    상기 제1 유전 재료는 상기 제2 유전 재료를 실질적으로 완전히 둘러싸는, 전자 디바이스.
  12. 청구항 10에 있어서,
    상기 제1 유전 재료는 각각의 커패시터의 상기 제2 유전 재료에 직접 인접한 유전 재료의 리지를 포함하며, 인접한 커패시터의 상기 제1 유전 재료의 개별 영역은 서로 이격되어 있는, 전자 디바이스.
  13. 청구항 10에 있어서,
    상기 제1 유전 재료는, 인접한 커패시터의 각각의 활성 영역 사이의 모든 중간 영역이 상기 제1 유전 재료로 완전히 덮이도록, 인접한 커패시터의 상기 제2 유전 재료 사이에서 연장되는, 전자 디바이스.
  14. 청구항 10에 있어서,
    상기 적어도 하나의 커패시터 아래에 놓인 기재(base material)를 더 포함하며, 상기 분리 영역의 부분들은 상기 기재에 대향하여 상기 적어도 하나의 커패시터의 측 상에서 상기 제1 유전 재료의 상면의 평면 위로 연장되는, 전자 디바이스.
  15. 시스템으로서,
    입력 디바이스 및 출력 디바이스에 동작가능하게 결합된 프로세서; 및
    상기 프로세서에 동작가능하게 결합된 전자 디바이스를 포함하며, 상기 전자 디바이스는:
    제1 수평 방향에 평행한 대향 필드 에지를 포함하는 활성 영역을 포함하는 커패시터;
    상기 제1 수평 방향을 가로지르는 제2 수평 방향에 평행한 대향 게이트 에지를 포함하는 게이트 영역;
    상기 대향 필드 에지 및 상기 대향 게이트 에지 중 하나 이상에 인접하고 상기 활성 영역 위에 놓은 제1 유전 재료;
    상기 대향 필드 에지 및 상기 대향 게이트 에지에 접촉하지 않고 상기 활성 영역 위에 놓인 제2 유전 재료 - 상기 제1 유전 재료는 적어도 3면 상에서 상기 제2 유전 재료를 적어도 부분적으로 둘러싸고 직접 접촉하며, 상기 제2 유전 재료의 저항은 상기 제1 유전 재료의 저항보다 상대적으로 낮음 - ; 및
    인접한 커패시터를 분리하는 분리 영역 - 상기 분리 영역의 횡 방향 측벽은 상기 제1 유전 재료의 횡 방향 측벽에 접함 - 을 포함하는, 시스템.
  16. 청구항 15에 있어서, 상기 게이트 영역은 반도체 재료 및 상기 반도체 재료 위에 놓인 전도성 재료를 포함하며, 상기 반도체 재료 및 상기 전도성 재료 중 하나 이상의 상기 대향 게이트 에지는 상기 제1 유전 재료와 상기 제2 유전 재료 사이의 계면과 자체 정렬되는, 시스템.
  17. 청구항 16에 있어서, 상기 분리 영역의 상기 횡 방향 측벽은 상기 게이트 영역의 상기 반도체 재료의 횡 방향 측벽에 접하고, 상기 분리 영역의 상면은 상기 게이트 영역의 상기 전도성 재료의 하부 표면에 접하는, 시스템.
  18. 청구항 15에 있어서,
    상기 제2 유전 재료의 두께는 상기 제1 유전 재료의 두께의 절반인, 시스템.
  19. 청구항 15에 있어서,
    상기 게이트 영역의 상기 대향 게이트 에지의 외부이고 상기 활성 영역의 대향 주변 에지 상에 위치된 접점을 더 포함하는, 시스템.
  20. 청구항 15에 있어서,
    상기 활성 영역은 주변 영역에 의해 횡 방향으로 둘러싸인 중앙 영역을 포함하고, 상기 제1 유전 재료는 상기 활성 영역의 상기 주변 영역의 적어도 일부 위에 놓이며, 상기 제2 유전 재료는 상기 활성 영역의 상기 중앙 영역 위에 놓인, 시스템.
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