KR101027178B1

KR101027178B1 - 전류 소비 감소를 위한 메모리 시스템 및 관련 방법

Info

Publication number: KR101027178B1
Application number: KR1020087014893A
Authority: KR
Inventors: 도시오 스나가
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2005-12-28
Filing date: 2006-12-25
Publication date: 2011-04-05
Also published as: CN101331552B; CN101331552A; KR20080080562A; US7859935B2; EP1968071B1; US20090231941A1; EP1968071A1; JP5208519B2; JPWO2007077801A1; EP1968071A4; WO2007077801A1

Abstract

본 발명은 차지 펌프 회로 등을 구비한 DRAM 등에 있어서의 전압 발생 회로의 효율을 올림으로써 액티브 시 및 스탠바이 시에 있어서의 큰 소비 전류를 감소시킬 수 있는 메모리 시스템 및 그 저전류화 방법을 제공하는 것을 목적으로 한다.

메모리 시스템에 있어서, 메모리 셀 어레이에 대한 액세스 개시 요구에 응답하고 미리 충전한 전하를 액세스 제어 회로에 공급하여 상기 액세스 제어 회로를 메모리 액세스용의 저전압으로부터 고전압에 구동시키기 위한 고전압 공급 부스트 회로를 구비한다. 또한, 메모리 셀 어레이에 대한 액세스 종료 요구에 응답하여 상기 액세스 제어 회로를 상기 고전압으로부터 상기 저전압에 전환할 때의 과잉 전하를 흡수하기 위한 저전압 공급 부스트 회로를 더 구비한다.

차지 펌프, DRAM, 전압, 소비 전류, 메모리, 셀 어레이, 전하, 부스트 회로.

Description

전류 소비 감소를 위한 메모리 시스템 및 관련 방법{MEMORY SYSTEM FOR REDUCING CURRENT CONSUMPTION AND METHOD THEREOF}

본 발명은 일반적으로는 메모리 시스템에 관한 것이다. 또한 보다 상세하게는, 메모리 시스템에 있어서 동작 시의 전류 소비를 감소시키기 위해 효율적으로 하이(high) 레벨 및 로우(low) 레벨의 전압을 발생시키는 회로 및 전압 발생 방법에 관한 것이다.

통상의 n채널 MOS(n-Channel Metal Oxide Semiconductor)의 FET(Field Effect Transistor)를 메모리 셀의 셀 트랜지스터로서 이용한 종래의 DRAM(Dynamic Random Access Memory) 등의 메모리에서는, 메모리 셀의 셀 트랜지스터의 게이트에 연결되는 각 워드선을 구동하는 워드선 회로의 소비 전류가 큰 것이 종래로부터 문제되어 왔다.

즉, 상기 메모리 셀의 소스에 연결된 비트선(데이터선)에 하이 레벨의 전압을 인가함으로써 이러한 메모리의 메모리 셀에 하이 레벨의 값이 기록되기 때문에, 상기 메모리 셀의 게이트에 연결된 워드선의 하이 레벨 전압(고전압, Vpp)은 적어도, 비트선의 하이 레벨 전압보다도 셀 트랜지스터의 임계치 전압(Vt) 이상만큼 높아야 한다. 또한, 워드선의 전압을 로우 레벨로 하여 메모리 셀에 데이터를 유지하 는 상태에서는, 셀 트랜지스터의 드레인-소스 사이의 누설 전류를 f(Femto, 펨토: 1x 10^-15) A(암페어) 정도 이하로 억제하기 때문에, Vt는 꽤 높아야 한다. 또한 비트선이 하이 레벨일 시에는, 기판이 Vt 전압에 의해 바이어스된 상태에서의 소스 팔로워(드레인 접지) 동작이기 때문에, 실제로 이 비트선의 완전 하이 레벨 값을 고속으로 메모리 셀에 기록하기에 충분한 워드선의 전압(셀 트랜지스터의 게이트 전압)은 꽤 높고, 3.0 V 이상으로도 된다. 최근에는 DRAM 기술의 미세화로 워드선 전압을 낮게 할 필요성에서, 워드선의 하이 레벨 전압(Vpp)은 2.6 V∼2.8 V 정도로 되어 왔지만, 이 때문에 셀 트랜지스터의 Vt도 내려야 한다. 그러나, Vt를 내리면 메모리 셀의 누설 전류가 증가해 버리기 때문에, 이것을 막기 위해 워드선의 로우 레벨 전압(저전압, Vnn)으로서는 -0.2 V∼-0.5 V의 음전압이 이용되고 있다. 이들 2.6 V∼2.8 V의 워드선 하이 레벨 전압과 -0.2 V∼-0.5 V의 음전압의 워드선 로우 레벨 전압은, 각각 DRAM 칩 내부의 차지 펌프 회로(각각 Vpp 펌프 및 Vnn 펌프라고 부른다)로 DRAM의 내부 전압으로부터 발생된다. 이와 같이 워드선의 로우 레벨 전압에 음전압을 사용함으로써 하이 레벨 전압은 2.6 V∼2.8 V로 내려갔지만, 이 것을 발생시키는 내부 전압도 1.6 V 정도로 내려감으로써, 양자의 전압비는 커지게 되고, 이하에 진술하는 차지 펌프 회로 효율의 악화에 기인하는 변환 손실로 인하여 전류 소비도 크게 된다.

S. I. Cho 등에 의한「IEEE Journal of Solid State Circuits」(pp 1726-1729, vol.38, no.10, Oct. 2003)에 따르면, 일반적으로, 차지 펌프 회로의 효율은 나쁘고, 특히 고전압을 만드는 경우의 Vpp 펌프의 효율은 40％ 정도일 뿐이다. 또한, Y. Nakagome 등에 의한「IEEE Journal of Solid State Circuits」(pp. 465-472, vol.26, no.4, Apr. 1991)에 따르면, 차지 펌프 회로의 효율이 나쁜 원인은, 접합부의 역바이어스를 막기 위해 단일 종류의 트랜지스터를 사용하고 있기 때문에, 제어 및 구동 회로에 큰 전류가 흐르는 것에 기인된다. 즉, Vpp 펌프는 전부 n채널 MOS FET로 이루어지고, 높은 전압을 제어하기 위해 더욱 높은 전압을 게이트에 인가해야 하며, 이 전압을 만드는 것에도 커패시터에 의한 펌프가 필요하고, 예컨대 Vpp로서 전원 전압의 2배를 얻기 위해서는 최대로 3배의 전압을 제어 회로에서 만들어야 하며, 이것이 소비 전류를 크게 하는 원인이 되고 있다.

메모리의 회로(워드선 회로) 내에서 실제로 사용되는 전류에 백분비로 나타낸 효율치의 역수를 곱셈한 값의 전류가 전원으로부터 흐르게 되기 때문에, 예컨대 효율이 40％에서는 실제의 워드선 회로에서 사용되는 전류의 2.5배의 전류가 그 메모리 칩 내에서 소비되게 된다. 또한, 최근의 DRAM의 기억 용량의 증대에 따라 한꺼번에 활성화할 필요가 있는 워드선이 많아져 온 것에 더하여, 특히 SDRAM(Synchronous Dynamic Random Access Memory)에서는, 일반적으로 리프레시 할때에 모든 뱅크를 동시에 리프레시하기 때문에, 통상의 액세스의 경우에 비해 뱅크갯수 배(통상은 4뱅크)만큼의 워드선을 활성화해야 하고, 512 Mbit의 SDRAM에서는 20 mA 정도로 높은 전류 소비를 야기하기 때문에, 통상의 액세스 전류나 리프레시 전류의 감소화에 대한 큰 장해가 되고 있다.

한편, 이와 같이 내부 전압보다 높은 전압인 Vpp를 발생하는 차지 펌프 회로 를 이용하지 않는 방법으로서는, 종래부터 부스트 회로를 이용하는 방법이 있었다. 부스트 회로란 커패시터와 n채널 MOS FET에 의한 스위치에 따라 전압을 부스트하는 회로로서, DRAM이 현재와 같은 CMOS(Complementary Metal Oxide Semiconductor)가 아닌 N형 MOS만으로 만들어져 있었던 때(대체 1 Mbit의 DRAM 이전의 1980년대 중반까지)로부터 이용되어 온 잘 알려진 구성이다.

일본 특허 공개 평 제6-139776호 공보에는, 이 부스트 회로의 고속화에 관한 아이디어가 개시되어 있다. 즉, 행 어드레스 디코더(Row Address Decoder)의 주위에는 여러 가지의 기생 부가 용량이 있지만, 부스트 회로는 이들의 용량이 연결되는 노드를 부스트해야 하기 때문에, 상기 용량이 크면 부스트에 시간이 걸려 고속 동작을 할 수 없게 된다. 이것을 해결하기 위해, 이들의 노드에 대한 전압 레벨의 승압을 전부 상기 부스트 회로에 의지하는 것이 아닌, 다른 루트로 스위치를 통해 전원으로부터 미리 소정의 전압 레벨까지 끌어 올리고 있고, 그 후 그 소정의 전압 레벨로부터 그보다 높은 워드선 전압 레벨까지를 상기 부스트 회로를 이용하여 승압함으로써, 상기 노드에 대한 전압 레벨의 승압에 있어서의 전체적인 시간을 단축하는 것이다.

그러나, 이 방법은 전압 레벨의 승압에 있어서의 고속화에 대해서만 해결하고, 소비 전류의 감소화에 대한 해법을 제공하지 않는다. 또한, 상기와 같이 최근에는 차지 펌프 회로를 이용하여 전원 전압보다 높은 DC 전압을 항상 발생시켜 그것을 워드선에 공급하는 구성이 일반적이고, 이러한 구성 하에서, 높은 전압을 공급할 때의 고속화와 공급 시에 있어서의 저소비 전류화를 실현하는 것과 같은 방법 은 고려되고 있지 않았다.

[비특허 문헌 1] S. I. Cho 등의 IEEE Journal of Solid State Circuits(pp 1726-1729, vol. 38, no.10, Oct. 2003.)

[비특허 문헌 2] Y. Nakagome 등의 IEEE Journal of Solid State Circuits(pp. 465-472, vol.26, no. 4, Apr. 1991.)

[특허 문헌 1] 일본 특허 공개 평 제6-139776호 공보

본 발명은, 메모리 셀의 게이트를 구동하는 워드선에 공급되는 하이 레벨 및 로우 레벨의 전압을 발생시키기 위한 차지 펌프 회로를 포함하는 전압 발생 회로를 구비한 DRAM 등의 메모리를 위한 것으로서, 상기 전압 발생 회로의 효율을 올림으로써, 상기 전압 발생 회로에 내재하는 본래의 낮은 효율에 기인하여 생기고 있는 액티브 모드 및 스탠바이 모드시의 큰 소비 전류를 감소시키고, 아울러 전압 공급에 있어서의 고속화도 달성할 수 있는 것과 같은 메모리 시스템 및 그 저전류화를 위한 방법을 제공하는 것을 그 주된 목적으로 한다.

이 목적은 특허 청구 범위에 있어서의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한 특허 청구 범위에 있어서의 종속항은 본 발명의 한층 더 유리한 실시예나 구체예를 규정한다.

상기 과제를 해결하기 위해, 본 발명의 제1 형태에 있어서는, 메모리 셀 어레이와, 상기 메모리 셀 어레이에 대한 액세스 개시 요구 또는 종료 요구를 수취하여 상기 메모리 셀 어레이에의 액세스를 제어하는 액세스 제어 회로와, 상기 액세스 개시 요구에 응답하여 미리 충전된 전하를 상기 액세스 제어 회로에 공급하여 상기 액세스 제어 회로를 메모리 액세스용의 저전압으로부터 고전압으로 구동시키기 위한 고전압 공급 부스트 회로를 구비하는 메모리 시스템을 제공한다. 또한, 상기 액세스 종료 요구에 응답하여 상기 액세스 제어 회로를 상기 고전압으로부터 상기 저전압으로 전환할 때의 과잉 전하를 흡수하기 위한 저전압 공급 부스트 회로를 더 구비하는 메모리 시스템을 제공한다.

또한, 본 발명의 제2 형태에 있어서는, 메모리 시스템에 있어서 메모리 셀 어레이에 대한 액세스 개시 요구 또는 종료 요구를 수취하여 상기 메모리 셀 어레이에의 액세스를 제어하는 액세스 제어 회로에 대해, 메모리 액세스용의 고전압 및 저전압에 의한 구동을 위해 전압 공급 부스트 회로에 의해 전압을 공급하는 방법으로서, 상기 액세스 개시 요구에 응답하여 상기 전압 공급 부스트 회로에 전하를 충전하는 제1 충전 단계와, 상기 충전이 완료한 후 상기 충전된 전하를 방전하여 상기 액세스 제어 회로에 공급하는 제1 방전 단계와, 상기 방전 후의 잔류 전하를 상기 전압 공급 부스트 회로에 유지한 채로 재충전을 위해 전압 레벨을 초기화하는 제1 초기화 단계를 갖는 방법을 제공한다. 또한, 상기 액세스 종료 요구에 응답하여 상기 액세스 제어 회로로부터 상기 전압 공급 부스트 회로에 전하를 충전하는 제2 충전 단계와, 상기 충전이 완료한 후 충전한 상기 전하를 방전하는 제2 방전 단계와, 상기 방전 후의 잔류 전하를 상기 전압 공급 부스트 회로에 유지한 채로 재충전을 위해 전압 레벨을 초기화하는 제2 초기화 단계를 더 갖는 방법을 제공한다.

또한, 본 발명의 제3 형태에 있어서는, 고전압과 저전압의 적어도 두개의 전압에 의한 내부 회로의 구동을 필요로 하는 대상 시스템에 대해 전압을 공급하기 위한 장치로서, 상기 대상 시스템에 대한 상기 고전압에 의한 구동의 개시 요구에 응답하여 미리 충전한 전하를 상기 대상 시스템에 공급하여 상기 대상 시스템 내의 상기 내부 회로를 상기 저전압으로부터 상기 고전압으로 구동시키기 위한 고전압 공급 부스트 회로와, 상기 대상 시스템에 대한 상기 고전압에 의한 구동의 종료 요구에 응답하여 상기 대상 시스템의 상기 내부 회로를 상기 고전압으로부터 상기 저전압으로 전환할 때의 과잉 전하를 흡수하기 위한 저전압 공급 부스트 회로를 구비하는 장치 및 이에 대응하는 단계를 갖는 전압 공급 방법을 제공한다.

또한, 상기에 나타낸 발명의 개요는 본 발명으로서 필요한 특징의 모두를 열거한 것이 아닌, 이들 복수의 발명의 특징의 일부로 이루어지는 조합에 대해서도 또한 본 발명이 될 수 있는 것은 물론이다.

본 발명에 따르면, DRAM 등의 메모리 시스템의 액티브 시 및 스탠바이 시에 있어서의 소비 전류를 감소시킬 수 있다.

도 1은 종래 기술에 있어서의 DRAM 칩의 구성도를 나타낸다.

도 2는 워드선 회로의 상세한 회로예를 도시한다.

도 3은 로컬 부스트 회로에 의한 전하의 전송의 원리를 도시한다.

도 4는 본 발명의 실시형태에 따른 로컬 부스트 회로를 갖는 워드선 회로와 Vpp 펌프 및 Vnn 펌프를 구비한 메모리 시스템의 구성을 도시한다.

도 5는 본 발명의 실시형태에 따른 워드선 회로에 대한 Vpp용 로컬 부스트 회로의 동작 단계를 도시한다.

도 6은 워드선의 전압 레벨의 추이를 도 5에 대응하여 타이밍 차트로 도시한다.

도 7은 본 발명의 실시형태에 기초하는, 워드선 회로에 대한 Vnn용 로컬 부스트 회로의 동작 단계를 도시한다.

도 8은 워드선의 전압 레벨의 추이를 도 7에 대응하여 타이밍 차트로 도시한다.

이하, 첨부 도면을 참조하여, 본 발명을 실시하기 위한 최적의 형태(이하, 실시형태)에 대해 상세하게 설명하지만, 이들 실시형태는 특허 청구의 범위에 따른 발명을 한정하는 것이 아니고, 또한 실시형태 중에 설명되어 있는 특징의 조합의 모두가 발명의 해결 수단에 필수라고 한정되지는 않는다.

본 발명의 실시형태를 설명하는 전제로서, 우선 종래 기술에 있어서의 DRAM 등의 메모리의 구성 및 동작의 상세를 진술한다. 도 1은 종래 기술에 있어서의 DRAM 칩의 구성도를 도시한다. 중앙에 행 어드레스 디코더(Row Address Decoder: RDEC)(100)가 있고, 이것을 사이에 두고 양쪽에 메모리 셀 어레이(Memory Cell Array)(104, 106)가 있다. 메모리 셀 어레이(104, 106)는 상기 DRAM의 기억의 단위 인 메모리 셀(108∼111) 등이 종횡으로 배열된 것으로, 종 방향으로 배열된 메모리 셀(108, 110) 등에 대해서는 동일한 1개의 비트선(데이터선이라고도 말한다)(120) 이 각 메모리 셀을 구성하는 FET의 소스(112, 114) 등에 접속되고, 또한 횡 방향으로 배열된 메모리 셀(108, 109) 등에 대해서는 동일한 1개의 워드선(124)이 각 메모리 셀을 구성하는 FET의 게이트(116, 117) 등에 접속되어 있으며, 이 비트선과 워드선을 적당한 타이밍으로 하이 레벨 또는 로우 레벨로 구동시킴으로써, 메모리 셀 어레이(104, 106) 내의 임의의 메모리 셀에 하이 또는 로우의 값을 기억시키거나, 또는 상기 임의의 메모리 셀에 기억된 값을 판독할 수 있다. 행 어드레스 디코더(100)는 여기에 입력되는 행 어드레스(도시하지 않음)를 디코드하여, 메모리 셀 어레이(104, 106)에 대해 워드선을 공급하는 블럭이다.

행 어드레스 디코더(100)내에는 워드선(124∼126) 등을 생성하여 이것을 하이 또는 로우로 구동하기 위한 회로 블럭인 워드선 회로(102)가 각 메모리 셀 어레이마다 존재한다. 도 2는 워드선 회로(102)의 상세한 회로예를 도시한 것이다. 이 예에서는, 10 비트의 행 어드레스를 입력하여 도합 1024개의 워드선을 생성하는 행 어드레스 디코더(100)에 있어서의 워드선 회로(102)를 나타낸다. 즉, 10비트의 행 어드레스 내의 3비트를 디코드하여 8개의 소스 구동 신호(SDV)(200) 및 8개의 워드선 리셋 신호(WLr)(204)를 생성하고, 또한 행 어드레스의 나머지 7비트를 디코드하여 128개의 디코더 출력 신호(RDout)(202)를 생성한다. 8개의 소스 구동 신호(SDV)(200) 중의 1개와 8개의 워드선 리셋 신호(WLr)(204) 중의 1개로 이루어지며 상기 1개의 소스 구동 신호에 대응하는 한 쌍과, 128개의 디코더 출력(RDout)(202)중의 1개를 양쪽 각각을 서로 다르게 선택하여 입력하는 경우의 서로 다른 1024(= 8x 128)가지의 조합에 대응하는 1024개의 워드선 구동회로(220) 등 이 존재하고, 이들에 의해 1024개의 워드선(WL)(230) 등이 구동된다. 즉, 1개의 소스 구동 신호(206)는 128개의 디코더 출력 신호(202)가 각각 입력되는 128개의 워드선 구동회로 전체에 입력되고, 또한, 1개의 디코더 출력 신호(208)는 8개의 소스 구동 신호(200)가 각각 입력되는 8개의 워드선 구동 회로 전체에 입력된다.

하나의 워드선 구동 회로(220)에 대해 보면, 10비트의 행 어드레스 내의 3비트의 디코딩에 의해 1개의 소스 구동 신호(206)가 선택되면, 이 신호는 구동기(230)의 하이측 전원 전압(Vpp)에 의해 하이 레벨(Vpp)이 되고, 워드선 리셋 신호(210)는 구동기(234)의 로우측 전원 전압(Vnn)에 의해 로우 레벨(Vnn)이 된다. 이 때 나머지 7비트의 디코딩에 의해 디코더 출력 신호(208)도 선택되면, 이 신호는 구동기(232)의 로우측 전원 전압(Vnn)에 의해 로우 레벨(Vnn)이 된다. 이 때문에, 소스 구동 신호(206)가 연결되는, 워드선 구동 회로(220) 내의 p채널 MOS FET(222)의 소스는 하이 레벨(Vpp)이고, FET의 게이트는 로우 레벨(Vnn)이 되기 때문에, 상기 p채널 MOS FET(222)이 턴온되어 p채널 MOS FET(222)의 드레인의 전압 레벨도 하이 레벨(Vpp)이 된다. 동시에, 이 워드선 구동 회로(220)에 대한 워드선 리셋 신호(210)는 로우 레벨(Vnn)이므로 n채널 MOS FET(224)은 턴오프가 되고, 결국 워드선(230)은 하이 레벨(Vpp)로 구동되며, 워드선(230)에 연결된 다수의 셀 트랜지스터의 게이트를 턴온시킨다. 한편, 행 어드레스의 디코딩의 결과 소스 구동 신호(206)가 비선택인 경우는 워드선 리셋 신호(210)는 구동기(234)의 하이측 전원 전압(Vdd)에 의해 하이 레벨(Vdd)이 되고, n채널 MOS FET(224)는 턴온이 되기 때문에, 워드선(230)은 로우 레벨(Vnn)로 구동되며, 워드선(230)에 연결된 셀 트랜지스 터의 게이트는 오프 상태로 유지된다.

이 회로에서 구동기(230, 232)에 대한 전원 전압(Vpp) 및 구동기(230, 232, 234)에 대한 로우측 전원 전압(Vnn)은 각각 도 1의 Vpp 펌프(130) 및 Vnn 펌프(132)로부터 공급된다. Vpp 펌프(130) 및 Vnn 펌프(132)는 메모리 셀 어레이(104, 106)의 외측의 주변 부분에 배치되어, 금속 배선(140, 142)을 통해 행 어드레스 디코더(100) 내의 Vpp 공급선 및 Vnn 공급선에 각각 연결되어 있다.

여기서 워드선 회로(102)에 있어서의 소비 전류에 대해 검토한다. 워드선 회로(102)에서는 하이측 전원 전압을 Vpp, 로우측 전원 전압을 Vnn이라고 하고 있기 때문에, 메모리 셀의 액세스에 있어서 소비되는 전류(Iw)는 도 1에 도시한 바와 같이 Vpp 펌프(130)로부터 Vnn 펌프(132)에 흐른다. Vpp 펌프(130) 및 Vnn 펌프(132)도 통상은 메모리 칩의 내부 전원(Vdd)에서 발생되기 때문에, 이 전류(Iw)는 결국 내부 전원(Vdd)에서의 전류가 된다. Vpp 펌프(130) 및 Vnn 펌프(132)의 백분비로 나타낸 효율을 각각 Evp, Evn이라고 하면, 이들의 역수를 Iw에 곱하여, 더한 값의

Iw·(1/Evp+ 1/Evn)

의 전류가 Vdd의 전원으로부터 그라운드에 흐르고, 이것은 메모리 칩의 워드선 회로(102)에서의 총소비 전류가 된다. Evp, Evn 모두 통상 0.5 이하의 수치이기 때문에, 이들의 역수는 2 이상이 되어, 이 소비 전류는 실제로 워드선 회로(102)에 필요한 전류(Iw)의 수배가 된다.

일반적으로 Vpp 펌프(130) 및 Vnn 펌프(132)는 메모리 칩의 주변에 배치되지 만, 이들로부터 공급되어 실제로 동작하는 워드선 회로(102)는 메모리 칩의 중앙의 행 어드레스 디코더(100) 내에 있고, 배선의 저항값도 꽤 높다. 도 1에 이 배선저항을 도시하지만, 실제로 동작하는 곳에서의 충분한 워드선의 하이 레벨 및 로우 레벨을 확보하기 위해서는, 펌프에서는 배선 저항으로 인한 저하를 고려하여 고전압을 공급하지 않으면 안되고, 이것도 여분의 전류 소비가 생기는 원인이 된다.

이 종래 기술의 워드선 회로(102)에서의 큰 소비 전류를 감소시키기 위해, 본 발명에서는 우선, Vpp 펌프(130), Vnn 펌프(132)에 의해 공급되고 있는 회로의 동작 모드에 착안한다. 일반적으로 Vpp 펌프(130), Vnn 펌프(132) 모두는 워드선 회로만을 위해 제공되고, 다른 회로에서는 일체 사용되고 있지 않다. 양 펌프 모두 그 목적은, 메모리 셀로의 액세스 시에 그 메모리 셀에 따른 워드선의 전압 레벨을 Vpp로 올린 후 Vnn로 복귀하는 것과, 액세스가 없을 때에는 그 워드선의 전압 레벨을 Vnn으로 해두는 것이라고 말하는 두개의 동작을 위해서이다. 종래 기술에서는, 펌프는 레귤레이터와 동일하게 피드백 회로를 사용하여 전압을 제어하고 있다. 따라서, 메모리 셀에 액세스하면 전류가 소비되고 전압 Vpp이 감소되고, 이 전압이 미리 설정한 레벨 이하가 되면 펌프의 제어 회로가 커패시터로 전하를 공급하는 동작을 개시하며, 몇 회인가 그것을 반복하여 전류 소비로 내려 간 전압 레벨을 원래의 레벨에 복귀하고자 한다. 액세스가 종료하면, 전류가 사용되지 않기 때문에 전압 레벨이 상승하지만, 이것도 미리 설정한 레벨 이상이 되면 제어 회로는 커패시터에 의한 전하 공급을 멈춘다. 커패시터의 펌프 동작은 25∼30 ns에 한번이라는 비교적 느린 사이클 시간이다. 이와 같이 Vpp 레벨은 미리 설정한 두개의 레벨 사 이를 오고 가는 리플을 가지고 평균적으로 요구하는 DC 레벨에 제어되어 있다. 이것은 결과물을 보정하는 전형적인 부귀환 제어이다.

그런데, 실제의 워드선 회로(102)에서는, 외부로부터의 액세스나 리프레시는, 모두 액세스 개시의 요구(커맨드)가 나오고 나서 워드선이 구동되기(즉, 실제로 액세스가 시작하기)까지 적어도 10 ns는 지연되고, Vpp의 공급에 있어서 큰 전류를 필요로 하는 타이밍은 충분히 예지할 수 있다. Vnn의 공급에 있어서 큰 전류를 필요로 하는 것은 액세스가 종료하여 워드선의 전압 레벨이 Vnn에 되돌아갈 때이고, 이것도 타이밍은 충분히 예지할 수 있다. 따라서, Vpp 및 Vnn의 공급에 관해, 종래 기술과 같이, 생긴 결과에 대처하는 방법, 즉 전류가 흘렀기 때문에 전압 레벨이 내려갔다고 하는 결과를 받아 이에 대처하여 펌프를 구동하여 전압을 복귀하고, 또한 전류가 흐르지 않기 때문에 전압 레벨이 오른다고 하는 별도의 결과를 받아 이에 대처하여 펌프를 멈춘다고 하는 동작을 취하는 것이 아닌, 미리 전류가 흐르는 타이밍을 알 수 있기 때문에, 그 타이밍에 필요한 전류를 공급하는 것으로, 애당초 전압 레벨이 내려간다고 하는 결과는 생기지 않고, 그 후 전압 레벨이 오른다고 하는 별도의 결과도 생기지 않는다.

본 발명의 실시형태에서는, 전술의 원리에 기초한 회로 구성을 제안한다. 즉, 본 발명의 실시형태에 따르면, 메모리 셀에의 액세스가 없을 때에 워드선(230)의 전압 레벨을 Vnn에 유지하기 위해 필요하기 때문에, 종래 기술에 따른 Vpp 펌프(130) 및 Vnn 펌프(132) 그 자체는 그대로 사용하며, 액세스가 있었을 때에 필요한 타이밍에 필요한 양의 전류를 국소적이고 효율적으로 공급하기 위한 회로를 추 가함으로써, 펌프의 제어 회로는 전압 레벨의 변동을 감지하지 않고, 결과적으로 효율이 나쁜 펌프를 거의 동작시키지 않기 때문에, 액세스가 있었을 때의 워드선 회로(102)의 동작 전류를 대폭 감소시킬 수 있다.

전술의, 액세스가 오는 필요한 타이밍에 필요한 전류를 공급하기 위한 회로는, 높은 전압(즉 Vpp)이나 음전압(즉 Vnn)을 메모리 칩의 내부 전압에서 발생시킴으로써 상기 전류를 공급해야 하는 것으로, 커패시터를 이용한 부스트 방식을 사용하는 것이 되기 때문에, 로컬 부스트 회로라고 부른다.

처음에, 이 로컬 부스트 회로의 원리에 대해 설명한다. 우선, 워드선에 하이 레벨의 전압을 공급하는 경우의 전하의 전송의 원리를 설명한다. 도 3은 로컬 부스트 회로에 의한 전하의 전송의 원리를 나타낸 것이다. 이 회로는 부스트 커패시터(302)(정전 용량: Cb)와, 그 양전극을 여러 가지 전압 레벨로 접속하는 전환용 스위치(SW1 및 SW2)로 이루어진다. 여기서 발생한 전압을 사용하는 워드선 회로(102)의 하이측 전원 전압용의 전극을 ERws(308)로 하고, 워드선 회로(102)에는 여기를 통해 흐르는 전류에 따른 기생 용량(310)(정전 용량: Cw)이 존재한다. 기생 용량(310)에는, 먼저 연결되는 워드선의 용량 외에, 각종 배선의 용량 및 노드의 접합 용량 등이 고려된다. ERsup(312)는 부스트 커패시터(302)에의 충전용 전극(공급 전압 레벨: Vsup)으로, 통상은 칩의 내부 전압(Vdd)이다. ERpul(314)은 부스트 커패시터(302)의 저전위측의 전극을 끌어 올리기 위한 전극(공급 전압 레벨: Vpul)이다. 처음에, 도 3(a)에 도시한 바와 같이 SW1을 전극 ERsup측에, SW2를 그라운드측에 접속하여 부스트 커패시터(302)에의 충전을 행한다. 워드선 회로(102)의 전극 ERws(308)에서의 전압 레벨은 로우이고, 간단하게 0 V로 해둔다. 따라서, 부스트 커패시터(302)에는 Cb Vsup의 전하가 축적되고, 기생 용량(310)에는 전하가 없다.

다음으로, 도 3(b)에 도시한 바와 같이, SW1을 전극 ERws(308)측에, SW2를 전극 ERpul측으로 함으로써 부스트 커패시터(302)에 모여진 전하는 기생 용량(310)으로 차지 쉐어링에 의해 전송되고, 부스트 커패시터(302)와 기생 용량(310)의 공통 노드가 된 전극 ERws(308)에 있어서의 전압 레벨을 Vx라고 하면, 원래의 전하(Cb·Vsup)는 부스트 커패시터(302)에 모여지는 Cb·(Vx-Vpul)의 전하와, 기생 용량(310)에 모여지는 Cw·Vx의 전하로 분리된다. 이 Vx는 전극 ERws(308)에 생기고, 이것이 실제로는 워드선 회로(102)에 있어서의 워드선의 하이 레벨 전압인 Vpp가 된다. Cb/Cw= K로 해두면,

Vx= K·(Vsup+ Vpul)/(K+ 1)

가 된다. 기생 용량(310)에 전송된 전하 Qtr는 Cw·Vx이기 때문에,

Qtr= Cw·K·(Vsup+ Vpul)/(K+ 1)

이 된다.

그 후, 도 3(c)에 도시한 바와 같이, 이 회로를 리셋하기 위해 SW1을 오픈으로 하고 SW2를 그라운드측으로 함으로써 다음 액세스에서의 부스트 커패시터(302)에의 충전의 준비가 갖추어진다. 이때, 부스트 커패시터(302)의 저전위측 전극의 전압 레벨은 Vpul에서 0 V로 내려가기 때문에, 그 고전위측 전극의 전압 레벨을 Vr 이라고 하면,

Vr=(Vx- Vpul)= (K·Vsup-Vpul)/(K+ 1)

가 된다. 부스트 커패시터(302)에의 다음 충전은 SW1을 다시 전극 ERsup(312)측에 접속하여 행하기 때문에, 전극 ERsup(312)로부터 충전되는 전하 Qin은

Qin= Cb·(Vsup- Vr)= Cb·(Vsup+ Vpul)/(K+ 1)

가 된다. 도 3(a)에 도시한 최초의 충전은 부스트 커패시터(302)의 양단에 전압이 걸리지 않은 상태이지만, 두번째 이후는 Vr의 전압 레벨이 남은 상태에서의 충전이 되고, 이것이 실제로는 매회 필요한 충전 전하이다. 여기서, K= Cb/Cw이기 때문에 Qin과 Qtr은 동등하게 된다. 즉, 매회 충전한 전하 Qin은 전부, 기생 용량(310)으로 전송되는 전하(Qtr)가 된다.

다음으로, 이 로컬 부스트 회로에 있어서의 전하의 전송 효율을 고려한다. 전송되는 전하는 Qtr이고, 부스트 커패시터(302)에 의한 부스트 동작에 있어서 필요해지는 전하는, 부스트 커패시터(302)에의 충전 전하 Qin(이것은 Qtr와 동등하다)과, 이외의 것으로서는 회로 동작에 의한 것이 있고, 그 주된 것은 부스트 커패시터(302)의 저전위측 전극의 전압 레벨을 Vpul에 끌어 올리는 전하이다. 즉, 부스트 커패시터(302)의 저전위측 전극과 그라운드 사이의 커패시터에 대한 충전 전류이고, 이 정전 용량은 Cb보다 작지만 Cb에 비례함으로써 1보다 작은 비례 정수를 Rc라고 하면, 충전 전하는 Rc·Cb·Vpul이 된다. 이것은, 로컬 부스트 회로에서 소비되는 전류는, 부스트 커패시터(302)에의 충전 전류 이외에서는, 부스트 커패시터(302)의 저전위측 전극의 전압 레벨을 Vpul에 끌어 올리기 위한 전류가 대다수를차지하는 것을 의미하기 때문에, 로컬 부스트 회로의 대략적인 전송 효율을 Qef라고 하면,

Qef= Qtr/(Qin+ Rc·Cb·Vpul)

이 된다. Qin= Qtr을 이용하여 이 식을 정리하면,

Qef= 1/(1+ Rc·(K+ 1)·Vpul/(Vsup+ Vpul))

이 된다.

다음으로, 전술의 이들의 식으로부터 최적의 회로 방식을 구한다. 우선, Vx, Qef 모두 Vsup, Vpul가 높을수록 좋은 것은 알지만, Vsup은 부스트 커패시터(302)로의 큰 전류를 흘리기 때문에 단순히 칩의 내부 전압(예컨대 1.65 V)을 사용한 쪽이 좋다. 표 1은, 예컨대 2.8 V의 부스트 전압(Vx)을 Vsup= 1.65 V의 내부 전압으로부터 얻는 경우에, Vpul이 다른 값에 대해 K(= Cb/Cw)의 값이 각각 어떻게 되는지를

Vx= K·(Vsup+ Vpul)/(K+ 1)= 2.8

에서 구하고, 또한 그 K와 Vpul의 값으로 Qef가 어떠한 값이 되는지를 [수학 식 7]에서 구해 나타낸 것이다. 여기서, [수학식 7]에 있어서 Rc는 0.3으로 상정하고 있다. 즉, 부스트 커패시터(302)의 저전위측 전극과 그라운드 사이의 정전 용량은 Cb의 30％라고 가정하고 있다.

[표 1]은 부스트 커패시터(302)의 저전위측 전극을 끌어 올리는 전압 레벨인 Vpul을 높게 할수록 K가 작고 좋으며, 또한 대략적인 전하 전송 효율도 좋게 되는 것을 나타내고 있다. 즉, 일견 Vpul을 크게 하면 부스트 커패시터(302)의 저전위측 전극의 전압 레벨을 끌어 올리는 전하가 증가하여 Qef가 나빠지는 것과 같이 생각되지만, 실제로는 K가 작게 된다고 하는 효과쪽이 크고, 정전 용량(Cb)를 작게 할 수 있어, Qef는 Vpul이 높을수록 좋게 된다. 따라서, 효율 좋고 적은 전류로 로컬 부스트 회로를 움직이게 하기 위해서는 Vpul을 될 수 있는 한 높게 하면 좋은 것을 알 수 있다. 만일 Vpul를 Vpp과 동일한 2.8 V로 하면, K는 1.7이 되어, 즉 Cb는 Cw의 70％ 증가 정도로 좋은 것이 되지만, Vpul이 메모리 칩의 내부 전압인 1.6 V 정도인 경우는 Cb를 Cw의 5.6배로 할 필요가 있다. 즉, Qtr은 항상 일정한 값 Cw·Vx= 2.8·Cw인 점을 고려하면, 이 동일한 값의 전하를 전송하는데 Vpul가 높을수록 훨씬 작은 Cb에서 좋은 것을 나타내고 있다.

이상의 해석 결과에 기초하여, 본 발명의 실시형태에 따른 구성에 대해 이하에 설명한다. 도 4는, 본 발명의 실시형태에 따른, 로컬 부스트 회로(400)가 부가된 워드선 회로(420)와 Vpp 펌프(404) 및 Vnn 펌프(406)를 구비한 메모리 시스템(410)의 구성을 도시하는 것이다. 워드선 회로(420) 내의 워드선 구동 회로(422)의 p채널 MOS FET(424)의 소스에 전압을 공급하는 소스 구동 신호(SDV)(426)를 구동하는 구동기(428)에의 하이측 전원 전압의 공급선(전극)을 ERws(430)(전압 레벨: Vws)로 하고, 여기에 로컬 부스트 회로(400)가 SW1을 통해 연결된다. 전극 ERws(430)의 전압 레벨(Vws)은, 워드선(432)이 오프일 때는 로우 레벨로 되어 있고, 전극 ERws(430)로부터 그라운드에 이르는, 워드선 회로(420) 내의 각 워드선의 정전 용량을 포함한 총정전 용량(상기 기술에 있어서의「기생 용량」에 상당)을 Cw로 한다. 전원 전압으로서 Vpp가 공급되는 것은 도 2의 종래 기술의 경우와 동일하고, 즉 행 어드레스 디코더의 디코더 출력 신호(RDout)(434)를 구동하는 구동기(436)의 하이측 전원 전압은 Vpp 펌프(404)로부터 공급되는 Vpp이고, 또한 구동기(428, 436, 438)의 로우측 전원 전압은 Vnn 펌프(406)로부터 공급되는 Vnn이다.

구동기(436)의 하이측 전원 전압이 Vpp 펌프(404)로부터 공급되는 Vpp로 좋은 이유는, 구동기(436)의 하이측 전원 라인은 매우 많은 디코더 출력 신호(본 실시형태의 경우 128개)를 구동하는 것이 되지만, 실제의 동작에서는, 그 중의 1출력[예컨대 RDout(434)]만이 하이로부터 로우가 되며, 더구나 이 출력은, 먼저 연결되는 소수(본 실시형태의 경우 8개)의 워드선 구동 회로 내의 FET[예컨대, p채널 MOS FET(424)]의 게이트만을 구동할 뿐이고, 구동기(436)의 하이측 전원 전압 Vpp가 Vpp 펌프(404)로부터 공급되었다고 하더라도 Vpp 펌프(404)로부터는 거의 전류가 흐르지 않기 때문이다.

한편 소스 구동 신호(SDV)는 그 앞에 연결되는 워드선을 로우로부터 하이까지 구동하는데 이용되고, 워드선은 메모리 셀 어레이(452) 내의 매우 다수의 메모리 셀의 셀 트랜지스터의 게이트에 연결되기 때문에 전류를 크게 소비하게 되며, 상기 소스 구동 신호를 구동하는 구동기(428)의 하이측 전원 전압은 효율이 나쁜 Vpp 펌프(404)로부터가 아닌, 효율을 최적화한 로컬 부스트 회로(400)로부터 공급된다. 또한, 전술한 바와 같이 로컬 부스트 회로(400)의 최적화를 위해, 부스트 커패시터(442)(정전 용량: Cb)의 저전위측 전극의 전압 레벨을 끌어 올리기 위한 전극에 공급하는 전압 레벨(도 3에서 말하는 Vpul)은 높을수록 좋기 때문에, 본 실시형태에서는 Vpp로 하고 있다.

이상과 같이, 본 발명에 따른 실시형태에 있어서는, Vpp 자체는 종래 기술과 동일하게 Vpp 펌프(404)로 발생시켜 공급하지만, 효율이 나쁜 펌프로부터는 될 수 있는 한 전류를 흘리지 않고, 대부분의 전류 공급은 로컬 부스트 회로(400)에게 담당시키는 방식을 채용한다.

또한, 부스트 커패시터(442)의 저전위측 전극을 Vpp까지 끌어 올리기 위해서는, 통상은 Vpp 펌프(404)로부터의 전류를 사용하는 것이지만, Vpp 펌프(404)로부터의 전류를 더욱 감소시키는 수단으로서, 최초 0 V에서는 n채널 MOS FET의 소스 팔로워(드레인 접지형) 회로에서 전압 레벨을 끌어 올리고, 그 후 전압 레벨이 올라오면 Vpp 펌프(404)로부터 Vpp으로 전환하는 방식을 채용할 수도 있다. 그 이유는, 부스트 커패시터(442)의 저전위측 전극과 그라운드 사이의 커패시터는 통상 n채널 MOS FET에서 소스와 드레인을 쇼트한 확산층에 있어서의 용량과, 반전한 N형 채널하에 P형 기판과의 사이에서 역바이어스가 걸린 공핍(Depletion)층에 있어서의 용량과의 병렬 용량으로 이루어지기 때문에 용량은 원래 작고, 또한 전압이 높게 될 수록 더욱 작아지기 때문이다.

또한, 도 4의 SW1에는 통상은 n채널 MOS FET로만 구성된 소스 팔로워(드레인 접지형) 회로를 이용하지만, n채널 MOS FET의 경우는 게이트 전압을 매우 높게 하지 않으면 충분한 스위치로서 동작하지 않기 때문에, 실제로는 Vdd의 3배쯤의 전압을 게이트에 걸 필요가 있다. 본 발명의 실시형태에 따르면, 이 n채널 MOS FET만으로 형성된 스위치 대신에, N형 기판을 항상 Vpp 펌프(404)로부터의 전압으로 유지한 p채널 MOS FET을 채용할 수도 있고, 저저항으로 전하 전송을 할 수 있기 때문에 저전류가 되며, 또한 게이트에 높은 전압을 필요로 하지 않기 때문에 신뢰성의 관점에서도 유리하다.

도 4에 도시한 바와 같이, 로컬 부스트 회로(400)는 각각의 활성화하는 메모리 셀 어레이(450, 452)마다 놓여지고, 메모리 칩에 주어지는 행 어드레스를 디코딩함으로써 사전에 어디에 전류가 필요하게 될지, 즉 어떤 로컬 부스트 회로를 활성화 해야 될지를 알 수 있기 때문에, 그 로컬 부스트 회로에 대한 전술의 부스트 동작을 행하는 준비를 할 수 있다. 또한, 로컬 부스트 회로(400)를 사용하여 대부분의 전류를 필요한 타이밍에 필요한 양만큼 필요한 장소에서 국소적으로 공급하기때문에, Vpp 펌프(404) 및 Vnn 펌프(406)로부터 각각 실제로 동작하는 워드선 회로(420)까지의 배선 저항은 있다고 하더라도 문제되지는 않는다.

실제의 설계에 있어서는, 워드선의 하이 레벨 전압으로서 필요한 Vpp를 얻을 수 있도록, 추정한 워드선 회로(420) 내의 각 워드선의 정전 용량을 포함한 총정전 용량(Cw)을 기초로 부스트 커패시터(442)의 Cb의 값을 결정하지만, 전술과 같이 Vpp에서 어느 정도 전류가 사용되기 때문에, 그것도 보충하도록 Cb 등의 값의 최적화를 행함으로써, Vpp 펌프(404)의 제어 회로가 감지하고 있는 전압 레벨이 내려가지 않도록 할 수 있고, Vpp 펌프를 거의 동작시키지 않으며, 그 결과 워드선 회로(420)에서의 소비 전류를 크게 감소시킬 수 있다. 1024개의 워드선으로 이루어지는 도 4의 워드선 회로(420)의 예에서는, 1개의 소스 구동 신호(426)에 대해 128개의 워드선 구동 회로가 연결되기 때문에, 소스 구동 신호 1개당 워드선 회로(420)에서의 용량은 워드선 1개당 용량의 128 배인 약 2pF 정도이기 때문에, Vpul을 2.8 V의 Vpp로 하면, [표 1]에 의해 Cb는 Cw의 1.7배가 되어, 여유롭게 2배로 하여도 Cb는 4pF로 낮아지게 되며, 저전류 및 소면적에 필요한 전압 및 전류를 공급할 수 있다.

다음으로, 본 발명의 실시형태에 따른 구성에 기초하는 상세한 동작 단계에 대해 이하에 설명한다. 최초에, 워드선의 전압 레벨을 Vpp로 할 때의 동작에 대해 설명한다. 도 5(a)∼(c)는 본 발명의 실시형태에 기초하는, 워드선 회로(500)에 대한 Vpp용 로컬 부스트 회로(502)의 동작 단계를 도시한 것이고, 또한 도 6(a)∼(c)은, 도 5(a)∼(c)의 각각에 대응시켜, 워드선(510)의 전압 레벨의 추이를 타이밍 차트로 도시한 것이다.

상기 메모리 시스템(실제로는 그 메모리 시스템에 있어서의 메모리 셀 어레이)에 대한 액세스 개시 요구가 있었을 때, 즉 예컨대, 행 어드레스 디코더(도시하지 않음)에 의한 행 어드레스의 디코드가 개시된 것에 응답하여, 소정의 타이밍[도 6(a)에서 T0에 해당하는 시각]에 있어서, 도 5(a)에 도시한 바와 같이, SW3을 오픈으로 하여, SW1을 전극 ERsup(522)측에, SW2를 그라운드측에 연결함으로써 Vpp용 부스트 커패시터(524)(정전 용량: Cb)를 충전한다. 이것은, 행 어드레스 디코더에 의해 워드선(WL)(510)이 선택되는 것과 함께 Vpp용 부스트 커패시터(524)에 의한 부스트를 개시하기 위한 준비 상태로 하기 위해서이다. 전극 ERws(512)의 전압 레벨은 Vnn이기 때문에 워드선(510)은 로우 레벨(Vnn)이고, RDout(514)는 Vpp 펌프로 발생시킨 Vpp에서 직접 바이어스되어 있다. Vpp 펌프(506) 및 Vpp용 로컬 부스트 회로(502) 사이의 접속과 그라운드와의 사이에는 디커플링 커패시터(520)(정전 용량 Cdp)가 존재하고, nF 정도의 매우 큰 용량을 갖는다.

Vpp용 부스트 커패시터(524)의 충전이 완료한 후, 상기 액세스 개시 요구에 기초하여 행 어드레스 디코더에 의한 행 어드레스의 디코드가 확정되고, 워드선 회로(500)가 속하는 쪽의 메모리 셀 어레이가 지정되며, 특정의 메모리 셀에 대한 실제의 액세스가 개시한 것에 응답하여, 소정의 타이밍[도 6(b)에서 T1에 해당하는 시각]에 있어서, 도 5(b)에 도시한 바와 같이, SW1을 전극 ERws(512)측으로 하고, 그 후 SW2를 Vpp 펌프(506)의 출력측 전압 레벨을 Vpp로 연결한다. 이에 따라, 부스트 커패시터(524)로부터 전하가 방전되어 전극 ERws(512)에 공급되고, 전극 ERws(512)의 전압 레벨은 워드선 회로(500) 내의 각 워드선의 정전 용량을 포함한 총정전 용량(Cw와 Cb)으로 결정되는 전압 레벨(Vpp보다 조금 높은 쪽의 전압 레벨)로 상승하고, 행 어드레스 디코더에 의해 워드선(510)이 선택되면, 워드선(510)을 상기 전압 레벨과 동일한 레벨까지 승압시키는 것이 가능해져, 워드선(510)이 연결되는 메모리 셀로부터의 데이터 판독 동작을 할 수 있다.

Vpp용 부스트 커패시터(524)로부터의 방전 후, 상기 메모리 셀에 대한 액세스가 계속중인 소정의 타이밍[도 6(b)에서 T2에 해당하는 시각]에 있어서, SW3을 폐쇄하여 Vpp 펌프(506)의 출력측에 연결한다. 이것은, Vpp 펌프(506)에서 잃어버린 전하를 Vpp용 로컬 부스트 회로(502)에 있어서 어느 정도 높여 설정된 전압으로부터 보충하기 위해 및 페이지 모드 등과 같이 긴 시간 워드선(510)을 하이 레벨로 해두어야 하는 경우에 전류 누설이 있었던 것으로 전압 레벨이 내려가는 것을 막기 위해서이다. 누설되는 것은 일반적으로 적은 전류로, 누설이 있더라도, 큰 용량 Cdp의 디커플링 커패시터(520)로부터 공급되기 때문에, 즉시 Vpp의 값이 내려가 펌프업 동작이 개시되는 것과 같은 일은 없다.

또한 그 후, 상기 메모리 시스템에 대한 액세스 종료 요구가 있기 전의 소정의 타이밍[도 6(c)에서 T3에 해당하는 시각]에 있어서, 도 5(c)에 도시한 바와 같이, SW3을 오픈으로 하고, 그 이후 SW1을 오픈으로 하고 SW2를 그라운드로 하여 Vpp용 부스트 커패시터(524)의 저전위측 전극의 전압 레벨을 그라운드로 하는 것에 의해, Vpp용 부스트 커패시터(524)에의 재충전을 위해 Vpp용 부스트 커패시터(524)의 양전극에 있어서의 전압 레벨을 초기화(리셋)한다. 전극 ERws(512)는 어디에도 연결되어 있지 않고, 또한 워드선(510)은 하이 레벨 상태인 채로 있기 때문에, 전극 ERws(512)는 Vpp에 충전된 상태이다. 또한, 이상의 도 6(a)∼(c)의 타이밍에서는 Vnn용 로컬 부스트 회로(504)는 아무것도 동작하지 않는다.

본 발명의 실시형태에 따른 구성에 기초하는 상세한 동작 단계에 대해, 다음에 워드선의 전압 레벨을 Vnn으로 복귀할 때의 동작에 대해 설명한다. 도 7(a)∼(c)는 본 발명의 실시형태에 기초하는, 워드선 회로(500)에 대한 Vnn용 로컬 부스트 회로(504)의 동작을 도시한 것이고, 또한 도 8(a)∼(c)는 도 7(a)∼(c)의 각각에 대응시켜, 워드선(510)의 전압 레벨의 추이를 타이밍 차트로 도시한 것이다.

상기 메모리 시스템에 대한 액세스 종료 요구가 있었을 때, 즉 예컨대, 행 어드레스 디코더에 의한 행 어드레스의 디코드가 종료한 것에 응답하여, 소정의 타이밍[도 8(a)에서 T4에 해당하는 시각]에 있어서, 도 7(a)에 도시한 바와 같이, SW4를 전극 ERws(512)측으로 하고, SW5를 그라운드측으로 한다. 이에 따라, 워드선 회로(500)내의 각 워드선의 정전 용량을 포함한 총정전 용량(Cw)에 충전된 전하가 Vnn용 부스트 커패시터(530)(정전 용량: Cn)에 충전된다. 그라운드와 Vnn 펌프(508)의 출력 사이에도 디커플링 커패시터(532)(정전 용량: Cdn)가 존재하고, 역시 nF 정도의 큰 용량을 갖는다. 전극 ERws(512)로부터 Vnn용 부스트 커패시터(530)에의 충전에 의해 생기는 Cw와 Cn 사이의 차지 쉐어링으로, 전극 ERws(512)에 있어서의 전압 레벨은 Vpp에서 내려가기 시작하여, 거의 동시에, 액세스 종료 요구에 기초하는 워드선(510)의 비선택에 따라 도 8(a)의 타이밍 차트에 도시한 바와 같이 워드선(510)의 전압 레벨도 내려가기 시작한다.

Vnn용 부스트 커패시터(530)에의 충전이 완료한 후, 비선택이 된 워드선의 전압 레벨이 로우 레벨이 되어 실제의 액세스가 종료하기 전의 소정의 타이밍[도 8(b)에서 T5에 해당하는 시각]에 있어서, 도 7(b)에 도시한 바와 같이, SW4를 그라운드측으로 하고, SW5를 Vnn 펌프(508)의 출력측 Vnn용 부스트 커패시터(530)의 저전위측 전극의 전압 레벨을 Vnn으로 한다. 이에 따라, Vnn용 부스트 커패시터(530)에 축적된 전하가 Vnn 펌프(508)에 공급된다. 이 타이밍은, 워드선(510)이 비선택이 된(즉, T4에서 이미 비선택으로 되어 있다) 것으로, RDout(514)와 WLr(518)이 하이 레벨이 되고, 워드선(510)의 전압 레벨이 Vnn으로 낮춰지지만, 이 낮추게 하하는 동작에 필요한 전하가 전원부터의 충전 전류에 의한 것이 아닌, Vnn용 부스트 커패시터(530)로부터의 부스트에 의해 공급되며, 더구나 원래 Vnn용 부스트 커패시터(530)에서 충전된 전하는 전극 ERws(512)에 축적된 전하의 재이용이기 때문에, 효율이 높은 동작이 된다.

그 후, 비선택이 된 워드선의 전압 레벨이 로우 레벨(Vnn)이 되어 실제의 액세스가 종료한 것에 응답하여, 소정의 타이밍[도 8(c)에서 T6에 해당하는 시각]에 있어서, 도 7(c)에 도시한 바와 같이, SW4를 오픈으로 하고, SW5를 그라운드로 하여 Vnn용 부스트 커패시터(530)의 저전위측 전극의 전압 레벨을 그라운드로 하는 것에 의해, Vnn용 부스트 커패시터(530)의 재충전을 위해 Vnn용 부스트 커패시터(530)의 양전극에 있어서의 전압 레벨을 초기화(리셋)한다.

이상으로 모든 동작 단계가 종료하고, 상기 메모리 시스템에 대한 다음 액세스 개시 요구, 즉 예컨대, 행 어드레스 디코더에 입력되는 행 어드레스의 입력에 의해 디코딩이 개시되면, 재차 도 5(a)에서의 상태를 반복한다. 이와 같이, Vnn용 로컬 부스트 회로(504)측이 Vpp용 로컬 부스트 회로(502)측에서 생긴 전하를 재이용하여, 필요한 타이밍으로 전하를 공급함으로써 높은 효율을 얻을 수 있으며, 또한, Vpp 및 Vnn에의 구동에 있어서는, Vpp 펌프(506) 및 Vnn 펌프(508)가 거의 동작하지 않고, 각각 Vpp용 로컬 부스트 회로(502) 및 Vnn용 로컬 부스트 회로(504)로부터 전류가 거의 공급되기 때문에, 워드선 회로(500)에 있어서의 소비 전류의 대폭적인 감소화를 달성할 수 있다.

이상, 본 발명을 실시형태를 이용하여 설명했지만, 본 발명의 기술적 범위는 상기 실시형태에 기재한 범위에는 한정되지 않는 것은 물론이다. 상기 실시형태에, 다양한 변경 또는 개량을 더하는 것이 가능한 것이 당업자에 명확하다. 또한 그와 같은 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함되는 것이, 특허청구의 범위의 기재에서 명확하다.

Claims

메모리 시스템으로서,

메모리 셀 어레이;

상기 메모리 셀 어레이에 대한 액세스 개시 요구 및 액세스 종료 요구 중 어느 하나를 수신하여 상기 메모리 셀 어레이에 대한 액세스를 제어하는, 액세스 제어 회로;

상기 액세스 개시 요구에 응답하여 미리 저장된 전하를 상기 액세스 제어 회로에 공급함으로써, 상기 액세스 제어 회로를 메모리 액세스용의 저전압으로부터 메모리 액세스용의 고전압으로 구동시키기 위한, 고전압 공급 부스터 회로; 및

상기 액세스 종료 요구에 응답하여, 상기 액세스 제어 회로를 상기 고전압으로부터 상기 저전압으로 전환할 때의 과잉 전하를 흡수하기 위한, 저전압 공급 부스터 회로

를 포함하고,

상기 고전압 공급 부스터 회로는,

상기 액세스 개시 요구에 응답하여 제1 참조 전압의 공급원으로부터 미리 충전된 전하를, 상기 액세스 제어 회로 내의 상기 고전압의 공급원으로 방전하기 위한, 고전압 부스트 커패시터와,

충전 시에는 상기 고전압 부스트 커패시터의 제1 전극을 상기 제1 참조 전압의 공급원에 접속하고, 방전 시에는 상기 제1 전극을 상기 액세스 제어 회로 내의 상기 고전압의 공급원에 접속하며, 그 외의 시간에는 상기 제1 전극을 오픈으로 하는, 제1 반도체 스위치와,

충전 시에는 상기 고전압 부스트 커패시터의 제2 전극을 그라운드에 접속하고, 방전 시에는 상기 제2 전극을 제2 참조 전압의 공급원에 접속하며, 그 외의 시간에는 상기 제2 전극을 그라운드에 접속하는, 제2 반도체 스위치

를 포함하는 것인 메모리 시스템.
제1항에 있어서,

상기 메모리 시스템은 공급 전압으로부터 상기 고전압을 발생하기 위한 고전압 발생 회로를 더 포함하고,

상기 고전압 공급 부스터 회로는,

상기 고전압 부스트 커패시터의 상기 제1 전극을, 상기 고전압 발생 회로의 고전압 공급원에 접속하여, 상기 제1 전극으로부터 상기 고전압 발생 회로에 전하를 공급하기 위한, 제3 반도체 스위치

를 더 포함하는 것인 메모리 시스템.
제2항에 있어서,

상기 메모리 시스템은 공급 전압으로부터 상기 저전압을 발생하기 위한 저전압 발생 회로를 더 포함하고,

상기 저전압 공급 부스터 회로는,

상기 액세스 종료 요구에 응답하여 상기 액세스 제어 회로의 상기 고전압 공급원으로부터 미리 저장된 전하를 상기 저전압 발생 회로의 저전압 공급원을 통해 방전하기 위한, 저전압 부스트 커패시터와,

충전 시에는 상기 저전압 부스트 커패시터의 제1 전극을 상기 액세스 제어 회로의 상기 고전압 공급원에 접속하고, 방전 시에는 상기 제1 전극을 그라운드에 접속하며, 그 외의 시간에는 상기 제1 전극을 오픈으로 하는, 제4 반도체 스위치와,

충전 시에는 상기 저전압 부스트 커패시터의 제2 전극을 그라운드에 접속하고, 방전 시에는 상기 제2 전극을 상기 저전압 발생 회로의 저전압 공급원에 접속하며, 그 외의 시간에는 상기 제2 전극을 그라운드에 접속하는, 제5 반도체 스위치

를 더 포함하는 것인 메모리 시스템.
제3항에 있어서,

상기 메모리 셀 어레이는 N-채널 MOSFET들로 구성된 DRAM 셀 어레이이고,

상기 액세스 제어 회로는 상기 메모리 셀 어레이를 구성하는 셀 트랜지스터들의 게이트들에 접속된 복수의 워드 라인들을 구동하는 워드 라인 회로인 것인 메모리 시스템.
제3항에 있어서,

상기 제1 참조 전압은 공급 전압을 포함하고,

상기 제2 참조 전압은 상기 고전압을 포함하며,

상기 제2 참조 전압은 상기 고전압 발생 회로의 고전압 공급원으로부터 공급되는 것인 메모리 시스템.
제3항에 있어서,

상기 고전압 발생회로와 상기 저전압 발생회로는 둘 다 전하 펌프 회로인 것인 메모리 시스템.
메모리 시스템에 있어서, 메모리 셀 어레이에 대한 액세스 개시 요구 및 액세스 종료 요구 중 어느 하나를 수신하여 상기 메모리 셀 어레이에 대한 액세스를 제어하는 액세스 제어 회로를 메모리 액세스용의 고전압 및 메모리 액세스용의 저전압으로 구동시키기 위하여 전압 공급 부스터 회로를 이용하여 상기 액세스 제어 회로에 전압을 공급하는 방법으로서,

상기 액세스 개시 요구에 응답하여, 상기 전압 공급 부스터 회로에 전하를 충전하는 제1 충전 단계;

상기 제1 충전의 완료 후, 상기 충전된 전하를 상기 액세스 제어 회로에 방전하는 제1 방전 단계;

상기 제1 방전 후의 잔류 전하를 상기 전압 공급 부스터 회로에 유지한 채로 다음 충전을 위해 전압 레벨을 초기화하는 제1 초기화 단계;

상기 액세스 종료 요구에 응답하여, 상기 액세스 제어 회로로부터 상기 전압 공급 부스터 회로에 전하를 충전하는 제2 충전 단계;

상기 제2 충전의 완료 후, 상기 충전된 전하를 방전하는 제2 방전 단계; 및

상기 방전 후의 잔류 전하를 상기 전압 공급 부스터 회로에 유지한 채로 다음 충전을 위해 전압 레벨을 초기화하는 제2 초기화 단계

를 포함하고,

상기 전압 공급 부스터 회로는 고전압 부스트 커패시터를 포함하고,

상기 제1 충전 단계는,

상기 액세스 개시 요구에 응답하여, 상기 고전압 부스트 커패시터의 제1 전극을 제1 참조 전압의 공급원에 접속하는 단계와,

상기 고전압 부스트 커패시터의 제2 전극을 그라운드에 접속하는 단계

를 포함하고,

상기 제1 방전 단계는,

상기 제1 충전의 완료 후, 상기 액세스 개시 요구에 따른 액세스 개시에 응답하여, 상기 제1 전극을 상기 액세스 제어 회로의 고전압의 공급원에 접속하는 단계와,

상기 접속 후, 상기 제2 전극을 제2 참조 전압의 공급원에 접속하는 단계

를 포함하고,

상기 제1 초기화 단계는,

상기 제1 방전 후, 상기 액세스 종료 요구가 주어지기 이전의 소정의 타이밍에서, 상기 제1 전극을 오픈으로 하는 단계와,

상기 제2 전극을 그라운드에 접속하는 단계로서, 상기 제2 전극의 전압이 그라운드가 되어, 상기 제1 방전 후에 상기 고전압 부스트 커패시터에 유지된 잔류 전하를 이용하는 다음 충전을 위해 상기 전압 레벨이 초기화되는 것인, 접속 단계

를 포함하는 것인 전압 공급 방법.
제7항에 있어서, 상기 메모리 시스템은, 공급 전압으로부터 상기 고전압을 발생하여 공급하기 위한 고전압 발생 회로를 더 포함하고,

상기 전압 공급 방법은,

상기 제1 방전 단계 후, 상기 제1 초기화 단계 이전의 소정의 타이밍에서, 상기 고전압 부스트 커패시터의 상기 제1 전극을, 상기 고전압 발생 회로의 고전압 공급원에 접속함으로써, 상기 제1 전극으로부터 상기 고전압 발생 회로에 전하를 공급하는 단계; 및

상기 공급하는 단계 후, 상기 제1 초기화 단계 이전의 소정의 타이밍에서, 상기 제1 전극과, 상기 고전압 발생 회로의 상기 고전압 공급원과의 접속을 해제하는 단계

를 더 포함하는 것인 전압 공급 방법.
제8항에 있어서,

상기 전압 공급 부스터 회로는 저전압 부스트 커패시터를 더 포함하고,

상기 메모리 시스템은 공급 전압으로부터 상기 저전압을 발생하여 공급하기 위한 저전압 발생 회로를 더 포함하고,

상기 제2 충전 단계는,

상기 액세스 종료 요구에 응답하여 상기 액세스 제어 회로의 고전압 공급원에 상기 저전압 부스트 커패시터의 제1 전극을 접속하는 단계와,

상기 저전압 부스트 커패시터의 제2 전극을 그라운드에 접속하는 단계

를 포함하고,

상기 제2 방전 단계는,

상기 제2 충전 완료 후에, 상기 액세스 종료 요구에 응답한 액세스 종료 이전의 소정의 타이밍에 상기 제1 전극을 그라운드에 접속하는 단계; 및

상기 저전압 발생 회로의 저전압 공급원에 상기 제2 전극을 접속하는 단계

를 포함하고,

상기 제2 초기화 단계는,

상기 액세스 종료에 응답하여 상기 제1 전극을 오픈으로 하는 단계와,

상기 제2 전극을 그라운드에 접속하는 단계로서, 상기 제2 전극의 전압이 그라운드가 되어, 상기 제2 방전 후에 상기 고전압 부스트 커패시터에 유지된 잔류 전하를 이용하는 다음 충전을 위해, 상기 전압 레벨이 초기화되는 것인, 접속 단계

를 포함하는 것인 전압 공급 방법.
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