JPH10302466A

JPH10302466A - 電荷リサイクル回路

Info

Publication number: JPH10302466A
Application number: JP9109983A
Authority: JP
Inventors: Kazuhiro Takahashi; 和弘高橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-04-28
Filing date: 1997-04-28
Publication date: 1998-11-13

Abstract

(57)【要約】【課題】動作に伴い電荷を放出する回路から放出された
電荷のリサイクルの効率化を図り、より多くの電荷をリ
サイクルできるようにし、これを備える半導体装置の消
費電力の低減化を図る。【構成】キャパシタ３３に対する電荷充電工程と、セン
スアンプ２３に対する電荷供給工程と、キャパシタ３３
に残存している電荷の放電工程とを繰り返すごとに、キ
ャパシタ３３の充放電極性を反転させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、動作に伴い電荷を
放出する回路から放出された電荷の一部を電荷を必要と
する回路に供給して電荷のリサイクルを行うための電荷
リサイクル回路に関する。

【０００２】

【従来の技術】例えば、ＤＲＡＭ（ダイナミック・ラン
ダム・アクセス・メモリ）においては、メモリセルから
ビット線に読み出されたデータの増幅を行うセンスアン
プにおいて大量の電流が消費されるが、その多くは、ビ
ット線の充放電電流である。

【０００３】即ち、ビット線がＨレベルとＬレベルとの
間の所定のレベルにプリチャージされている場合におい
て、メモリセルからデータが読み出された場合、Ｈレベ
ルに振幅するビット線は、センスアンプを介して電源線
から電荷が供給され、Ｌレベルに振幅するビット線は、
センスアンプを介して接地線に電荷を放出することにな
る。

【０００４】そして、メモリセルがリフレッシュされた
後、ビット線はリセットされるが、リセット時には、Ｌ
レベルに振幅していたビット線は、センスアンプを介し
て電源線から電荷が供給され、Ｈレベルに振幅していた
ビット線は、センスアンプを介して接地線に電荷を放出
することになる。

【０００５】

【発明が解決しようとする課題】このように、ＤＲＡＭ
においては、ビット線に一度充電された電荷は、接地線
に放出されていたが、この電荷を再利用することができ
れば、消費電力の低減化を図ることができる。

【０００６】本発明は、かかる点に鑑み、動作に伴い電
荷を放出する回路から放出された電荷のリサイクルの効
率化を図り、より多くの電荷をリサイクルし、これを備
える半導体装置の消費電力の低減化を図ることができる
ようにした電荷リサイクル回路を提供することを目的と
する。

【０００７】

【課題を解決するための手段】本発明中、第１の発明
（請求項１記載の電荷リサイクル回路）は、キャパシタ
と、電荷を放出する回路から放出される電荷を前記キャ
パシタに充電する電荷充電工程と、前記キャパシタに対
するポンピング動作により前記キャパシタに充電されて
いる電荷の一部を、電荷を必要とする回路に供給する電
荷供給工程と、前記キャパシタに残存している電荷を接
地に放電する電荷放電工程とを順に繰り返して行い、か
つ、電荷充電工程と、電荷供給工程と、電荷放電工程と
を繰り返すごとに前記キャパシタの充放電極性を反転さ
せるキャパシタ駆動回路とを備えて構成されているとい
うものである。

【０００８】本発明中、第１の発明によれば、電荷を放
出する回路から放出される電荷の一部を、電荷を必要と
する回路に供給することができるが、キャパシタ駆動回
路は、前記キャパシタに対する電荷充電工程と、電荷を
必要とする回路に対する電荷供給工程と、前記キャパシ
タに残存している電荷の放電工程とを繰り返すごとに前
記キャパシタの充放電極性を反転させるとしているの
で、電荷リサイクルの効率化を図ることができる。

【０００９】また、本発明中、第１の発明によれば、前
記キャパシタの容量値が小さい場合であっても、電荷充
電工程と、電荷供給工程と、電荷放電工程との繰り返し
周波数を高くすることで、電荷リサイクルの効率化を図
ることができる。

【００１０】本発明中、第２の発明（請求項２記載の電
荷リサイクル回路）は、第１の発明において、キャパシ
タ駆動回路は、一端を電荷を放出する回路の電荷放出端
に接続し、他端をキャパシタの第１の電極に接続した第
１の接続スイッチ手段と、一端を電源線に接続し、他端
をキャパシタの第１の電極に接続した第２の接続スイッ
チ手段と、一端をキャパシタの第１の電極に接続し、他
端を接地線に接続した第３の接続スイッチ手段と、一端
を電荷を放出する回路の電荷放出端に接続し、他端をキ
ャパシタの第２の電極に接続した第４の接続スイッチ手
段と、一端を電源線に接続し、他端をキャパシタの第２
の電極に接続した第５の接続スイッチ手段と、一端をキ
ャパシタの第２の電極に接続し、他端を接地線に接続し
た第６の接続スイッチ手段と、電荷入力端をキャパシタ
の第１の電極に接続し、電荷出力端を電荷を必要とする
回路に接続した第１の一方向性素子と、電荷入力端を前
記キャパシタの第２の電極に接続し、電荷出力端を電荷
を必要とする回路に接続した第２の一方向性素子と、第
１、第２、第３、第４、第５、第６の接続スイッチ手段
のオン、オフを制御する接続スイッチ制御手段とを備え
ているというものである。

【００１１】本発明中、第３の発明（請求項３記載の電
荷リサイクル回路）は、第２の発明において、接続スイ
ッチ制御手段は、第６の接続スイッチ手段をオン状態と
した後、第１の接続スイッチ手段をオン状態とし、その
後、第１、第６の接続スイッチ手段をオフ状態とする工
程と、第５の接続スイッチ手段をオン状態とした後、第
５の接続スイッチ手段をオフ状態とする工程と、第３の
接続スイッチ手段をオン状態とした後、第４の接続スイ
ッチ手段をオン状態とし、その後、第３、第４の接続ス
イッチ手段をオフ状態とする工程と、第２の接続スイッ
チ手段をオン状態とした後、第２の接続スイッチ手段を
オフ状態とする工程とを順に繰り返して行う工程を含め
て第１、第２、第３、第４、第５、第６の接続スイッチ
手段を制御するように構成されているというものであ
る。

【００１２】

【発明の実施の形態】以下、図１〜図１２を参照して、
本発明の第１実施形態及び第２実施形態について説明す
る。

【００１３】第１実施形態・・図１、図２図１は本発明の第１実施形態を示す回路図であり、図１
中、１０は動作に伴い電荷を放出する電荷放出回路、１
１は電荷放出回路１１の電荷放出端、１２は本発明の第
１実施形態の電荷リサイクル回路である。

【００１４】電荷放出回路１０は、活性化信号φ＝Ｌレ
ベルとされる場合には、非活性状態とされ、活性化信号
φ＝Ｈレベルとされる場合には、活性状態とされ、動作
に伴い電荷放出端１１に電荷を放出するものである。

【００１５】また、電荷リサイクル回路１２において、
１３、１４は電源電圧ＶＣＣを供給する電源線、１５は
電荷放出回路１０から放出された電荷を一時的に蓄積さ
せるためのキャパシタ、１５Ａ、１５Ｂはキャパシタ１
５の電極である。

【００１６】また、Ｓ１、Ｓ２、Ｓ３はトランジスタ回
路で構成される切り換えスイッチ回路であり、Ａ０、Ｂ
０、Ｃ０は可動接点に相当するノード、Ａ１〜Ａ４、Ｂ
１〜Ｂ４、Ｃ１〜Ｃ３は固定接点に相当するノードであ
る。

【００１７】ここに、電荷放出回路１０は、電荷放出端
１１を切り換えスイッチ回路Ｓ１のノードＡ１及び切り
換えスイッチ回路Ｓ２のノードＢ１に接続されている。

【００１８】また、切り換えスイッチ回路Ｓ１は、ノー
ドＡ０をキャパシタ１５の電極１５Ａに接続され、ノー
ドＡ２をフローティングとされ、ノードＡ３を電源線１
３に接続され、ノードＡ４を接地線に接続されている。

【００１９】また、切り換えスイッチ回路Ｓ２は、ノー
ドＢ０をキャパシタ１５の電極１５Ｂに接続され、ノー
ドＢ２をフローティングとされ、ノードＢ３を電源線１
４に接続され、ノードＢ４を接地線に接続されている。

【００２０】また、切り換えスイッチ回路Ｓ３は、ノー
ドＣ０を、電荷を必要とする回路に接続され、ノードＣ
１をキャパシタ１５の電極１５Ａに接続され、ノードＣ
２をフローティングとされ、ノードＣ３をキャパシタ１
５の電極１５Ｂに接続されている。

【００２１】この例では、切り換えスイッチ回路Ｓ１、
Ｓ２、Ｓ３と、切り換えスイッチ回路Ｓ１、Ｓ２、Ｓ３
のオン、オフを制御する切り換えスイッチ制御回路（図
示せず）とでキャパシタ駆動回路が構成されている。

【００２２】図２は本発明の第１実施形態の電荷リサイ
クル回路１２の動作を示すタイミングチャートであり、
図２Ａは活性化信号φ、図２Ｂは切り換えスイッチ回路
Ｓ１のノードＡ０の接続状態、図２Ｃは切り換えスイッ
チ回路Ｓ２のノードＢ０の状態、図２Ｄは切り換えスイ
ッチ回路Ｓ３のノードＣ０の接続状態、図２Ｅはキャパ
シタ１５の電極１５Ａの電圧ＶＡ、図２Ｆはキャパシタ
１５の電極１５Ｂの電圧ＶＢを示している。

【００２３】即ち、電荷リサイクル回路１２において
は、活性化信号φ＝Ｌレベルの場合、切り換えスイッチ
回路Ｓ１のノードＡ０はノードＡ４に接続され、切り換
えスイッチ回路Ｓ２のノードＢ０はノードＢ１に接続さ
れ、切り換えスイッチ回路Ｓ３のノードＣ０はノードＣ
２に接続された状態とされる。

【００２４】そこで、例えば、時刻Ｔ１で、活性化信号
φ＝Ｈレベルになると、電荷放出回路１０から電荷が放
出され、電荷放出回路１０から放出される電荷のキャパ
シタ１５に対する蓄積が電極１５Ｂ側から行われること
になる。

【００２５】その後、切り換えスイッチ回路Ｓ１のノー
ドＡ０はノードＡ２に接続され、続いて、切り換えスイ
ッチ回路Ｓ２のノードＢ０はノードＢ２に接続され、キ
ャパシタ１５に対する充電が中断され、最終的に、キャ
パシタ１５の電極１５Ｂの電圧は、α（但し、０＜α＜
ＶＣＣ）となる。

【００２６】そして、時刻Ｔ２になると、切り換えスイ
ッチ回路Ｓ１のノードＡ０はノードＡ３に接続されると
共に、切り換えスイッチ回路Ｓ３のノードＣ０はノード
Ｃ３に接続される。

【００２７】この結果、キャパシタ１５の電極１５Ａに
は電源電圧ＶＣＣが印加され、キャパシタ１５の電極１
５Ｂの電圧は、カップリング効果により、ＶＣＣ＋αに
叩き上げられ、その後、キャパシタ１５の電極１５Ｂの
電圧がキャパシタ１５の電極１５Ａの電圧と同一電圧で
あるＶＣＣとなるまで、キャパシタ１５に充電されてい
た電荷の一部が電荷を必要とする回路に供給される。

【００２８】その後、切り換えスイッチ回路Ｓ１のノー
ドＡ０はノードＡ２に接続されると共に、切り換えスイ
ッチ回路Ｓ３のノードＣ０はノードＣ２に接続される。

【００２９】そして、時刻Ｔ３になると、切り換えスイ
ッチ回路Ｓ２のノードＢ０はノードＢ４に接続され、キ
ャパシタ１５に残存している電荷は接地線に放電され、
キャパシタ１５の電極１５Ａ、１５Ｂの電圧は共に０
［Ｖ］となる。

【００３０】その後、切り換えスイッチ回路Ｓ１のノー
ドＡ０はノードＡ１に接続され、電荷放出回路１０から
放出される電荷のキャパシタ１５に対する蓄積が電極１
５Ａ側から行われる。

【００３１】その後、切り換えスイッチ回路Ｓ２のノー
ドＢ０はノードＢ２に接続され、続いて、切り換えスイ
ッチ回路Ｓ１のノードＡ０はノードＡ２に接続され、キ
ャパシタ１５に対する充電が中断され、最終的に、キャ
パシタ１５の電極１５Ａの電圧は、αとなる。

【００３２】その後、時刻Ｔ４になると、切り換えスイ
ッチ回路Ｓ２のノードＢ０はノードＢ３に接続されると
共に、切り換えスイッチ回路Ｓ３のノードＣ０はノード
Ｃ１に接続される。

【００３３】この結果、キャパシタ１５の電極１５Ｂに
は電源電圧ＶＣＣが印加され、キャパシタ１５の電極１
５Ａの電圧は、カップリング効果により、ＶＣＣ＋αに
叩き上げられ、その後、キャパシタ１５の電極１５Ａの
電圧がキャパシタ１５の電極１５Ｂの電圧と同一電圧で
あるＶＣＣとなるまで、キャパシタ１５に充電されてい
た電荷の一部が電荷を必要とする回路に供給される。

【００３４】その後、切り換えスイッチ回路Ｓ２のノー
ドＢ０はノードＢ２に接続されると共に、切り換えスイ
ッチ回路Ｓ３のノードＣ０はノードＣ２に接続される。

【００３５】そして、時刻Ｔ５になると、切り換えスイ
ッチ回路Ｓ１のノードＡ０はノードＡ４に接続され、キ
ャパシタ１５に残存している電荷は接地線に放電され、
キャパシタ１５の電極１５Ａ、１５Ｂの電圧は共に０
［Ｖ］となる。

【００３６】以下、同様にして、電荷放出回路１０から
放出される電荷をキャパシタ１５に充電する工程と、キ
ャパシタ１５に対するポンピング動作によりキャパシタ
１５に充電されている電荷の一部を、電荷を必要とする
回路に供給する工程と、キャパシタ１５に残存している
電荷を接地線に放電する工程とが順に繰り返される。

【００３７】このように、本発明の第１実施形態の電荷
リサイクル回路１２によれば、電荷放出回路１０から放
出される電荷の一部を、電荷を必要とする回路に供給し
て、電荷のリサイクルを行うことができる。

【００３８】しかも、キャパシタ１５に対する電荷充電
工程と、電荷を必要とする回路に対する電荷供給工程
と、キャパシタ１５に残存している電荷の放電工程とを
繰り返すごとに、キャパシタ１５の充放電極性を反転さ
せるとしているので、電荷リサイクルの効率化を図るこ
とができ、より多くの電荷をリサイクルすることができ
る。

【００３９】また、キャパシタ１５の容量値が小さい場
合であっても、電荷を必要とする回路に対する電荷充電
工程と、電荷を必要とする回路に対する電荷供給工程
と、キャパシタ１５に残存している電荷の放電工程との
繰り返し周波数を高くすることにより、電荷リサイクル
の効率化を図ることができ、この点からしても、より多
くの電荷をリサイクルすることができる。

【００４０】したがって、本発明の第１実施形態の電荷
リサイクル回路１２によれば、本発明の第１実施形態の
電荷リサイクル回路１２を搭載する半導体装置の消費電
力の低減化を図ることができる。

【００４１】第２の実施形態・・図３〜図１２図３は本発明の第２実施形態を備えてなるＤＲＡＭの要
部を示す回路図であり、図３中、ＷＬはワード線、Ｂ
Ｌ、／ＢＬはビット線、２０はメモリセルであり、２１
は記憶媒体をなすキャパシタ、２２は電荷入出力制御用
のｎＭＯＳトランジスタである。

【００４２】また、２３はデータ読み出し時、ビット線
ＢＬ、／ＢＬ間の電圧差を増幅するセンスアンプであ
り、２４は電源電圧ＶＣＣを供給する電源線、２５はリ
サイクルされる電荷が放出される電源線である。

【００４３】また、２６、２７、２８、２９はフリップ
フロップ回路を構成するトランジスタであり、２６、２
７はプルアップ素子として機能するｐＭＯＳトランジス
タ、２８、２９はプルダウン素子として機能するｐＭＯ
Ｓトランジスタである。

【００４４】また、３０はセンスアンプ活性化信号／φ
７によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジス
タ、３１はセンスアンプ活性化信号φ７によりＯＮ、Ｏ
ＦＦが制御されるｎＭＯＳトランジスタである。

【００４５】また、３２は本発明の第２実施形態の電荷
リサイクル回路であり、３３はセンスアンプ２３から電
源線２５に放出された電荷を一時的に蓄積させるための
キャパシタ、３３Ａ、３３Ｂはキャパシタ３３の電極で
ある。

【００４６】また、３４は電荷リサイクル制御信号φ１
によりＯＮ、ＯＦＦが制御される接続スイッチ手段をな
すｐＭＯＳトランジスタであり、ソースを電源線２５に
接続され、ドレインをキャパシタ３３の電極３３Ａに接
続されている。

【００４７】また、３５は電荷リサイクル制御信号φ２
によりＯＮ、ＯＦＦが制御される接続スイッチ手段をな
すｐＭＯＳトランジスタであり、ソースを電源電圧ＶＣ
Ｃを供給する電源線３６に接続され、ドレインをキャパ
シタ３３の電極３３Ａに接続されている。

【００４８】また、３７は電荷リサイクル制御信号φ３
によりＯＮ、ＯＦＦが制御される接続スイッチ手段をな
すｎＭＯＳトランジスタであり、ドレインをキャパシタ
３３の電極３３Ａに接続され、ソースを接地線に接続さ
れている。

【００４９】また、３８は電荷リサイクル制御信号φ４
によりＯＮ、ＯＦＦが制御される接続スイッチ手段をな
すｐＭＯＳトランジスタであり、ソースを電源線２５に
接続され、ドレインをキャパシタ３３の電極３３Ｂに接
続されている。

【００５０】また、３９は電荷リサイクル制御信号φ５
によりＯＮ、ＯＦＦが制御される接続スイッチ手段をな
すｐＭＯＳトランジスタであり、ソースを電源線３６に
接続され、ドレインをキャパシタ３３の電極３３Ｂに接
続されている。

【００５１】また、４０は電荷リサイクル制御信号φ６
によりＯＮ、ＯＦＦが制御される接続スイッチ手段をな
すｎＭＯＳトランジスタであり、ドレインをキャパシタ
３３の電極３３Ｂに接続され、ソースを接地線に接続さ
れている。

【００５２】また、４１はｎＭＯＳトランジスタであ
り、ゲートをドレインに接続され、ドレインをキャパシ
タ３３の電極３３Ａに接続され、ソースを電源線２４に
接続され、キャパシタ３３の電極３３Ａと電源線２４と
の間に順方向に接続された一方向性素子であるダイオー
ドとして機能するようにされている。

【００５３】また、４２はｎＭＯＳトランジスタであ
り、ゲートをドレインに接続され、ドレインをキャパシ
タ３３の電極３３Ｂに接続され、ソースを電源線２４に
接続され、キャパシタ３３の電極３３Ｂと電源線２４と
の間に順方向に接続された一方向性素子であるダイオー
ドとして機能するようにされている。

【００５４】また、４３は電荷リサイクル制御信号φ
１、φ２、φ３、φ４、φ５、φ６を生成する接続スイ
ッチ制御手段をなす電荷リサイクル制御信号生成回路で
ある。

【００５５】この例では、ｐＭＯＳトランジスタ３４、
３５、３８、３９と、ｎＭＯＳトランジスタ３７、４
０、４１、４２と、電荷リサイクル制御信号生成回路４
３とでキャパシタ駆動回路が構成されている。

【００５６】図４は電荷リサイクル制御信号生成回路４
３の構成を示す回路図であり、図４中、５０は基本信号
φ０を生成するリング・オシレータであり、５１〜５９
はリング接続されたインバータである。

【００５７】また、６０は基本信号φ０から電荷リサイ
クル制御信号φ１を生成するφ１生成回路部であり、６
１は基本信号φ０を遅延する、遅延時間を１１×時間Ｔ
とする１１Ｔ遅延回路、６２は１１Ｔ遅延回路６１の出
力を反転するインバータである。

【００５８】なお、時間Ｔの長さは、図５に図示してお
り、基本信号φ１の１周期の１２分の１である。

【００５９】また、６３は基本信号φ０とインバータ６
２の出力とをＮＡＮＤ処理するＮＡＮＤ回路、６４はＮ
ＡＮＤ回路６３の出力を反転して電荷リサイクル制御信
号φ１を出力するインバータである。

【００６０】また、６５は基本信号φ０から電荷リサイ
クル制御信号φ２を生成するφ２生成回路部であり、６
６は基本信号φ０を遅延する、遅延時間を３×時間Ｔと
する３Ｔ遅延回路、６７は基本信号φ０を遅延する、遅
延時間を９×時間Ｔとする９Ｔ遅延回路、６８は９Ｔ遅
延回路の出力を反転するインバータである。

【００６１】また、６９は３Ｔ遅延回路６６の出力とイ
ンバータ６８の出力とをＮＡＮＤ処理するＮＡＮＤ回
路、７０はＮＡＮＤ回路６９の出力を反転して電荷リサ
イクル制御信号φ２を出力するインバータである。

【００６２】また、７１は基本信号φ０から電荷リサイ
クル制御信号φ３を生成するφ３生成回路部であり、７
２は基本信号φ０を遅延する、遅延時間を４×時間Ｔと
する４Ｔ遅延回路、７３は基本信号φ０を遅延する、遅
延時間を７×時間Ｔとする７Ｔ遅延回路、７４は７Ｔ遅
延回路７３の出力を反転するインバータである。

【００６３】また、７５は４Ｔ遅延回路７２の出力とイ
ンバータ７４の出力とをＮＡＮＤ処理するＮＡＮＤ回
路、７６はＮＡＮＤ回路７５の出力を反転して電荷リサ
イクル制御信号φ３を出力するインバータである。

【００６４】また、７７は基本信号φ０から電荷リサイ
クル制御信号φ４を生成するφ４生成回路部であり、７
８は基本信号φ０を遅延する、遅延時間を５×時間Ｔと
する５Ｔ遅延回路、７９は基本信号φ０を遅延する、遅
延時間を６×時間Ｔとする６Ｔ遅延回路、８０は６Ｔ遅
延回路７９の出力を反転するインバータである。

【００６５】また、８１は５Ｔ遅延回路７８の出力とイ
ンバータ８０の出力とをＮＡＮＤ処理するＮＡＮＤ回
路、８２はＮＡＮＤ回路８１の出力を反転して電荷リサ
イクル制御信号φ４を出力するインバータである。

【００６６】また、８３は基本信号φ０から電荷リサイ
クル制御信号φ５を生成するφ５生成回路部であり、８
４は基本信号φ０を遅延する、遅延時間を２×時間Ｔと
する２Ｔ遅延回路、８５は基本信号φ０を遅延する、遅
延時間を３×時間Ｔとする３Ｔ遅延回路、８６は３Ｔ遅
延回路８５の出力を反転するインバータである。

【００６７】また、８７は２Ｔ遅延回路８４の出力とイ
ンバータ８６の出力とをＮＡＮＤ処理するＮＡＮＤ回
路、８８はＮＡＮＤ回路８７の出力を反転して電荷リサ
イクル制御信号φ５を出力するインバータである。

【００６８】また、８９は基本信号φ０から電荷リサイ
クル制御信号φ６を生成するφ６生成回路部であり、９
０は基本信号φ０を遅延する、遅延時間を１×時間Ｔと
する１Ｔ遅延回路、９１は基本信号φ０を遅延する、遅
延時間を１０×時間Ｔとする１０Ｔ遅延回路、９２は１
０Ｔ遅延回路９１の出力を反転するインバーである。

【００６９】また、９３は１Ｔ遅延回路９０の出力とイ
ンバータ９２の出力とをＮＡＮＤ処理するＮＡＮＤ回
路、９４はＮＡＮＤ回路９３の出力を反転して電荷リサ
イクル制御信号φ６を出力するインバータである。

【００７０】図５は電荷リサイクル制御信号生成回路４
３の動作を示すタイミングチャートであり、リング・オ
シレータ５０から出力される基本信号φ０及び各電荷リ
サイクル制御信号生成回路部６０、６５、７１、７７、
８３、８９から出力される電荷リサイクル制御信号φ
１、φ２、φ３、φ４、φ５、φ６を示している。

【００７１】図６は電荷リサイクル回路３２の動作を示
すタイミングチャートであり、図６Ａはセンスアンプ活
性化信号φ７、／φ７、図６Ｂは電荷リサイクル制御信
号φ１〜φ６、図６Ｃはキャパシタ３３の電極３３Ａの
電圧ＶＡ、図６Ｄはキャパシタ３３の電極３３Ｂの電圧
ＶＢを示している。

【００７２】即ち、例えば、時刻Ｔ１で、センスアンプ
活性化信号φ７＝Ｈレベル、／φ７＝Ｌレベルとなり、
センスアンプ２３が活性化されると、電荷リサイクル制
御信号φ１＝Ｌレベル、φ２＝Ｈレベル、φ３＝Ｌレベ
ル、φ４＝Ｈレベル、φ５＝Ｈレベル、φ６＝Ｈレベル
となる。

【００７３】この結果、図７に示すように、ｐＭＯＳト
ランジスタ３４＝ＯＮ、ｐＭＯＳトランジスタ３５＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ３７＝ＯＦＦ、ｐＭＯＳト
ランジスタ３８＝ＯＦＦ、ｐＭＯＳトランジスタ３９＝
ＯＦＦ、ｎＭＯＳトランジスタ４０＝ＯＮとなる。

【００７４】したがって、センスアンプ２３から電源線
２５に放出される電荷は、ｎＭＯＳトランジスタ３４を
介してキャパシタ３３に供給され、センスアンプ２３か
ら電源線２５に放出される電荷のキャパシタ３３に対す
る充電が行われ、キャパシタ３３の電極３３Ａの電圧Ｖ
Ａはα（但し、０＜α＜ＶＣＣ）となる。

【００７５】その後、電荷リサイクル制御信号φ１＝Ｈ
レベル、ｐＭＯＳトランジスタ３４＝ＯＦＦ、電荷リサ
イクル制御信号φ６＝Ｌレベル、ｎＭＯＳトランジスタ
４０＝ＯＦＦとなる。

【００７６】そして、時刻Ｔ２になると、電荷リサイク
ル制御信号φ５＝Ｌレベルとなり、図８に示すように、
ｐＭＯＳトランジスタ３９＝ＯＮとなり、キャパシタ３
３の電極３３Ｂに電源電圧ＶＣＣが印加され、キャパシ
タ３３の電極３３Ａの電圧ＶＡは叩き上げられ、ＶＣＣ
＋αとなる。

【００７７】この結果、キャパシタ３３の電極３３Ａの
電圧ＶＡがＶＣＣ＋α−Ｖth-n（ｎＭＯＳトランジスタ
のスレッショルド電圧）となるまで、キャパシタ３３に
蓄積されている電荷の一部がｎＭＯＳトランジスタ４１
を介して電源線２４に供給され、その後、電荷リサイク
ル制御信号φ５＝Ｈレベル、ｐＭＯＳトランジスタ３９
＝ＯＦＦとなる。

【００７８】そして、時刻Ｔ３になると、電荷リサイク
ル制御信号φ３＝Ｈレベルとなり、図９に示すように、
ｎＭＯＳトランジスタ３７＝ＯＮとなり、キャパシタ３
３に残存している電荷は、ｎＭＯＳトランジスタ３７を
介して接地線に放電され、キャパシタ３３の電極３３
Ａ、３３Ｂの電圧は０［Ｖ］となる。

【００７９】その後、時刻Ｔ４になると、電荷リサイク
ル制御信号φ４＝Ｌレベルとなり、図１０に示すよう
に、ｐＭＯＳトランジスタ３８＝ＯＮとなり、センスア
ンプ２３から電源線２５に放出される電荷は、ｐＭＯＳ
トランジスタ３８を介してキャパシタ３３に蓄積され、
キャパシタ３３の電極３３Ｂの電圧はαとなる。

【００８０】その後、電荷リサイクル制御信号φ４＝Ｈ
レベル、ｐＭＯＳトランジスタ３８＝ＯＦＦ、電荷リサ
イクル制御信号φ３＝Ｌレベル、ｎＭＯＳトランジスタ
３７＝ＯＦＦとなる。

【００８１】そして、時刻Ｔ５になると、電荷リサイク
ル制御信号φ２＝Ｌレベルとなり、図１１に示すよう
に、ｐＭＯＳトランジスタ３５＝ＯＮとなり、キャパシ
タ３３の電極３３Ａに電源電圧ＶＣＣが印加され、キャ
パシタ３３の電極３３Ｂの電圧ＶＢは叩き上げられ、Ｖ
ＣＣ＋αとなる。

【００８２】この結果、キャパシタ３３の電極３３Ｂの
電圧ＶＢがＶＣＣ＋α−Ｖth-nとなるまで、キャパシタ
３３に蓄積されている電荷の一部がｎＭＯＳトランジス
タ４２を介して電源線２４に供給され、その後、電荷リ
サイクル制御信号φ２＝Ｈレベル、ｐＭＯＳトランジス
タ３５＝ＯＦＦとなる。

【００８３】そして、時刻Ｔ６になると、電荷リサイク
ル制御信号φ６＝Ｈレベルとなり、図１２に示すよう
に、ｎＭＯＳトランジスタ４０＝ＯＮとなり、キャパシ
タ３３に残存している電荷は、ｎＭＯＳトランジスタ４
０を介して接地線に放電され、キャパシタ３３の電極３
３Ａ、３３Ｂの電圧は０［Ｖ］となる。

【００８４】以下、同様にして、センスアンプ２３から
電源線２５に放出される電荷をキャパシタ３３に充電す
る工程と、キャパシタ３３に対するポンピング動作によ
りキャパシタ３３に充電されている電荷の一部をセンス
アンプ２３に供給する工程と、キャパシタ３３に残存し
ている電荷を接地線に放電する工程とが順に繰り返され
る。

【００８５】このように、本発明の第２実施形態の電荷
リサイクル回路３２によれば、センスアンプ２３から電
源線２５に放出される電荷の一部をセンスアンプ２３に
供給してリサイクルすることができる。

【００８６】しかも、キャパシタ３３に対する電荷充電
工程と、センスアンプ２３に対する電荷供給工程と、キ
ャパシタ３３に残存している電荷放電工程とを繰り返す
ごとに、キャパシタ３３の充放電極性を反転させるとし
ているので、電荷リサイクルの効率化を図ることがで
き、より多くの電荷をリサイクルすることができる。

【００８７】また、キャパシタ３３の容量値が小さい場
合であっても、キャパシタ３３に対する電荷充電工程
と、センスアンプ２３に対する電荷供給工程と、キャパ
シタ３３に残存している電荷の放電工程との繰り返し周
波数を高くすることにより、電荷リサイクルの効率化を
図ることができ、より多くの電荷をリサイクルすること
ができる。

【００８８】したがって、本発明の第２実施形態の電荷
リサイクル回路３２によれば、本発明の第２実施形態の
電荷リサイクル回路３２を搭載するＤＲＡＭの消費電力
の低減化を図ることができる。

【００８９】

【発明の効果】本発明中、第１の発明（請求項１記載の
電荷リサイクル回路）によれば、キャパシタに対する電
荷充電工程と、電荷を必要とする回路に対する電荷供給
工程と、キャパシタに残存している電荷放電工程とを繰
り返すごとに、前記キャパシタの充放電極性を反転させ
るとしたことにより、電荷リサイクルの効率化を図るこ
とができ、より多くの電荷をリサイクルすることができ
るので、本発明を備える半導体装置の消費電力の低減化
を図ることができる。

【００９０】また、キャパシタの容量値が小さい場合で
あっても、キャパシタに対する電荷充電工程と、電荷を
必要とする回路に対する電荷供給工程と、キャパシタに
残存している電荷の放電工程との繰り返し周波数を高く
することにより、電荷リサイクルの効率化を図ることが
でき、より多くの電荷をリサイクルすることができるの
で、この点からしても、本発明を備える半導体装置の消
費電力の低減化を図ることができる。

【００９１】本発明中、第２又は第３の発明（請求項２
又は３記載の電荷リサイクル回路）によれば、第１の発
明と同様の効果を得ることができると共に、キャパシタ
駆動回路を簡単な回路構成とすることができ、更に、電
荷充電工程と、電荷供給工程と、電荷放電工程とを簡単
なシーケンスで行うことができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態を示す回路図である。

【図２】本発明の第１実施形態の動作を示すタイミング
チャートである。

【図３】本発明の第２実施形態を備えてなるＤＲＡＭの
要部を示す回路図である。

【図４】本発明の第２実施形態が備える電荷リサイクル
制御信号生成回路の構成を示す回路図である。

【図５】本発明の第２実施形態が備える電荷リサイクル
制御信号生成回路の動作を示すタイミングチャートであ
る。

【図６】本発明の第２実施形態の動作を示すタイミング
チャートである。

【図７】本発明の第２実施形態の動作を説明するための
回路図である。

【図８】本発明の第２実施形態の動作を説明するための
回路図である。

【図９】本発明の第２実施形態の動作を説明するための
回路図である。

【図１０】本発明の第２実施形態の動作を説明するため
の回路図である。

【図１１】本発明の第２実施形態の動作を説明するため
の回路図である。

【図１２】本発明の第２実施形態の動作を説明するため
の回路図である。

【符号の説明】

（図１）１５キャパシタＳ１、Ｓ２、Ｓ３切り換えスイッチ回路（図３）２０メモリセル３３キャパシタ

Claims

【特許請求の範囲】

【請求項１】キャパシタと、電荷を放出する回路から放出される電荷を前記キャパシ
タに充電する電荷充電工程と、前記キャパシタに対する
ポンピング動作により前記キャパシタに充電されている
電荷の一部を、電荷を必要とする回路に供給する電荷供
給工程と、前記キャパシタに残存している電荷を接地に
放電する電荷放電工程とを順に繰り返して行い、かつ、
前記電荷充電工程と、前記電荷供給工程と、前記電荷放
電工程とを繰り返すごとに前記キャパシタの充放電極性
を反転させるキャパシタ駆動回路とを備えて構成されて
いることを特徴とする電荷リサイクル回路。
【請求項２】前記キャパシタ駆動回路は、一端を前記電荷を放出する回路の電荷放出端に接続し、
他端を前記キャパシタの第１の電極に接続した第１の接
続スイッチ手段と、一端を電源線に接続し、他端を前記キャパシタの第１の
電極に接続した第２の接続スイッチ手段と、一端を前記キャパシタの第１の電極に接続し、他端を接
地線に接続した第３の接続スイッチ手段と、一端を前記電荷を放出する回路の電荷放出端に接続し、
他端を前記キャパシタの第２の電極に接続した第４の接
続スイッチ手段と、一端を前記電源線に接続し、他端を前記キャパシタの第
２の電極に接続した第５の接続スイッチ手段と、一端を前記キャパシタの第２の電極に接続し、他端を接
地線に接続した第６の接続スイッチ手段と、電荷入力端を前記キャパシタの第１の電極に接続し、電
荷出力端を前記電荷を必要とする回路に接続した第１の
一方向性素子と、電荷入力端を前記キャパシタの第２の電極に接続し、電
荷出力端を前記電荷を必要とする回路に接続した第２の
一方向性素子と、前記第１、第２、第３、第４、第５、第６の接続スイッ
チ手段のオン、オフを制御する接続スイッチ制御手段と
を備えていることを特徴とする請求項１記載の電荷リサ
イクル回路。
【請求項３】前記接続スイッチ制御手段は、前記第６の接続スイッチ手段をオン状態とした後、前記
第１の接続スイッチ手段をオン状態とし、その後、前記
第１、第６の接続スイッチ手段をオフ状態とする工程
と、前記第５の接続スイッチ手段をオン状態とした後、前記
第５の接続スイッチ手段をオフ状態とする工程と、前記第３の接続スイッチ手段をオン状態とした後、前記
第４の接続スイッチ手段をオン状態とし、その後、前記
第３、第４の接続スイッチ手段をオフ状態とする工程
と、前記第２の接続スイッチ手段をオン状態とした後、前記
第２の接続スイッチ手段をオフ状態とする工程とを順に
繰り返して行う工程を含めて前記第１、第２、第３、第
４、第５、第６の接続スイッチ手段を制御するように構
成されていることを特徴とする請求項２記載の電荷リサ
イクル回路。