JP3162591B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- G—PHYSICS
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-
- G—PHYSICS
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Description
【０００１】
【産業上の利用分野】この発明は、例えばダイナミック
・ランダム・アクセス・メモリ（以下、ＤＲＡＭと称
す）に適用され、特に、内部に外部電源電圧より高い昇
圧電圧を発生する昇圧回路を有する半導体集積回路に関
する。
・ランダム・アクセス・メモリ（以下、ＤＲＡＭと称
す）に適用され、特に、内部に外部電源電圧より高い昇
圧電圧を発生する昇圧回路を有する半導体集積回路に関
する。
【０００２】
【従来の技術】現在、ＤＲＡＭは集積回路内部で複数の
異なるレベルの電圧を必要としている。このため、集積
回路の内部に複数の電圧発生回路を設け、これら電圧発
生回路によって所要の電圧を発生させる方法が取られて
いる。これら電圧発生回路としては、基板電位やウェル
電位を発生する基板電圧発生回路、メモリの内部電源を
発生する内部電源電圧発生回路、内部基準電位として用
いる基準電圧発生回路などがある。このように複数の電
圧発生回路を設けることにより、集積回路の外部から印
加される外部電源電圧を単一とすることができる。
異なるレベルの電圧を必要としている。このため、集積
回路の内部に複数の電圧発生回路を設け、これら電圧発
生回路によって所要の電圧を発生させる方法が取られて
いる。これら電圧発生回路としては、基板電位やウェル
電位を発生する基板電圧発生回路、メモリの内部電源を
発生する内部電源電圧発生回路、内部基準電位として用
いる基準電圧発生回路などがある。このように複数の電
圧発生回路を設けることにより、集積回路の外部から印
加される外部電源電圧を単一とすることができる。
【０００３】一方、前記電圧発生回路はその機能によっ
て昇圧回路と降圧回路とに区分される。電圧発生回路
は、外部電源電圧に対する集積回路の動作マージンの向
上や信頼性を確保するために用いられる。特に、近年、
外部電源電圧は低電圧化される傾向にあり、電圧発生回
路として昇圧回路を搭載したＤＲＡＭが種々提案されて
いる。この種のＤＲＡＭとしては、例えばY.Nakagome e
t al., 1990 Symposiumon VLSI Circuit. pp17-18に開
示されている。昇圧回路を搭載したＤＲＡＭにおいて、
この昇圧回路から出力される電圧は、例えばワード線を
駆動するワード線駆動回路、ビット線対を所定電位に充
電するためのイコライズ回路、シェアードセンスアンプ
方式ではセンスアンプとビット線対とを接続する接続回
路等に供給される。
て昇圧回路と降圧回路とに区分される。電圧発生回路
は、外部電源電圧に対する集積回路の動作マージンの向
上や信頼性を確保するために用いられる。特に、近年、
外部電源電圧は低電圧化される傾向にあり、電圧発生回
路として昇圧回路を搭載したＤＲＡＭが種々提案されて
いる。この種のＤＲＡＭとしては、例えばY.Nakagome e
t al., 1990 Symposiumon VLSI Circuit. pp17-18に開
示されている。昇圧回路を搭載したＤＲＡＭにおいて、
この昇圧回路から出力される電圧は、例えばワード線を
駆動するワード線駆動回路、ビット線対を所定電位に充
電するためのイコライズ回路、シェアードセンスアンプ
方式ではセンスアンプとビット線対とを接続する接続回
路等に供給される。
【０００４】
【発明が解決しようとする課題】ところで、一般に、昇
圧回路の動作効率はあまり高くない。このため、メモリ
の容量が増大し、昇圧回路の負荷となる前記ワード線駆
動回路、イコライズ回路、接続回路等の容量が大きくな
った場合、これら負荷に昇圧電圧を供給する際、昇圧回
路の負担が大きくなる。
圧回路の動作効率はあまり高くない。このため、メモリ
の容量が増大し、昇圧回路の負荷となる前記ワード線駆
動回路、イコライズ回路、接続回路等の容量が大きくな
った場合、これら負荷に昇圧電圧を供給する際、昇圧回
路の負担が大きくなる。
【０００５】そこで、昇圧回路の電流供給能力を大きく
することが考えられる。しかし、この場合、チップサイ
ズの増大や消費電流の増大を招くため得策ではない。一
方、昇圧回路の使用を断念することも考えられる。しか
し、外部電源電圧が低電圧化された場合、アクセスタイ
ムが遅くなったり、センスマージンが低下し、集積回路
の信頼性を確保することが困難となる虞を有している。
することが考えられる。しかし、この場合、チップサイ
ズの増大や消費電流の増大を招くため得策ではない。一
方、昇圧回路の使用を断念することも考えられる。しか
し、外部電源電圧が低電圧化された場合、アクセスタイ
ムが遅くなったり、センスマージンが低下し、集積回路
の信頼性を確保することが困難となる虞を有している。
【０００６】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、チップサ
イズや消費電流の増大を抑制して所要の昇圧電圧を得る
ことができ、外部電源電圧が低電圧化された場合におい
ても信頼性を確保することが可能な半導体集積回路を提
供しようとするものである。
されたものであり、その目的とするところは、チップサ
イズや消費電流の増大を抑制して所要の昇圧電圧を得る
ことができ、外部電源電圧が低電圧化された場合におい
ても信頼性を確保することが可能な半導体集積回路を提
供しようとするものである。
【０００７】
【課題を解決するための手段】この発明は課題を解決す
るため、ビット線対と、前記ビット線対に接続され、前
記ビット線対の電位差を増幅するセンスアンプ手段と、
前記ビット線対にそれぞれ接続されたメモリセルと、前
記メモリセルに接続されメモリセルを選択するワード線
と、前記ビット線対に接続され、第１の昇圧電圧に応じ
てビット線対を同電位に設定するビット線電位設定手段
と、前記ビット線対と前記センスアンプ手段との間に設
けられ、第２の昇圧電圧に基づいてこのビット線対とセ
ンスアンプ手段とを電気的に接続もしくは切断する第１
のスイッチング手段と、外部電源電圧より高い一定の昇
圧電圧を常時発生する昇圧回路と、前記昇圧回路の出力
電圧、及び外部電源電圧が供給され、出力ノードが前記
ビット線電位設定手段に接続され、入力信号に応じて前
記出力ノードに前記第１の昇圧電圧を出力する第１の電
圧制御回路と、前記昇圧回路の出力電圧、及び外部電源
電圧が供給され、出力ノードが前記第１のスイッチング
手段に接続され、入力信号に応じて前記出力ノードに前
記第２の昇圧電圧を出力する第２の電圧制御回路とを有
し、前記第１、第２の電圧制御回路はそれぞれ、電流通
路の一端が外部電源電圧に接続され、電流通路の他端が
出力ノードに接続され、前記出力ノードの電圧を昇圧電
圧に上昇する場合、第１の信号によって電流通路が導通
状態とされ、前記出力ノードの電圧を外部電源電圧と同
等の電圧に上昇させる第２のスイッチング手段と、電流
通路の一端が前記昇圧回路の出力端に接続され、電流通
路の他端が前記出力ノードに接続され、前記出力ノード
の電圧を昇圧電圧に上昇する場合、前記第２のスイッチ
ング手段が遮断状態とされた後、もしくは遮断状態と同
時に、第２の信号によって前記電流通路を導通状態と
し、前記出力ノードの電圧を昇圧電圧と同等の電圧に上
昇させる第３のスイッチング手段と、電流通路の一端が
前記出力ノードに接続され、電流通路の他端が接地さ
れ、前記出力ノードの電圧を接地電位とする場合、第３
の信号によって前記電流通路を導通状態とし、前記出力
ノードの電圧を接地電位とする第４のスイッチング手段
とを具備している。
るため、ビット線対と、前記ビット線対に接続され、前
記ビット線対の電位差を増幅するセンスアンプ手段と、
前記ビット線対にそれぞれ接続されたメモリセルと、前
記メモリセルに接続されメモリセルを選択するワード線
と、前記ビット線対に接続され、第１の昇圧電圧に応じ
てビット線対を同電位に設定するビット線電位設定手段
と、前記ビット線対と前記センスアンプ手段との間に設
けられ、第２の昇圧電圧に基づいてこのビット線対とセ
ンスアンプ手段とを電気的に接続もしくは切断する第１
のスイッチング手段と、外部電源電圧より高い一定の昇
圧電圧を常時発生する昇圧回路と、前記昇圧回路の出力
電圧、及び外部電源電圧が供給され、出力ノードが前記
ビット線電位設定手段に接続され、入力信号に応じて前
記出力ノードに前記第１の昇圧電圧を出力する第１の電
圧制御回路と、前記昇圧回路の出力電圧、及び外部電源
電圧が供給され、出力ノードが前記第１のスイッチング
手段に接続され、入力信号に応じて前記出力ノードに前
記第２の昇圧電圧を出力する第２の電圧制御回路とを有
し、前記第１、第２の電圧制御回路はそれぞれ、電流通
路の一端が外部電源電圧に接続され、電流通路の他端が
出力ノードに接続され、前記出力ノードの電圧を昇圧電
圧に上昇する場合、第１の信号によって電流通路が導通
状態とされ、前記出力ノードの電圧を外部電源電圧と同
等の電圧に上昇させる第２のスイッチング手段と、電流
通路の一端が前記昇圧回路の出力端に接続され、電流通
路の他端が前記出力ノードに接続され、前記出力ノード
の電圧を昇圧電圧に上昇する場合、前記第２のスイッチ
ング手段が遮断状態とされた後、もしくは遮断状態と同
時に、第２の信号によって前記電流通路を導通状態と
し、前記出力ノードの電圧を昇圧電圧と同等の電圧に上
昇させる第３のスイッチング手段と、電流通路の一端が
前記出力ノードに接続され、電流通路の他端が接地さ
れ、前記出力ノードの電圧を接地電位とする場合、第３
の信号によって前記電流通路を導通状態とし、前記出力
ノードの電圧を接地電位とする第４のスイッチング手段
とを具備している。
【０００８】また、この発明は、ビット線対と、前記ビ
ット線対に接続され、前記ビット線対の電位差を増幅す
るセンスアンプ手段と、前記ビット線対にそれぞれ接続
されたメモリセルと、前記メモリセルに接続されメモリ
セルを選択するワード線と、第１の昇圧電圧に応じて前
記ワード線を駆動するワード線駆動手段と、前記ビット
線対と前記センスアンプ手段との間に設けられ、第２の
昇圧電圧に基づいてこのビット線対とセンスアンプ手段
とを電気的に接続もしくは切断する第１のスイッチング
手段と、外部電源電圧より高い一定の昇圧電圧を常時発
生する昇圧回路と、前記昇圧回路の出力電圧、及び外部
電源電圧が供給され、出力ノードが前記ワード線駆動手
段に接続され、入力信号に応じて前記出力ノードに前記
第１の昇圧電圧を出力する第１の電圧制御回路と、前記
昇圧回路の出力電圧、及び外部電源電圧が供給され、出
力ノードが前記第１のスイッチング手段に接続され、入
力信号に応じて前記出力ノードに前記第２の昇圧電圧を
出力する第２の電圧制御回路とを有し、前記第１、第２
の電圧制御回路はそれぞれ、電流通路の一端が外部電源
電圧に接続され、電流通路の他端が出力ノードに接続さ
れ、前記出力ノードの電圧を昇圧電圧に上昇する場合、
第１の信号によって電流通路が導通状態とされ、前記出
力ノードの電圧を外部電源電圧と同等の電圧に上昇させ
る第２のスイッチング手段と、電流通路の一端が前記昇
圧回路の出力端に接続され、電流通路の他端が前記出力
ノードに接続され、前記出力ノードの電圧を昇圧電圧に
上昇する場合、前記第２のスイッチング手段が遮断状態
とされた後、もしくは遮断状態と同時に、第２の信号に
よって前記電流通路を導通状態とし、前記出力ノードの
電圧を昇圧電圧と同等の電圧に上昇させる第３のスイッ
チング手段と、電流通路の一端が前記出力ノードに接続
され、電流通路の他端が接地され、前記出力ノードの電
圧を接地電位とする場合、第３の信号によって前記電流
通路を導通状態とし、前記出力ノードの電圧を接地電位
とする第４のスイッチング手段とを具備している。
ット線対に接続され、前記ビット線対の電位差を増幅す
るセンスアンプ手段と、前記ビット線対にそれぞれ接続
されたメモリセルと、前記メモリセルに接続されメモリ
セルを選択するワード線と、第１の昇圧電圧に応じて前
記ワード線を駆動するワード線駆動手段と、前記ビット
線対と前記センスアンプ手段との間に設けられ、第２の
昇圧電圧に基づいてこのビット線対とセンスアンプ手段
とを電気的に接続もしくは切断する第１のスイッチング
手段と、外部電源電圧より高い一定の昇圧電圧を常時発
生する昇圧回路と、前記昇圧回路の出力電圧、及び外部
電源電圧が供給され、出力ノードが前記ワード線駆動手
段に接続され、入力信号に応じて前記出力ノードに前記
第１の昇圧電圧を出力する第１の電圧制御回路と、前記
昇圧回路の出力電圧、及び外部電源電圧が供給され、出
力ノードが前記第１のスイッチング手段に接続され、入
力信号に応じて前記出力ノードに前記第２の昇圧電圧を
出力する第２の電圧制御回路とを有し、前記第１、第２
の電圧制御回路はそれぞれ、電流通路の一端が外部電源
電圧に接続され、電流通路の他端が出力ノードに接続さ
れ、前記出力ノードの電圧を昇圧電圧に上昇する場合、
第１の信号によって電流通路が導通状態とされ、前記出
力ノードの電圧を外部電源電圧と同等の電圧に上昇させ
る第２のスイッチング手段と、電流通路の一端が前記昇
圧回路の出力端に接続され、電流通路の他端が前記出力
ノードに接続され、前記出力ノードの電圧を昇圧電圧に
上昇する場合、前記第２のスイッチング手段が遮断状態
とされた後、もしくは遮断状態と同時に、第２の信号に
よって前記電流通路を導通状態とし、前記出力ノードの
電圧を昇圧電圧と同等の電圧に上昇させる第３のスイッ
チング手段と、電流通路の一端が前記出力ノードに接続
され、電流通路の他端が接地され、前記出力ノードの電
圧を接地電位とする場合、第３の信号によって前記電流
通路を導通状態とし、前記出力ノードの電圧を接地電位
とする第４のスイッチング手段とを具備している。
【０００９】
【００１０】
【００１１】
【作用】すなわち、出力ノードの電圧を低レベルから昇
圧電圧に上昇しようとする場合、先ず、第１のスイッチ
ング手段によって出力ノードを外部電源電圧と同等の電
圧まで充電し、その後、第２のスイッチング手段によっ
て昇圧回路から出力される昇圧電圧を出力ノードに供給
し、出力ノードを昇圧電圧まで充電している。したがっ
て、昇圧回路は出力ノードを低レベルから昇圧電圧まで
直接充電する必要がなく、外部電源電圧から昇圧電圧ま
で充電すればよいため、出力ノードに大きな負荷が接続
されている場合においても、昇圧回路の消費電流の増大
を防止できる。また、上記のようにして生成された昇圧
電圧によって、ビット線対とセンスアンプとを接続する
第１のスイッチング手段や、ビット線対の電位を所定電
位に充電すると共に両ビット線を同電位に設定するビッ
ト線電位設定手段や、ワード線を駆動するワード線駆動
手段を制御することにより、昇圧回路の消費電流を軽減
できると共に、チップサイズの縮小、及び外部電源電圧
が低い場合における動作マージンの確保が可能となる。
圧電圧に上昇しようとする場合、先ず、第１のスイッチ
ング手段によって出力ノードを外部電源電圧と同等の電
圧まで充電し、その後、第２のスイッチング手段によっ
て昇圧回路から出力される昇圧電圧を出力ノードに供給
し、出力ノードを昇圧電圧まで充電している。したがっ
て、昇圧回路は出力ノードを低レベルから昇圧電圧まで
直接充電する必要がなく、外部電源電圧から昇圧電圧ま
で充電すればよいため、出力ノードに大きな負荷が接続
されている場合においても、昇圧回路の消費電流の増大
を防止できる。また、上記のようにして生成された昇圧
電圧によって、ビット線対とセンスアンプとを接続する
第１のスイッチング手段や、ビット線対の電位を所定電
位に充電すると共に両ビット線を同電位に設定するビッ
ト線電位設定手段や、ワード線を駆動するワード線駆動
手段を制御することにより、昇圧回路の消費電流を軽減
できると共に、チップサイズの縮小、及び外部電源電圧
が低い場合における動作マージンの確保が可能となる。
【００１２】
【実施例】以下、図面を参照してこの発明を実施例につ
いて説明する。図１は、第１の実施例を示すものであ
る。この実施例は昇圧回路と各種負荷との間に電圧制御
回路を設けたものである。すなわち、電圧制御回路１０
はＮチャネルＭＯＳＦＥＴからなるトランジスタＮＴ
１、ＮＴ２、ＰチャネルＭＯＳＦＥＴからなるトランジ
スタＰＴ１によって構成されている。前記トランジスタ
ＮＴ１のドレインには外部電源電圧Ｖccが供給され、ゲ
ートには信号φ１が供給されている。このトランジスタ
ＮＴ１のソースは出力ノード１１に接続されている。こ
の出力ノード１１には、後述するビット線のイコライズ
回路やワード線を駆動するためのワード線駆動回路等が
接続されている。
いて説明する。図１は、第１の実施例を示すものであ
る。この実施例は昇圧回路と各種負荷との間に電圧制御
回路を設けたものである。すなわち、電圧制御回路１０
はＮチャネルＭＯＳＦＥＴからなるトランジスタＮＴ
１、ＮＴ２、ＰチャネルＭＯＳＦＥＴからなるトランジ
スタＰＴ１によって構成されている。前記トランジスタ
ＮＴ１のドレインには外部電源電圧Ｖccが供給され、ゲ
ートには信号φ１が供給されている。このトランジスタ
ＮＴ１のソースは出力ノード１１に接続されている。こ
の出力ノード１１には、後述するビット線のイコライズ
回路やワード線を駆動するためのワード線駆動回路等が
接続されている。
【００１３】また、昇圧回路１２は外部電源電圧Ｖccを
昇圧し、昇圧電圧φＢＴを出力する。前記トランジスタ
ＰＴ１のソース及びバックゲート（基板）は昇圧回路１
２の出力端に接続され、このソース及びバックゲートに
は昇圧回路１２から出力される昇圧電圧φＢＴが供給さ
れる。このトランジスタＰＴ１のドレインは前記出力ノ
ード１１に接続され、ゲートには信号φ２が供給され
る。さらに、前記トランジスタＮＴ２のソースは接地さ
れ、ドレインは前記出力ノード１１に接続されている。
このトランジスタＮＴ２のゲートには信号φ３が供給さ
れている。
昇圧し、昇圧電圧φＢＴを出力する。前記トランジスタ
ＰＴ１のソース及びバックゲート（基板）は昇圧回路１
２の出力端に接続され、このソース及びバックゲートに
は昇圧回路１２から出力される昇圧電圧φＢＴが供給さ
れる。このトランジスタＰＴ１のドレインは前記出力ノ
ード１１に接続され、ゲートには信号φ２が供給され
る。さらに、前記トランジスタＮＴ２のソースは接地さ
れ、ドレインは前記出力ノード１１に接続されている。
このトランジスタＮＴ２のゲートには信号φ３が供給さ
れている。
【００１４】図２は、図１の動作を説明するタイミング
チャートであり、図１に示す出力ノード１１を昇圧電圧
に充電する場合の動作を示している。図２において、時
刻ｔ０からｔ１の間は、信号φ２、φ３は高レベルであ
り、信号φ１は低レベルである。このため、トランジス
タＮＴ２はオン状態であり、トランジスタＮＴ１、ＰＴ
１は共にオフ状態である。したがって、出力ノード１１
の出力電圧φＰ１は接地電位となる。
チャートであり、図１に示す出力ノード１１を昇圧電圧
に充電する場合の動作を示している。図２において、時
刻ｔ０からｔ１の間は、信号φ２、φ３は高レベルであ
り、信号φ１は低レベルである。このため、トランジス
タＮＴ２はオン状態であり、トランジスタＮＴ１、ＰＴ
１は共にオフ状態である。したがって、出力ノード１１
の出力電圧φＰ１は接地電位となる。
【００１５】時刻ｔ１において、信号φ３が高レベル
（Ｖcc）から低レベルに遷移すると、トランジスタＮＴ
２はオン状態からオフ状態となる。このため、出力電圧
φＰ１は信号φ１が低レベルから高レベル（昇圧電圧φ
ＢＴ）に遷移する時刻ｔ２までの間フローティング状態
となる。
（Ｖcc）から低レベルに遷移すると、トランジスタＮＴ
２はオン状態からオフ状態となる。このため、出力電圧
φＰ１は信号φ１が低レベルから高レベル（昇圧電圧φ
ＢＴ）に遷移する時刻ｔ２までの間フローティング状態
となる。
【００１６】時刻ｔ２において、信号φ１が低レベルか
ら高レベルに遷移すると、トランジスタＮＴ１はオフ状
態からオン状態に変わり、出力電圧φＰ１は外部電源電
圧Ｖccと同等の電位に上昇する。この時、トランジスタ
ＰＴ１はオフ状態のままである。
ら高レベルに遷移すると、トランジスタＮＴ１はオフ状
態からオン状態に変わり、出力電圧φＰ１は外部電源電
圧Ｖccと同等の電位に上昇する。この時、トランジスタ
ＰＴ１はオフ状態のままである。
【００１７】時刻ｔ３において、信号φ１が高レベルか
ら低レベルに遷移すると、トランジスタＮＴ１はオフ状
態となる。このトランジスタＮＴ１は信号φ２が高レベ
ルから低レベルに遷移する時刻ｔ４までの間フローティ
ング状態となる。
ら低レベルに遷移すると、トランジスタＮＴ１はオフ状
態となる。このトランジスタＮＴ１は信号φ２が高レベ
ルから低レベルに遷移する時刻ｔ４までの間フローティ
ング状態となる。
【００１８】時刻ｔ４において、信号φ２が高レベルか
ら低レベルに遷移すると、トランジスタＰＴ１はオン状
態となる。このため、出力ノード１１は昇圧回路１２か
ら出力される昇圧電圧φＢＴによって充電され、出力電
圧φＰ１は昇圧電圧φＢＴに上昇する。この時、トラン
ジスタＮＴ２は引き続きオフ状態である。
ら低レベルに遷移すると、トランジスタＰＴ１はオン状
態となる。このため、出力ノード１１は昇圧回路１２か
ら出力される昇圧電圧φＢＴによって充電され、出力電
圧φＰ１は昇圧電圧φＢＴに上昇する。この時、トラン
ジスタＮＴ２は引き続きオフ状態である。
【００１９】一方、出力ノード１１を接地電位に復帰さ
せる場合、電圧制御回路１０は次のように動作する。す
なわち、時刻ｔ５において、信号φ２が低レベルから高
レベルに遷移すると、トランジスタＰＴ１はオフ状態と
なる。このとき、トランジスタＮＴ２はオフ状態のまま
である。したがって、時刻ｔ６までの間、出力電圧φＰ
１はフローティング状態となる。
せる場合、電圧制御回路１０は次のように動作する。す
なわち、時刻ｔ５において、信号φ２が低レベルから高
レベルに遷移すると、トランジスタＰＴ１はオフ状態と
なる。このとき、トランジスタＮＴ２はオフ状態のまま
である。したがって、時刻ｔ６までの間、出力電圧φＰ
１はフローティング状態となる。
【００２０】時刻ｔ６において、信号φ３が低レベルか
ら高レベル（Ｖcc）に遷移すると、トランジスタＮＴ２
はオン状態となり、出力ノード１１に蓄積された電荷が
放電され、出力電圧φＰ１は接地電位となる。
ら高レベル（Ｖcc）に遷移すると、トランジスタＮＴ２
はオン状態となり、出力ノード１１に蓄積された電荷が
放電され、出力電圧φＰ１は接地電位となる。
【００２１】上記実施例によれば、出力電圧φＰ１は時
刻ｔ０からｔ２の間は接地電位となり、時刻ｔ２からｔ
４の間は接地電位から外部電源電圧Ｖccに向かって上昇
し、時刻ｔ４からｔ６の間は昇圧電圧φＢＴに向かって
上昇する。すなわち、出力電圧φＰ１は、図２に示すよ
うに２段階に上昇する。従来方式の場合、出力電圧φＰ
１を接地電位から昇圧電圧φＢＴに上昇させる場合、出
力ノードの全ての電荷が昇圧電圧φＢＴから供給されて
いた。これに対して、この実施例の場合、出力ノード１
１に先ず外部電源から電荷を供給し、この後、昇圧電圧
φＢＴから電荷を供給している。したがって、昇圧回路
１２は出力電圧φＰ１を外部電源電圧Ｖccから昇圧電圧
φＢＴに上昇させるに必要な分の電荷のみを出力ノード
１１に供給すればよい。このため、昇圧回路１２は、従
来方式に比べて、出力ノード１１に供給する電荷が少な
くて済む。昇圧回路１２の動作効率は現実的にはあまり
高くないため、この実施例のように動作させることによ
り、昇圧回路１２の消費電流を低減することができる。
刻ｔ０からｔ２の間は接地電位となり、時刻ｔ２からｔ
４の間は接地電位から外部電源電圧Ｖccに向かって上昇
し、時刻ｔ４からｔ６の間は昇圧電圧φＢＴに向かって
上昇する。すなわち、出力電圧φＰ１は、図２に示すよ
うに２段階に上昇する。従来方式の場合、出力電圧φＰ
１を接地電位から昇圧電圧φＢＴに上昇させる場合、出
力ノードの全ての電荷が昇圧電圧φＢＴから供給されて
いた。これに対して、この実施例の場合、出力ノード１
１に先ず外部電源から電荷を供給し、この後、昇圧電圧
φＢＴから電荷を供給している。したがって、昇圧回路
１２は出力電圧φＰ１を外部電源電圧Ｖccから昇圧電圧
φＢＴに上昇させるに必要な分の電荷のみを出力ノード
１１に供給すればよい。このため、昇圧回路１２は、従
来方式に比べて、出力ノード１１に供給する電荷が少な
くて済む。昇圧回路１２の動作効率は現実的にはあまり
高くないため、この実施例のように動作させることによ
り、昇圧回路１２の消費電流を低減することができる。
【００２２】なお、出力電圧φＰ１がフローティングと
なる時刻ｔ１−ｔ２の間、時刻ｔ３−ｔ４の間、時刻ｔ
５−ｔ６の間は、各トランジスタの相互間で貫通電流が
流れないように安全のために設けたものであり、これら
の時間は原理的には無くてもよい。
なる時刻ｔ１−ｔ２の間、時刻ｔ３−ｔ４の間、時刻ｔ
５−ｔ６の間は、各トランジスタの相互間で貫通電流が
流れないように安全のために設けたものであり、これら
の時間は原理的には無くてもよい。
【００２３】図３は、この発明の第２の実施例を示すも
のであり、第１の実施例と同一部分には同一符号を付
し、異なる部分についてのみ説明する。第２の実施例に
示す電圧制御回路１０において、第１の実施例と異なる
のは次の点である。第１の実施例において、トランジス
タＮＴ１はＮチャネルＭＯＳＦＥＴを用いたが、第２の
実施例では、トランジスタＮＴ１に代えてＰチャネルＭ
ＯＳＦＥＴからなるトランジスタＰＴ２を用いている。
このトランジスタＰＴ２のゲートには前記信号φ１と逆
相の信号φ４が供給され、バックゲートには昇圧回路１
２から出力される昇圧電圧φＢＴが供給されている。
のであり、第１の実施例と同一部分には同一符号を付
し、異なる部分についてのみ説明する。第２の実施例に
示す電圧制御回路１０において、第１の実施例と異なる
のは次の点である。第１の実施例において、トランジス
タＮＴ１はＮチャネルＭＯＳＦＥＴを用いたが、第２の
実施例では、トランジスタＮＴ１に代えてＰチャネルＭ
ＯＳＦＥＴからなるトランジスタＰＴ２を用いている。
このトランジスタＰＴ２のゲートには前記信号φ１と逆
相の信号φ４が供給され、バックゲートには昇圧回路１
２から出力される昇圧電圧φＢＴが供給されている。
【００２４】図４は、第２の実施例の動作を説明するも
のである。第２の実施例の動作は図４から明らかなよう
に、第１の実施例の動作とほぼ同じであるため省略す
る。第２の実施例によっても第１の実施例と同様の効果
を得ることができる。
のである。第２の実施例の動作は図４から明らかなよう
に、第１の実施例の動作とほぼ同じであるため省略す
る。第２の実施例によっても第１の実施例と同様の効果
を得ることができる。
【００２５】図５は、この発明の第３の実施例を示すも
のである。第３の実施例に示す電圧制御回路１０は、Ｎ
チャネルＭＯＳＦＥＴからなるトランジスタＮＴ４、Ｎ
Ｔ５、ＰチャネルＭＯＳＦＥＴからなるトランジスタＰ
Ｔ４、ＰＴ５によって構成されている。すなわち、前記
トランジスタＮＴ４のドレインには外部電源電圧Ｖccが
供給され、ソースはノード１４に接続されている。この
トランジスタＮＴ４のゲートには信号φ７が供給されて
いる。前記トランジスタＰＴ４のソース及びバックゲー
トは昇圧回路１２に接続され、ゲートには信号φ８が供
給されている。このトランジスタＰＴ４のドレインは前
記ノード１４に接続されている。また、前記トランジス
タＰＴ５のソースは前記ノード１４に接続され、バック
ゲートは昇圧回路１２に接続されている。このトランジ
スタＰＴ５のドレインは出力ノード１５に接続されると
ともに、前記トランジスタＮＴ５を介して接地されてい
る。前記トランジスタＰＴ５、ＮＴ５の各ゲートには信
号φ９が供給され、前記出力ノード１５から出力電圧φ
Ｐ３が出力される。この出力ノード１５には図示せぬビ
ット線のイコライズ回路やワード線駆動回路が接続され
ている。
のである。第３の実施例に示す電圧制御回路１０は、Ｎ
チャネルＭＯＳＦＥＴからなるトランジスタＮＴ４、Ｎ
Ｔ５、ＰチャネルＭＯＳＦＥＴからなるトランジスタＰ
Ｔ４、ＰＴ５によって構成されている。すなわち、前記
トランジスタＮＴ４のドレインには外部電源電圧Ｖccが
供給され、ソースはノード１４に接続されている。この
トランジスタＮＴ４のゲートには信号φ７が供給されて
いる。前記トランジスタＰＴ４のソース及びバックゲー
トは昇圧回路１２に接続され、ゲートには信号φ８が供
給されている。このトランジスタＰＴ４のドレインは前
記ノード１４に接続されている。また、前記トランジス
タＰＴ５のソースは前記ノード１４に接続され、バック
ゲートは昇圧回路１２に接続されている。このトランジ
スタＰＴ５のドレインは出力ノード１５に接続されると
ともに、前記トランジスタＮＴ５を介して接地されてい
る。前記トランジスタＰＴ５、ＮＴ５の各ゲートには信
号φ９が供給され、前記出力ノード１５から出力電圧φ
Ｐ３が出力される。この出力ノード１５には図示せぬビ
ット線のイコライズ回路やワード線駆動回路が接続され
ている。
【００２６】図６は、図５の動作を説明するものであ
る。時刻ｔ０からｔ２の間において、信号φ７、φ８は
低レベル又は高レベルのいずれかであり、信号φ９は高
レベルである。このため、トランジスタＰＴ５はオフ状
態、トランジスタＮＴ５はオン状態となり、出力電圧φ
Ｐ３は接地レベルとなる。
る。時刻ｔ０からｔ２の間において、信号φ７、φ８は
低レベル又は高レベルのいずれかであり、信号φ９は高
レベルである。このため、トランジスタＰＴ５はオフ状
態、トランジスタＮＴ５はオン状態となり、出力電圧φ
Ｐ３は接地レベルとなる。
【００２７】時刻ｔ２からｔ３の間において、信号φ９
は低レベルとなる。このため、トランジスタＮＴ５はオ
フ状態となり、トランジスタＰＴ５はオン状態となる。
このとき、信号φ７、φ８が高レベルとなり、トランジ
スタＮＴ４がオン状態となり、トランジスタＰＴ４はオ
フ状態となる。このため、出力ノード１５はトランジス
タＮＴ４、ＰＴ５を介して充電され、出力電圧φＰ３は
外部電源電圧Ｖccに向かって上昇する。
は低レベルとなる。このため、トランジスタＮＴ５はオ
フ状態となり、トランジスタＰＴ５はオン状態となる。
このとき、信号φ７、φ８が高レベルとなり、トランジ
スタＮＴ４がオン状態となり、トランジスタＰＴ４はオ
フ状態となる。このため、出力ノード１５はトランジス
タＮＴ４、ＰＴ５を介して充電され、出力電圧φＰ３は
外部電源電圧Ｖccに向かって上昇する。
【００２８】時刻ｔ３において、信号φ７が低レベルに
遷移すると、トランジスタＮＴ４はオフ状態となり、出
力電圧φＰ３はフローティング状態なる。この後、時刻
ｔ４において、信号φ８が高レベルから低レベルに遷移
すると、トランジスタＰＴ４がオン状態となる。このた
め、出力ノード１５はトランジスタＰＴ４、ＰＴ５を介
して充電され、出力電圧φＰ３は昇圧電圧φＢＴに向か
って上昇する。
遷移すると、トランジスタＮＴ４はオフ状態となり、出
力電圧φＰ３はフローティング状態なる。この後、時刻
ｔ４において、信号φ８が高レベルから低レベルに遷移
すると、トランジスタＰＴ４がオン状態となる。このた
め、出力ノード１５はトランジスタＰＴ４、ＰＴ５を介
して充電され、出力電圧φＰ３は昇圧電圧φＢＴに向か
って上昇する。
【００２９】一方、出力ノード１５を接地電位に復帰さ
せる場合は次のように動作する。すなわち、時刻ｔ６に
おいて、信号φ９が低レベルから高レベルに遷移する
と、トランジスタＰＴ５はオフ状態となり、トランジス
タＮＴ５はオン状態となる。このため、出力電圧φＰ３
は昇圧電圧φＢＴから接地電位に降下する。
せる場合は次のように動作する。すなわち、時刻ｔ６に
おいて、信号φ９が低レベルから高レベルに遷移する
と、トランジスタＰＴ５はオフ状態となり、トランジス
タＮＴ５はオン状態となる。このため、出力電圧φＰ３
は昇圧電圧φＢＴから接地電位に降下する。
【００３０】上記第３の実施例の場合、時刻ｔ０からｔ
２までの間、及び時刻ｔ６以降において、信号φ７と信
号φ８はトランジスタＮＴ４とトランジスタＰＴ４が同
時にオンしない条件であればいかなる電位であってもか
まわない。第３の実施例によっても第１、第２の実施例
と同様の効果を得ることができる。
２までの間、及び時刻ｔ６以降において、信号φ７と信
号φ８はトランジスタＮＴ４とトランジスタＰＴ４が同
時にオンしない条件であればいかなる電位であってもか
まわない。第３の実施例によっても第１、第２の実施例
と同様の効果を得ることができる。
【００３１】図７は、この発明の第４の実施例を示すも
のであり、第３の実施例と同一部分には同一符号を付
し、異なる部分についてのみ説明する。この第４の実施
例において、第３の実施例と異なるのは次の点である。
すなわち、第３の実施例において、トランジスタＮＴ４
はＮチャネルＭＯＳＦＥＴによって構成した。これに対
して、第４の実施例ではこのトランジスタＮＴ４をＰチ
ャネルＭＯＳＦＥＴからなるトランジスタＰＴ６に代
え、このトランジスタＰＴ６のゲートに前記信号φ７と
は逆相の信号φ１０を供給している。
のであり、第３の実施例と同一部分には同一符号を付
し、異なる部分についてのみ説明する。この第４の実施
例において、第３の実施例と異なるのは次の点である。
すなわち、第３の実施例において、トランジスタＮＴ４
はＮチャネルＭＯＳＦＥＴによって構成した。これに対
して、第４の実施例ではこのトランジスタＮＴ４をＰチ
ャネルＭＯＳＦＥＴからなるトランジスタＰＴ６に代
え、このトランジスタＰＴ６のゲートに前記信号φ７と
は逆相の信号φ１０を供給している。
【００３２】図８は、第４の実施例の動作を説明するも
のである。第４の実施例の動作は第３の実施例とほぼ同
様であるため説明は省略する。この実施例によっても第
３の実施例と同様の効果を得ることができる。
のである。第４の実施例の動作は第３の実施例とほぼ同
様であるため説明は省略する。この実施例によっても第
３の実施例と同様の効果を得ることができる。
【００３３】なお、前記第１乃至第４の実施例におい
て、出力ノードの電圧を昇圧電圧に上昇させる場合、先
ず、外部電源電圧Ｖccと同等の電位に上昇させたが、こ
れに限らず、外部電源電圧Ｖccと同等若しくは外部電源
電圧Ｖccより低い電圧としてもよい。
て、出力ノードの電圧を昇圧電圧に上昇させる場合、先
ず、外部電源電圧Ｖccと同等の電位に上昇させたが、こ
れに限らず、外部電源電圧Ｖccと同等若しくは外部電源
電圧Ｖccより低い電圧としてもよい。
【００３４】図９は、前記第１、第２の実施例に示す信
号φ１〜φ４を発生する信号発生回路の一例を示すもの
である。この信号発生回路９１は、インバータ回路９
１、９２、遅延回路（ＤＬ）９３、ナンド回路９４、９
５、レベル変換回路９６、９７によって構成されてい
る。すなわち、高レベルが外部電源電圧Ｖccと同一レベ
ルの入力信号φinは、インバータ回路９１と、ナンド回
路９４、９５の一方入力端に供給される。インバータ回
路９１の出力信号は遅延回路９３を介してナンド回路９
４の他方入力端に供給されると共に、遅延回路９３、イ
ンバータ回路９２を介してナンド回路９５の他方入力端
に供給される。ナンド回路９４、９５の出力信号は、レ
ベル変換回路９６、９７の各入力端に供給される。これ
らレベル変換回路９６、９７は高レベルがＶccである入
力信号φinを高レベルが昇圧電圧φＢＴである信号に変
換する。レベル変換回路９６の一方出力端からは高レベ
ルがφＢＴである信号φ１が出力され、他方出力端から
は高レベルがφＢＴである信号φ４が出力される。レベ
ル変換回路９７の出力端からは高レベルがφＢＴである
信号φ２が出力される。また、前記インバータ回路９１
の出力端からは高レベルがＶccである信号φ３が出力さ
れる。
号φ１〜φ４を発生する信号発生回路の一例を示すもの
である。この信号発生回路９１は、インバータ回路９
１、９２、遅延回路（ＤＬ）９３、ナンド回路９４、９
５、レベル変換回路９６、９７によって構成されてい
る。すなわち、高レベルが外部電源電圧Ｖccと同一レベ
ルの入力信号φinは、インバータ回路９１と、ナンド回
路９４、９５の一方入力端に供給される。インバータ回
路９１の出力信号は遅延回路９３を介してナンド回路９
４の他方入力端に供給されると共に、遅延回路９３、イ
ンバータ回路９２を介してナンド回路９５の他方入力端
に供給される。ナンド回路９４、９５の出力信号は、レ
ベル変換回路９６、９７の各入力端に供給される。これ
らレベル変換回路９６、９７は高レベルがＶccである入
力信号φinを高レベルが昇圧電圧φＢＴである信号に変
換する。レベル変換回路９６の一方出力端からは高レベ
ルがφＢＴである信号φ１が出力され、他方出力端から
は高レベルがφＢＴである信号φ４が出力される。レベ
ル変換回路９７の出力端からは高レベルがφＢＴである
信号φ２が出力される。また、前記インバータ回路９１
の出力端からは高レベルがＶccである信号φ３が出力さ
れる。
【００３５】図１０は、前記第３、第４の実施例に示す
信号φ７〜φ１０を発生する信号発生回路の一例を示す
ものである。この信号発生回路１０１は、ナンド回路１
０２、遅延回路（ＤＬ）１０３、１０４、インバータ回
路１０５、レベル変換回路１０６、１０７によって構成
されている。すなわち、高レベルが外部電源電圧Ｖccと
同一レベルの入力信号φinは、ナンド回路１０２の一方
入力端に供給されるとともに、遅延回路１０３、インバ
ータ回路１０５の各入力端に供給される。前記遅延回路
１０３の出力信号は前記ナンド回路１０２の他方入力端
に供給されるとともに、遅延回路１０４の入力端に供給
される。前記ナンド回路１０２の出力信号は、レベル変
換回路１０６の入力端に供給され、前記遅延回路１０４
の出力信号は、レベル変換回路１０７の入力端に供給さ
れる。これらレベル変換回路１０６、１０７は高レベル
がＶccである入力信号φinを高レベルが昇圧電圧φＢＴ
である信号に変換する。レベル変換回路１０６の一方出
力端からは高レベルがφＢＴである信号φ１０が出力さ
れ、他方出力端からは高レベルがφＢＴである信号φ７
が出力される。レベル変換回路１０７の出力端からは高
レベルがφＢＴである信号φ８が出力される。また、前
記インバータ回路１０５の出力端からは高レベルがＶcc
である信号φ９が出力される。
信号φ７〜φ１０を発生する信号発生回路の一例を示す
ものである。この信号発生回路１０１は、ナンド回路１
０２、遅延回路（ＤＬ）１０３、１０４、インバータ回
路１０５、レベル変換回路１０６、１０７によって構成
されている。すなわち、高レベルが外部電源電圧Ｖccと
同一レベルの入力信号φinは、ナンド回路１０２の一方
入力端に供給されるとともに、遅延回路１０３、インバ
ータ回路１０５の各入力端に供給される。前記遅延回路
１０３の出力信号は前記ナンド回路１０２の他方入力端
に供給されるとともに、遅延回路１０４の入力端に供給
される。前記ナンド回路１０２の出力信号は、レベル変
換回路１０６の入力端に供給され、前記遅延回路１０４
の出力信号は、レベル変換回路１０７の入力端に供給さ
れる。これらレベル変換回路１０６、１０７は高レベル
がＶccである入力信号φinを高レベルが昇圧電圧φＢＴ
である信号に変換する。レベル変換回路１０６の一方出
力端からは高レベルがφＢＴである信号φ１０が出力さ
れ、他方出力端からは高レベルがφＢＴである信号φ７
が出力される。レベル変換回路１０７の出力端からは高
レベルがφＢＴである信号φ８が出力される。また、前
記インバータ回路１０５の出力端からは高レベルがＶcc
である信号φ９が出力される。
【００３６】図１１は、前記第１乃至第４の実施例に示
す電圧制御回路１０と信号発生回路９１、１０１を用い
たシェアードセンスアンプ方式のＤＲＡＭを示すもので
ある。図１１において、メモリセルアレイＭＣＡはビッ
ト線対ＢＬ、／ＢＬと各ワード線ＷＬ１〜ＷＬｎに接続
された複数のメモリセルＭＣによって構成されている。
前記各ワード線ＷＬ１〜ＷＬｎはワード線駆動回路（Ｗ
ＤＣ）１１１に接続され、このワード線駆動回路１１１
には、ローデコーダ（ＲＤＣ）１１２が接続されるとと
もに、ワード線駆動電圧発生回路（ＷＧ）１１３を介し
てプリデコーダ（ＰＤ）１１４が接続されている。
す電圧制御回路１０と信号発生回路９１、１０１を用い
たシェアードセンスアンプ方式のＤＲＡＭを示すもので
ある。図１１において、メモリセルアレイＭＣＡはビッ
ト線対ＢＬ、／ＢＬと各ワード線ＷＬ１〜ＷＬｎに接続
された複数のメモリセルＭＣによって構成されている。
前記各ワード線ＷＬ１〜ＷＬｎはワード線駆動回路（Ｗ
ＤＣ）１１１に接続され、このワード線駆動回路１１１
には、ローデコーダ（ＲＤＣ）１１２が接続されるとと
もに、ワード線駆動電圧発生回路（ＷＧ）１１３を介し
てプリデコーダ（ＰＤ）１１４が接続されている。
【００３７】また、前記ビット線対ＢＬ、／ＢＬの相互
間にはトランジスタＮＴ１１、ＮＴ１２、ＮＴ１３によ
って構成されたビット線をイコライズするためのイコラ
イズ回路１１５、及びセンスアンプ（Ｓ／Ａ）１１６が
接続されている。さらに、イコライズ回路１１５とセン
スアンプ１１６の相互間に位置する各ビット線対ＢＬ、
／ＢＬにはセンスアンプ１１６とビット線対ＢＬ、／Ｂ
Ｌを接続するトランジスタＮＴ１４、１５によって構成
された接続回路１１７が設けられている。
間にはトランジスタＮＴ１１、ＮＴ１２、ＮＴ１３によ
って構成されたビット線をイコライズするためのイコラ
イズ回路１１５、及びセンスアンプ（Ｓ／Ａ）１１６が
接続されている。さらに、イコライズ回路１１５とセン
スアンプ１１６の相互間に位置する各ビット線対ＢＬ、
／ＢＬにはセンスアンプ１１６とビット線対ＢＬ、／Ｂ
Ｌを接続するトランジスタＮＴ１４、１５によって構成
された接続回路１１７が設けられている。
【００３８】一方、タイミング信号発生回路（ＴＧＣ）
１１８、イコライズ信号発生回路（ＥＧＣ）１１９、及
び前記ワード線駆動電圧発生回路１１３は、それぞれ第
１乃至第４の実施例に示す前記電圧制御回路１０と図
９、図１０に示す信号発生回路９１、１０１を組み合わ
せた回路である。
１１８、イコライズ信号発生回路（ＥＧＣ）１１９、及
び前記ワード線駆動電圧発生回路１１３は、それぞれ第
１乃至第４の実施例に示す前記電圧制御回路１０と図
９、図１０に示す信号発生回路９１、１０１を組み合わ
せた回路である。
【００３９】前記タイミング信号発生回路１１８には、
外部電源電圧Ｖcc、昇圧回路１２から出力される昇圧電
圧φＢＴ、及び入力信号φinとしての入力信号φＴ′が
供給される。このタイミング信号発生回路１１８は、前
記入力信号φＴ′に応じて、高レベルが昇圧電圧φＢＴ
である信号φＴを発生する。この信号φＴは前記接続回
路１１７を構成するトランジスタＮＴ１４、１５のゲー
トに供給される。
外部電源電圧Ｖcc、昇圧回路１２から出力される昇圧電
圧φＢＴ、及び入力信号φinとしての入力信号φＴ′が
供給される。このタイミング信号発生回路１１８は、前
記入力信号φＴ′に応じて、高レベルが昇圧電圧φＢＴ
である信号φＴを発生する。この信号φＴは前記接続回
路１１７を構成するトランジスタＮＴ１４、１５のゲー
トに供給される。
【００４０】前記イコライズ信号発生回路１１９には、
外部電源電圧Ｖcc、昇圧回路１２から出力される昇圧電
圧φＢＴ、及び入力信号φinとしての入力信号φＥＱ
Ｌ′が供給される。このタイミング信号発生回路１１９
は、前記入力信号φＥＱＬ′に応じて、高レベルが昇圧
電圧φＢＴである信号φＥＱＬを発生する。この信号φ
ＥＱＬは、イコライズ回路１１５を構成するトランジス
タＮＴ１１、ＮＴ１２、ＮＴ１３のゲートに供給され
る。
外部電源電圧Ｖcc、昇圧回路１２から出力される昇圧電
圧φＢＴ、及び入力信号φinとしての入力信号φＥＱ
Ｌ′が供給される。このタイミング信号発生回路１１９
は、前記入力信号φＥＱＬ′に応じて、高レベルが昇圧
電圧φＢＴである信号φＥＱＬを発生する。この信号φ
ＥＱＬは、イコライズ回路１１５を構成するトランジス
タＮＴ１１、ＮＴ１２、ＮＴ１３のゲートに供給され
る。
【００４１】前記ワード線駆動電圧発生回路１１３に
は、外部電源電圧Ｖcc、昇圧回路１２から出力される昇
圧電圧φＢＴ、及び前記プリデコーダ１１４から出力さ
れる入力信号φinとしての信号φＷＤＲＶ′が供給され
る。このワード線駆動電圧発生回路１１３は、前記信号
φＷＤＲＶ′に応じて、高レベルが昇圧電圧φＢＴであ
る信号φＷＤＲＶを発生する。この信号φＷＤＲＶは、
ワード線駆動回路１１１に供給される。
は、外部電源電圧Ｖcc、昇圧回路１２から出力される昇
圧電圧φＢＴ、及び前記プリデコーダ１１４から出力さ
れる入力信号φinとしての信号φＷＤＲＶ′が供給され
る。このワード線駆動電圧発生回路１１３は、前記信号
φＷＤＲＶ′に応じて、高レベルが昇圧電圧φＢＴであ
る信号φＷＤＲＶを発生する。この信号φＷＤＲＶは、
ワード線駆動回路１１１に供給される。
【００４２】近時、ＤＲＡＭにおいて、タイミング信号
発生回路１１８やイコライズ信号発生回路１１９に接続
されるトランジスタの数は非常に多い。このため、タイ
ミング信号発生回路１１８やイコライズ信号発生回路１
１９に接続されるゲート容量は非常に大きくなる。ま
た、ワード線駆動電圧発生回路１１３及びワード線駆動
回路１１に接続される負荷もワード線の選択本数が多い
場合、かなり大きな容量となる。したがって、単純なレ
ベル変換のみを用いた従来の昇圧回路では、電流供給能
力が非常に大きなものとなり、消費電流の増大やチップ
サイズの増大を招くものであった。
発生回路１１８やイコライズ信号発生回路１１９に接続
されるトランジスタの数は非常に多い。このため、タイ
ミング信号発生回路１１８やイコライズ信号発生回路１
１９に接続されるゲート容量は非常に大きくなる。ま
た、ワード線駆動電圧発生回路１１３及びワード線駆動
回路１１に接続される負荷もワード線の選択本数が多い
場合、かなり大きな容量となる。したがって、単純なレ
ベル変換のみを用いた従来の昇圧回路では、電流供給能
力が非常に大きなものとなり、消費電流の増大やチップ
サイズの増大を招くものであった。
【００４３】これに対して、この発明によれば、信号φ
Ｔ、φＥＱＬ、φＷＤＲＶを立ち上げる際、前述したよ
うに、信号φＴ、φＥＱＬ、φＷＤＲＶを先ず、外部電
源電圧Ｖccに充電し、この後、昇圧回路から出力される
昇圧電圧φＢＴに充電するため、昇圧回路からの電荷供
給量を大幅に減らすことができる。したがって、昇圧回
路の消費電流を軽減できるとともに、チップサイズを縮
小でき、且つ、外部電源電圧が低い場合の動作マージン
を確保できる。
Ｔ、φＥＱＬ、φＷＤＲＶを立ち上げる際、前述したよ
うに、信号φＴ、φＥＱＬ、φＷＤＲＶを先ず、外部電
源電圧Ｖccに充電し、この後、昇圧回路から出力される
昇圧電圧φＢＴに充電するため、昇圧回路からの電荷供
給量を大幅に減らすことができる。したがって、昇圧回
路の消費電流を軽減できるとともに、チップサイズを縮
小でき、且つ、外部電源電圧が低い場合の動作マージン
を確保できる。
【００４４】なお、図１１において、タイミング信号発
生回路１１８、イコライズ信号発生回路１１９、及びワ
ード線駆動電圧発生回路１１３の全てを電圧制御回路１
０と信号発生回路９１、１０１との組み合わせた回路と
したが、これに限らず、これらのうちの少なくとも１つ
に適用してもよい。
生回路１１８、イコライズ信号発生回路１１９、及びワ
ード線駆動電圧発生回路１１３の全てを電圧制御回路１
０と信号発生回路９１、１０１との組み合わせた回路と
したが、これに限らず、これらのうちの少なくとも１つ
に適用してもよい。
【００４５】図１２は、前記昇圧回路１２の具体例を示
すものである。この昇圧回路１２は、外部電源電圧Ｖcc
から基準電圧φＲＥＦを発生する基準電圧発生回路１２
１と、後述するチャージポンプ回路１２７から出力され
る昇圧電圧φＢＴを比較電圧φＲに変換する電圧変換回
路１２２と、昇圧電圧φＢＴと基準電圧φＲＥＦとを比
較し、昇圧電圧φＢＴを基準電圧φＲＥＦに応じて制御
するための制御信号φＬＭＴを生成する電圧比較回路１
２３と、この電圧比較回路１２３から出力される制御信
号φＬＭＴに応じて、昇圧電圧φＢＴを発生する電圧発
生回路１２４とによって構成されている。
すものである。この昇圧回路１２は、外部電源電圧Ｖcc
から基準電圧φＲＥＦを発生する基準電圧発生回路１２
１と、後述するチャージポンプ回路１２７から出力され
る昇圧電圧φＢＴを比較電圧φＲに変換する電圧変換回
路１２２と、昇圧電圧φＢＴと基準電圧φＲＥＦとを比
較し、昇圧電圧φＢＴを基準電圧φＲＥＦに応じて制御
するための制御信号φＬＭＴを生成する電圧比較回路１
２３と、この電圧比較回路１２３から出力される制御信
号φＬＭＴに応じて、昇圧電圧φＢＴを発生する電圧発
生回路１２４とによって構成されている。
【００４６】前記基準電圧発生回路１２１は、外部電源
電圧Ｖccに対する依存性の低い回路であり、例えばバン
ドギャップレファレンス回路によって構成されている。
前記電圧比較回路１２２は、基準電圧発生回路１２１の
出力電圧φＲＥＦと電圧変換回路１２２から出力される
電圧φＲとを比較し、昇圧電圧φＢＴが設定電圧よりも
低い場合、電圧発生回路１２４を駆動する。
電圧Ｖccに対する依存性の低い回路であり、例えばバン
ドギャップレファレンス回路によって構成されている。
前記電圧比較回路１２２は、基準電圧発生回路１２１の
出力電圧φＲＥＦと電圧変換回路１２２から出力される
電圧φＲとを比較し、昇圧電圧φＢＴが設定電圧よりも
低い場合、電圧発生回路１２４を駆動する。
【００４７】前記電圧発生回路１２４は前記制御信号φ
ＬＭＴに応じて発振する発振回路１２５と、この発振回
路１２５の出力信号が供給されるバッファ回路１２６
と、このバッファ回路１２６の出力信号が供給され、昇
圧電圧φＢＴを発生するチャージポンプ回路１２７とに
よって構成されている。前記発振回路１２５は、例えば
５段のリング発振器によって構成されている。前記バッ
ファ回路１２６は、発振回路１２５の出力信号をチャー
ジポンプ回路１２７の駆動に適した信号に変換するもの
であり、例えば２段のインバータで構成されている。前
記チャージポンプ回路１２７はポンプ動作を行うための
キャパシタと、チャージの流れを一定方向に制限するた
めのダイオードによって構成されている。
ＬＭＴに応じて発振する発振回路１２５と、この発振回
路１２５の出力信号が供給されるバッファ回路１２６
と、このバッファ回路１２６の出力信号が供給され、昇
圧電圧φＢＴを発生するチャージポンプ回路１２７とに
よって構成されている。前記発振回路１２５は、例えば
５段のリング発振器によって構成されている。前記バッ
ファ回路１２６は、発振回路１２５の出力信号をチャー
ジポンプ回路１２７の駆動に適した信号に変換するもの
であり、例えば２段のインバータで構成されている。前
記チャージポンプ回路１２７はポンプ動作を行うための
キャパシタと、チャージの流れを一定方向に制限するた
めのダイオードによって構成されている。
【００４８】昇圧回路１２は上記例に限定されるもので
はなく、適宜変更可能である。さらに、図１のトランジ
スタＮＴ１、図３のトランジスタＰＴ２、図４のトラン
ジスタＮＴ４、図７のトランジスタＰＴ６の各電流通路
の一端には外部電源電圧Ｖccを供給しているが、これに
限らず、外部電源電圧Ｖccを例えば降圧回路によって降
圧した電圧を供給してもよい。
はなく、適宜変更可能である。さらに、図１のトランジ
スタＮＴ１、図３のトランジスタＰＴ２、図４のトラン
ジスタＮＴ４、図７のトランジスタＰＴ６の各電流通路
の一端には外部電源電圧Ｖccを供給しているが、これに
限らず、外部電源電圧Ｖccを例えば降圧回路によって降
圧した電圧を供給してもよい。
【００４９】また、図１１は１つのビット線対にセンス
アンプが接続される構成を示しているが、これに限定さ
れるものではなく、例えば２組のビット線対にそれぞれ
センスアンプが接続される構成にこの発明を適用するこ
とも可能である。すなわち、メモリセルがそれぞれ接続
された２組のビット線対に各ビット線間の電位差を増幅
するセンスアンプを接続し、一方の組のビット線対とセ
ンスアンプ手段との間に第１の制御信号に基づいてこの
ビット線対とセンスアンプ手段との間を電気的に接続も
しくは切断する第１のスイッチング手段を設け、他方の
組のビット線対とセンスアンプ手段との間に第２の制御
信号に基づいてこのビット線対とセンスアンプ手段との
間を電気的に接続もしくは切断する第２のスイッチング
手段を設け、これら第１、第２のスイッチング手段を前
述した電圧発生回路１０と信号発生回路９１、１０１と
を組み合わせた回路によって制御してもよい。その他、
この発明の要旨を変えない範囲において、種々変形実施
可能なことは勿論である。
アンプが接続される構成を示しているが、これに限定さ
れるものではなく、例えば２組のビット線対にそれぞれ
センスアンプが接続される構成にこの発明を適用するこ
とも可能である。すなわち、メモリセルがそれぞれ接続
された２組のビット線対に各ビット線間の電位差を増幅
するセンスアンプを接続し、一方の組のビット線対とセ
ンスアンプ手段との間に第１の制御信号に基づいてこの
ビット線対とセンスアンプ手段との間を電気的に接続も
しくは切断する第１のスイッチング手段を設け、他方の
組のビット線対とセンスアンプ手段との間に第２の制御
信号に基づいてこのビット線対とセンスアンプ手段との
間を電気的に接続もしくは切断する第２のスイッチング
手段を設け、これら第１、第２のスイッチング手段を前
述した電圧発生回路１０と信号発生回路９１、１０１と
を組み合わせた回路によって制御してもよい。その他、
この発明の要旨を変えない範囲において、種々変形実施
可能なことは勿論である。
【００５０】
【発明の効果】以上詳述したようにこの発明によれば、
昇圧電圧を負荷に供給する場合、先ず、外部電源電圧に
よって出力ノードを充電し、この後、昇圧回路から出力
される昇圧電圧によって出力ノードを充電しているた
め、昇圧回路の負担を軽減することができる。したがっ
て、チップサイズや消費電流の増大を抑制して所要の昇
圧電圧を得ることができ、外部電源電圧が低電圧化され
た場合においても性能の劣化を防止することが可能な半
導体集積回路を提供できる。
昇圧電圧を負荷に供給する場合、先ず、外部電源電圧に
よって出力ノードを充電し、この後、昇圧回路から出力
される昇圧電圧によって出力ノードを充電しているた
め、昇圧回路の負担を軽減することができる。したがっ
て、チップサイズや消費電流の増大を抑制して所要の昇
圧電圧を得ることができ、外部電源電圧が低電圧化され
た場合においても性能の劣化を防止することが可能な半
導体集積回路を提供できる。
【図１】この発明の第１の実施例を示す回路図。
【図２】図１の動作を示すタイミングチャート。
【図３】この発明の第２の実施例を示す回路図。
【図４】図３の動作を示すタイミングチャート。
【図５】この発明の第３の実施例を示す回路図。
【図６】図５の動作を示すタイミングチャート。
【図７】この発明の第４の実施例を示す回路図。
【図８】図７の動作を示すタイミングチャート。
【図９】この発明に適用される信号発生回路の一例を示
す回路図。
す回路図。
【図１０】この発明に適用される信号発生回路の他の例
を示す回路図。
を示す回路図。
【図１１】この発明を適用したＤＲＡＭを示す回路図。
【図１２】この発明に適用される昇圧回路の一例を示す
回路図。
回路図。
１０…電圧制御回路、１１、１５…出力ノード、１２…
昇圧回路、９１、１０１…信号発生回路、９１、９２、
１０５…インバータ回路、９３、１０３、１０４…遅延
回路、９４、９５、１０２…ナンド回路、９６、９７、
１０６、１０７…レベル変換回路、１１３…ワード線駆
動電圧発生回路、１１８…タイミング信号発生回路、１
１９…イコライズ信号発生回路、ＮＴ１、ＮＴ２、ＮＴ
４、ＮＴ５…トランジスタ、ＰＴ１、ＰＴ２、ＰＴ４、
ＰＴ５、ＰＴ６…トランジスタ。
昇圧回路、９１、１０１…信号発生回路、９１、９２、
１０５…インバータ回路、９３、１０３、１０４…遅延
回路、９４、９５、１０２…ナンド回路、９６、９７、
１０６、１０７…レベル変換回路、１１３…ワード線駆
動電圧発生回路、１１８…タイミング信号発生回路、１
１９…イコライズ信号発生回路、ＮＴ１、ＮＴ２、ＮＴ
４、ＮＴ５…トランジスタ、ＰＴ１、ＰＴ２、ＰＴ４、
ＰＴ５、ＰＴ６…トランジスタ。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419
Claims (2)
- 【請求項１】 ビット線対と、 前記ビット線対に接続され、前記ビット線対の電位差を
増幅するセンスアンプ手段と、 前記ビット線対にそれぞれ接続されたメモリセルと、 前記メモリセルに接続されメモリセルを選択するワード
線と、 前記ビット線対に接続され、第１の昇圧電圧に応じてビ
ット線対を同電位に設定するビット線電位設定手段と、 前記ビット線対と前記センスアンプ手段との間に設けら
れ、第２の昇圧電圧に基づいてこのビット線対とセンス
アンプ手段とを電気的に接続もしくは切断する第１のス
イッチング手段と、 外部電源電圧より高い一定の昇圧電圧を常時発生する昇
圧回路と、 前記昇圧回路の出力電圧、及び外部電源電圧が供給さ
れ、出力ノードが前記ビット線電位設定手段に接続さ
れ、入力信号に応じて前記出力ノードに前記第１の昇圧
電圧を出力する第１の電圧制御回路と、 前記昇圧回路の出力電圧、及び外部電源電圧が供給さ
れ、出力ノードが前記第１のスイッチング手段に接続さ
れ、入力信号に応じて前記出力ノードに前記第２の昇圧
電圧を出力する第２の電圧制御回路とを有し、 前記第１、第２の電圧制御回路はそれぞれ、 電流通路の一端が外部電源電圧に接続され、電流通路の
他端が出力ノードに接続され、前記出力ノードの電圧を
昇圧電圧に上昇する場合、第１の信号によって電流通路
が導通状態とされ、前記出力ノードの電圧を外部電源電
圧と同等の電圧に上昇させる第２のスイッチング手段
と、 電流通路の一端が前記昇圧回路の出力端に接続され、電
流通路の他端が前記出力ノードに接続され、前記出力ノ
ードの電圧を昇圧電圧に上昇する場合、前記第２のスイ
ッチング手段が遮断状態とされた後、もしくは遮断状態
と同時に、第２の信号によって前記電流通路を導通状態
とし、前記出力ノードの電圧を昇圧電圧と同等の電圧に
上昇させる第３のスイッチング手段と、 電流通路の一端が前記出力ノードに接続され、電流通路
の他端が接地され、前 記出力ノードの電圧を接地電位と
する場合、第３の信号によって前記電流通路を導通状態
とし、前記出力ノードの電圧を接地電位とする第４のス
イッチング手段と を具備することを特徴とする半導体集
積回路。 - 【請求項２】 ビット線対と、 前記ビット線対に接続され、前記ビット線対の電位差を
増幅するセンスアンプ手段と、 前記ビット線対にそれぞれ接続されたメモリセルと、 前記メモリセルに接続されメモリセルを選択するワード
線と、 第１の昇圧電圧に応じて前記ワード線を駆動するワード
線駆動手段と、 前記ビット線対と前記センスアンプ手段との間に設けら
れ、第２の昇圧電圧に基づいてこのビット線対とセンス
アンプ手段とを電気的に接続もしくは切断する第１のス
イッチング手段と、 外部電源電圧より高い一定の昇圧電圧を常時発生する昇
圧回路と、 前記昇圧回路の出力電圧、及び外部電源電圧が供給さ
れ、出力ノードが前記ワード線駆動手段に接続され、入
力信号に応じて前記出力ノードに前記第１の昇圧電圧を
出力する第１の電圧制御回路と、 前記昇圧回路の出力電圧、及び外部電源電圧が供給さ
れ、出力ノードが前記第１のスイッチング手段に接続さ
れ、入力信号に応じて前記出力ノードに前記第２の昇圧
電圧を出力する第２の電圧制御回路とを有し、 前記第１、第２の電圧制御回路はそれぞれ、 電流通路の一端が外部電源電圧に接続され、電流通路の
他端が出力ノードに接続され、前記出力ノードの電圧を
昇圧電圧に上昇する場合、第１の信号によって電流通路
が導通状態とされ、前記出力ノードの電圧を外部電源電
圧と同等の電圧に上昇させる第２のスイッチング手段
と、 電流通路の一端が前記昇圧回路の出力端に接続され、電
流通路の他端が前記出力ノードに接続され、前記出力ノ
ードの電圧を昇圧電圧に上昇する場合、前記第２のスイ
ッチング手段が遮断状態とされた後、もしくは遮断状態
と同時に、第２の信号によって前記電流通路を導通状態
とし、前記出力ノードの電圧を昇圧電圧 と同等の電圧に
上昇させる第３のスイッチング手段と、 電流通路の一端が前記出力ノードに接続され、電流通路
の他端が接地され、前記出力ノードの電圧を接地電位と
する場合、第３の信号によって前記電流通路を導通状態
とし、前記出力ノードの電圧を接地電位とする第４のス
イッチング手段と を具備することを特徴とする半導体集
積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30598394A JP3162591B2 (ja) | 1994-12-09 | 1994-12-09 | 半導体集積回路 |
| US08/568,533 US5663911A (en) | 1994-12-09 | 1995-12-07 | Semiconductor device having a booster circuit |
| KR1019950047654A KR960026783A (ko) | 1994-12-09 | 1995-12-08 | 반도체 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30598394A JP3162591B2 (ja) | 1994-12-09 | 1994-12-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08167288A JPH08167288A (ja) | 1996-06-25 |
| JP3162591B2 true JP3162591B2 (ja) | 2001-05-08 |
Family
ID=17951661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30598394A Expired - Fee Related JP3162591B2 (ja) | 1994-12-09 | 1994-12-09 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5663911A (ja) |
| JP (1) | JP3162591B2 (ja) |
| KR (1) | KR960026783A (ja) |
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|---|---|---|---|---|
| KR0177769B1 (ko) * | 1995-06-09 | 1999-04-15 | 김광호 | 고전압 소비를 최소화한 분산 드라이버 |
| US6628564B1 (en) | 1998-06-29 | 2003-09-30 | Fujitsu Limited | Semiconductor memory device capable of driving non-selected word lines to first and second potentials |
| JP2010198732A (ja) * | 2000-02-14 | 2010-09-09 | Renesas Electronics Corp | 半導体装置 |
| US7333378B2 (en) * | 2002-09-18 | 2008-02-19 | Samsung Electronics Co., Ltd | Memory device that recycles a signal charge |
| KR100517549B1 (ko) * | 2002-09-18 | 2005-09-28 | 삼성전자주식회사 | 차아지 재사용 방법을 이용하는 비트라인 이퀄라이징 전압발생부를 갖는 메모리 장치 |
| JP4301027B2 (ja) * | 2004-02-13 | 2009-07-22 | 株式会社デンソー | 電圧出力調整装置及び電圧出力調整方法 |
| US8116146B2 (en) * | 2008-06-04 | 2012-02-14 | Hynix Semiconductor Inc. | Semiconductor device and method for driving the same |
| KR100954112B1 (ko) * | 2008-07-09 | 2010-04-23 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
| JP5202248B2 (ja) | 2008-11-26 | 2013-06-05 | パナソニック株式会社 | 半導体記憶装置 |
| JP2011216136A (ja) * | 2010-03-31 | 2011-10-27 | Fujitsu Semiconductor Ltd | 半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4896297A (en) * | 1987-10-23 | 1990-01-23 | Mitsubishi Denki Kabushiki Kaisha | Circuit for generating a boosted signal for a word line |
-
1994
- 1994-12-09 JP JP30598394A patent/JP3162591B2/ja not_active Expired - Fee Related
-
1995
- 1995-12-07 US US08/568,533 patent/US5663911A/en not_active Expired - Fee Related
- 1995-12-08 KR KR1019950047654A patent/KR960026783A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| US5663911A (en) | 1997-09-02 |
| JPH08167288A (ja) | 1996-06-25 |
| KR960026783A (ko) | 1996-07-22 |
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