CN117877542A - 一种升压电路及非易失性存储器 - Google Patents
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Abstract
本发明公开了一种升压电路及非易失性存储器，属于非易失性存储器领域，包括两相非交叠时钟产生电路、交叉耦合电荷泵电路与电平选择电路，两相非交叠时钟产生电路用于为交叉耦合电荷泵电路提供两相非交叠的时钟信号CLKA与CLKB，使得交叉耦合电荷泵电路能够在不同的时钟相位下进行充电与放电的操作；交叉耦合电荷泵电路的作用是将电源电压升压至其的两倍，并输出到字线电平选择电路；字线电平选择电路的作用是根据外部选择信号，向字线WL输出两倍电源电压的高电平电压或低电平0，实现字线WL上的电压控制。本发明结构简单，节约芯片面积；保证输出电压的稳定；本发明的电压增益高，并且能快速启动，输出稳定的高电压，消除传输管阈值电压的影响。
Description
技术领域
本发明涉及非易失性存储器领域，具体是一种升压电路及非易失性存储器。
背景技术
FRAM作为一种非易失性存储器，其数据写入操作需要位线WL提供高于电源电压VDD的高电压，因此需要配备升压电路。FRAM与传统的NANDFlash与NORFlash有本质的区别，Flash存储器是通过浮栅晶体管的栅极上的电荷来存储数据，改变电荷状态需要施加高电压，这个电压远远超过了电源电压的大小，一般是电源电压的3-4倍，因此需要一个升压模块来将电源电压提升到足以完成存储单元的编程与擦除操作的电压。
FRAM则是通过铁电薄膜材料构成的铁电电容来存储数据，利用铁电晶体在不同的外加电场下的极化反转特性来存储数据。以目前成熟工艺的2T2C存储单元为例，它由两个NMOS管与两个铁电电容组成，每个NMOS管与一个铁电电容相连，形成一个单管传输门。单管传输门在传输信号时会有阈值损失，例如NMOS单管传输门的栅极接电源VDD时，源漏端能够传输的信号电压最大只能达到VDD-VTH，其中VTH为NMOS管的阈值电压。由此，铁电电容与NMOS管相连的一端的电压最大只能达到VDD-VTH，而铁电电容另一端的电压为VDD时，与NMOS管相连的一端的电压就不足以达到铁电电容的矫顽电压，从而导致数据无法写入成功。
为了消除阈值损失，需要为该存储器设计字线升压电路，将存储单元的字线电压升高到VDD+VTH以上，使得存储单元中的NMOS管可以传输接近VDD的电压，同时，VDD+VTH电压也不会超过存储单元中的NMOS管的栅极击穿电压。升压电路只需要将电源电压提高到2倍左右即可，不需要过高的电压，因此对电荷泵的性能指标要求不高，其中的晶体管可以选择低压管。目前用于铁电存储器FRAM的字线升压电路主要采用四相位时钟电荷泵及其变体，四相位时钟电荷泵使用辅助预充电管来消除阈值电压的影响，并且使用四相时钟来防止反向泄漏电流的产生，但是其四相时钟不易产生，需要更复杂的时钟产生电路，并且其输出级仍会有阈值电压的损失。
现有技术常用的是四相位时钟电荷泵，但是由于四相位时钟的产生比较困难，需要更复杂的时序电路来控制电荷泵中的传输管的开关，增加了电路的复杂性。另外，每个FRAM存储单元都需要一个独立的字线升压电路来控制，以128K的铁电存储器为例，其需要1024条字线WL与1024个字线电荷泵电路，随着存储器容量的增大，电荷泵电路的数量也会线性增加，基于四相位时钟电荷泵的升压方案会占用很大的芯片面积。因此，需要一种更精简、更高效的升压电路设计方案。
发明内容
对于现有存在的一些问题，本发明的目的在于提供一种升压电路及非易失性存储器，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：
第一方面，本发明提供了一种升压电路，包括两相非交叠时钟产生电路、交叉耦合电荷泵电路与电平选择电路，所述两相非交叠时钟产生电路输入端连接有时钟信号CLK，两相非交叠时钟产生电路输出端输出信号CLKA、信号CLKB，并输入连接至交叉耦合电荷泵电路的输入端，交叉耦合电荷泵电路输出端与电平选择电路输入端连接，电平选择电路输出端与字线WL连接连接，交叉耦合电荷泵电路与电源信号VDD连接，电平选择电路与选择信号、电源信号VDD通信连接；
所述两相非交叠时钟产生电路为交叉耦合电荷泵电路提供两相非交叠的时钟信号CLKA与CLKB，使得交叉耦合电荷泵电路在不同的时钟相位下进行充电与放电的操作；
所述交叉耦合电荷泵电路将电源电压升压至两倍，并输出到字线电平选择电路；
所述字线电平选择电路的根据外部选择信号向字线WL输出两倍的高电平电压或低电平0，实现字线WL上的电压控制。
作为本发明进一步的方案：所述两相非交叠时钟产生电路是由一个非门INV、三个缓冲器与两个与门组成，三个缓冲器分别为缓冲器BUFF、缓冲器BUFF1、缓冲器BUFF2，两个与门分别为与门AND1、与门AND2；
所述缓冲器BUFF的输入端、非门INV的输入端同时输入连接时钟信号CLK；
所述缓冲器BUFF的输出端与与门AND1的一个输入端连接，与门AND1的另一个输入端与缓冲器BUFF2输出端连接，与门AND1输出端与缓冲器BUFF1输入端连接，缓冲器BUFF1输出端与信号CLKA连接；
所述非门INV的输出端与与门AND2的一个输入端连接，与门AND2的另一个输入端与缓冲器BUFF1输出端连接，与门AND2输出端与缓冲器BUFF2输入端连接，缓冲器BUFF2输出端与信号CLKB连接。
作为本发明进一步的方案：所述交叉耦合电荷泵电路包括两个NMOS支路与四个PMOS输出管，所述NMOS支路包括NMOS管N6、NMOS管N7，PMOS输出管包括PMOS管P6、PMOS管P7、PMOS管P8、PMOS管P9；
所述NMOS管N6的漏极连接至节点A1，NMOS管N6的栅极连接至节点B1，NMOS管N7的栅极与节点A1连接，NMOS管N7的漏极与节点B1连接；
所述节点A1同时与电容C1的一端、电容C5的一端连接，电容C5的另一端接地，C1的另一端与两相非交叠时钟产生电路输出的信号CLKA连接，信号CLKA同时与电容C3一端连接，电容C3的另一端接地；
所述节点B1同时与电容C2的一端、电容C6的一端连接，电容C6的另一端接地，C2的另一端与两相非交叠时钟产生电路输出的信号CLKB连接，信号CLKB同时与电容C4一端连接，电容C4的另一端接地；
所述节点A1同时与PMOS管P6的源极、PMOS管P8的源极连接，PMOS管P6的栅极、PMOS管P8的栅极同时与节点B1连接，PMOS管P6的漏极与PMOS管P6的衬底同时与输出端VOUT连接；
所述节点B1同时与PMOS管P7的源极、PMOS管P9的源极连接，PMOS管P7的栅极、PMOS管P9的栅极同时与节点A1连接，PMOS管P7的漏极与PMOS管P7的衬底同时与输出端VOUT连接；
所述PMOS管P6的衬底、PMOS管P8的衬底、PMOS管P8的漏极、PMOS管P9的衬底、PMOS管P9的漏极、PMOS管P7的衬底相互连接。
作为本发明进一步的方案：所述NMOS管N6的源极、NMOS管N7的源极都与电源信号VDD连接，NMOS管N6的衬底、NMOS管N7的衬底接地。
作为本发明进一步的方案：所述电平选择电路包括NMOS连接支路与PMOS连接支路，所述NMOS连接支路包括NMOS管N1、NMOS管N2、NMOS管N3、NMOS管N4与NMOS管N5，PMOS连接支路包括PMOS管P1、PMOS管P2、PMOS管P3、PMOS管P4与PMOS管P5；
所述交叉耦合电荷泵电路的输出端VOUT同时与PMOS管P1的源极、PMOS管P1的衬底连接；
所述PMOS管P1的漏极连接至节点A，PMOS管P1的栅极连接至节点B，NMOS管N1的栅极与选择信号连接，NMOS管N1的漏极与节点A连接；
所述PMOS管P2的栅极、NMOS管N2的栅极同时与选择信号连接，PMOS管P2的源极、PMOS管P2的衬底都与电源信号VDD连接，PMOS管P2的漏极与NMOS管N2的漏记、NMOS管N3的栅极连接；
所述PMOS管P3的源极、PMOS管P3的衬底同时与交叉耦合电荷泵电路的输出端VOUT连接，PMOS管P3的栅极与节点A连接，PMOS管P3的漏极与节点B连接，节点B与NMOS管N3的漏极连接；
所述PMOS管P4的源极、PMOS管P4的衬底同时与交叉耦合电荷泵电路的输出端VOUT连接，节点B同时与PMOS管P4的栅极、NMOS管N4的栅极连接，PMOS管P4的漏极、PMOS管P5的栅极、NMOS管N4的漏极、NMOS管N5的栅极相互连接；
所述PMOS管P5的源极、PMOS管P5的衬底同时与交叉耦合电荷泵电路的输出端VOUT连接，PMOS管P5的漏极与NMOS管N5的漏极连接，PMOS管P5的漏极、NMOS管N5的漏极同时与端口Y连接，端口Y与外部的字线WL连接。
作为本发明再进一步的方案：所述NMOS管N1的源极与NMOS管N1的衬底接地，NMOS管N3的源极与NMOS管N3的衬底接地，NMOS管N4的源极与NMOS管N4的衬底接地，NMOS管N5的源极与NMOS管N5的衬底接地。
第二方面，本发明还提供了一种非易失性存储器，包括升压电路与FRAM存储器，升压电路输出的字线WL另一端与FRAM存储器通信连接，FRAM存储器与位线BL、位线BLN通信连接，FRAM存储器与板线PL连接。
作为本发明再进一步的方案：所述FRAM存储器为2T2C结构的铁电存储器，FRAM存储器包括NMOS管N8、NMOS管N9、铁电电容C7与铁电电容C8，字线WL同时与NMOS管N8的栅极、NMOS管N9的栅极连接；
NMOS管N8的漏极与位线BL连接，NMOS管N9的漏极与位线BLN连接；
NMOS管N8的源极与铁电电容C7负极连接，铁电电容C7正极与板线PL连接，NMOS管N9的源极与铁电电容C8负极连接，铁电电容C8正极与板线PL连接。
NMOS管N8与NMOS管N9的衬底接地。
与现有技术相比，本发明的有益效果是：
1、本发明具有结构简单、占用面积小等优点，交叉耦合电荷泵电路仅包括两个NMOS管与四个PMOS管，即可实现电源电压的升压的功能，同时交叉耦合电荷泵电路能够大大降低电路的复杂度与芯片的面积。
2、本发明时的钟控制方便，输出电压稳定，交叉耦合电荷泵电路仅需要两相非交叠时钟CLKA和CLKB，即能够实现电荷的充放电过程，保证输出电压的稳定。
3、本发明的电压增益高，转换效率高，纹波小，可以在较短的时间内输出高电压，一般只需要两个时钟周期，即可实现输出稳定的高电压。在每个时钟周期内，通过两条支路分别给负载电容供电，从而减小输出电压的纹波。可以完全采用低压管进行设计，能够减小寄生参数、阈值电压与面积等，从而提高电路的转换效率。
4、本发明三个模块组成的字线升压系统，使用了更精简的电路设计，更高效的升压电路模块，并且能快速启动，输出稳定的高电压，消除传输管阈值电压的影响。
附图说明
图1为实施例公开的非易失性存储器的电路原理框图。
图2为实施例公开的非易失性存储器的中2T2C结构的铁电存储器电路原理图。
图3为实施例公开的升压电路的电路原理框图。
图4为实施例公开的升压电路中两相非交叠时钟产生电路示意图。
图5为实施例公开的升压电路中交叉耦合电荷泵电路示意图。
图6为实施例公开的升压电路中电平选择电路示意图。
具体实施方式
下面将结合本发明实施例中的附图；对本发明实施例中的技术方案进行清楚、完整地描述；显然；所描述的实施例仅仅是本发明一部分实施例；而不是全部的实施例。基于本发明中的实施例；本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例；都属于本发明保护的范围。
在本发明的描述中，需要说明的是，除非另有明确的规定与限定，术语“安装”、“设有”、“相连”、“连接”应做广义理解；例如，可以是固定连接，也可以是可拆卸连接，或一体地连接，可以是机械连接，也可以是电连接，可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
本发明的目的是设计一种更简单的升压电路模块，为铁电存储器的字线WL提供高于电源电压VDD的高电压，并且消除阈值电压的影响，使得铁电电容与NMOS管相连的一端的电压能够达到矫顽电压，从而保证数据写入成功。
请参阅图1-2，一种非易失性存储器，包括升压电路与FRAM存储器，升压电路输出端与字线WL连接，字线WL与FRAM存储器通信连接，FRAM存储器与位线BL、位线BLN通信连接，FRAM存储器与板线PL连接；
FRAM存储器可以为2T2C结构的铁电存储器，FRAM存储器包括NMOS管N8、NMOS管N9、铁电电容C7与铁电电容C8，字线WL同时与NMOS管N8的栅极、NMOS管N9的栅极连接；
NMOS管N8的漏极与位线BL连接，NMOS管N9的漏极与位线BLN连接；
NMOS管N8的源极与铁电电容C7负极连接，铁电电容C7正极与板线PL连接，NMOS管N9的源极与铁电电容C8负极连接，铁电电容C8正极与板线PL连接。
NMOS管N8与NMOS管N9的衬底接地。
在写入“0”数据之前，需要将位线BL与BLN上的电荷放空，使得位线上的电压为0。写入操作分为三个步骤：
第一步，将字线WL置为高电平，打开两个NMOS管，将位线BL与BLN上的电压传递到两个铁电电容的负极板。此时，由于BL为低电平，BLN为高电平，C1与C2的两端电压分别为0～VDD与VDD～VDD，产生了不同方向的电场。C1的电场方向为自上而下，强度为VDD，使得C1的极化状态变为反向饱和极化-Ps；C2的电场方向为自下而上，强度为0，不影响C2的极化状态。
第二步，将板线PL置为高电平，使得两个铁电电容的正极板都为高电平。此时，C1与C2的两端电压分别为VDD～0与VDD～VDD，产生了不同方向的电场。C1的电场方向为自下而上，强度为VDD，使得C1的极化状态变为正向饱和极化+Ps；C2的电场方向为自上而下，强度为0，使得C2的极化状态回落到反向剩余极化-Pr。
第三步，将板线PL置为低电平，使得两个铁电电容的正极板都为低电平。此时，C1与C2的两端电压分别为0～0与VDD～0，产生了不同方向的电场。C1的电场方向为自上而下，强度为0，使得C1的极化状态回落到正向剩余极化+Pr；C2的电场方向为自下而上，强度为VDD，使得C2的极化状态变为正向饱和极化+Ps。至此，完成了写入“0”数据的操作，两个铁电电容的极化状态相反。
为了实现铁电存储器的写入操作，需要将字线WL置为高电平，使得两个NMOS管能够完全导通，将位线BL与BLN上的高电平VDD传递到两个铁电电容的负极板。这就要求字线WL上的高电平必须大于VDD+VTH，其中VTH是NMOS管的阈值电压。为了达到这个要求，就需要设计一种升压电路，能够为字线WL提供高于VDD+VTH的电压。本发明就是提出了一种升压电路的设计方法，能够有效地解决这个问题。
本发明的升压电路设计方法涉及三个部分：交叉耦合电荷泵电路，字线电平选择电路与两相非交叠时钟产生电路。其中，交叉耦合电荷泵电路是升压电路的核心部分，它能够将电源电压有效地提升到两倍电源电压，为存储单元的字线提供高于VDD+VTH的电压，从而消除了NMOS管的阈值损失，保证了存储单元中的NMOS管能够完全导通，传输接近电源电压的信号。字线电平选择电路是升压电路的控制部分，它根据译码器的输出，选择性地连接交叉耦合电荷泵电路的输出，实现了NMOS传输管的开关控制，避免了不必要的功耗。两相非交叠时钟产生电路是升压电路的驱动部分，它为交叉耦合电荷泵电路提供两相非交叠的时钟信号，保证了升压电路的稳定工作。综上所述，交叉耦合电荷泵电路、字线电平选择电路与两相非交叠时钟产生电路分别负责升压电路的电压值、输出控制与时钟驱动。
如图3-6所示，一种升压电路，包括两相非交叠时钟产生电路、交叉耦合电荷泵电路与电平选择电路，两相非交叠时钟产生电路输入端与时钟信号CLK连接，两相非交叠时钟产生电路输出端输出信号CLKA、信号CLKB与交叉耦合电荷泵电路输入端连接，交叉耦合电荷泵电路输出端与电平选择电路输入端连接，电平选择电路输出端与字线WL连接连接，交叉耦合电荷泵电路与电源信号VDD连接，电平选择电路与选择信号、电源信号VDD通信连接。
如图3所示，本发明的升压电路由三个模块构成：两相非交叠时钟产生电路，交叉耦合电荷泵电路与字线电平选择电路。两相非交叠时钟产生电路的作用是为交叉耦合电荷泵电路提供两相非交叠的时钟信号CLKA与CLKB，使得交叉耦合电荷泵电路能够在不同的时钟相位下进行充电与放电的操作，避免反向泄漏电流，提供稳定的输出电压。交叉耦合电荷泵电路的作用是将电源电压VDD升压至2VDD，并输出到字线电平选择电路。字线电平选择电路的作用是根据外部选择信号，向字线WL输出高电平2VDD或低电平0，实现字线WL上的电压控制。
如图4所示，两相非交叠时钟产生电路是由一个非门INV、三个缓冲器与两个与门组成，三个缓冲器分别为缓冲器BUFF、缓冲器BUFF1、缓冲器BUFF2，两个与门分别为与门AND1、与门AND2；
时钟信号CLK同时与缓冲器BUFF的输入端、非门INV的输入端连接；
缓冲器BUFF的输出端与与门AND1的一个输入端连接，与门AND1的另一个输入端与缓冲器BUFF2输出端连接，与门AND1输出端与缓冲器BUFF1输入端连接，缓冲器BUFF1输出端与信号CLKA连接；
非门INV的输出端与与门AND2的一个输入端连接，与门AND2的另一个输入端与缓冲器BUFF1输出端连接，与门AND2输出端与缓冲器BUFF2输入端连接，缓冲器BUFF2输出端与信号CLKB连接。
本发明的两相非交叠时钟产生电路是由一个非门、三个缓冲器与两个与门组成的，其中BUFF的延时与INV相等，BUFF1与BUFF2的延时分别为TB1与TB2。分析两相非交叠时钟的生成过程：
当1点及缓冲器BUFF的输出端由高电平变为低电平时，经过BUFF1的延时TB1后，CLKA由低电平变为高电平。此时，AND2的输出为低电平，经过BUFF2的延时TB2后，CLKB由高电平变为低电平。
当2点及非门INV的输出端由高电平变为低电平时，经过BUFF2的延时TB2后，CLKB由低电平变为高电平。此时，AND1的输出为低电平，经过BUFF1的延时TB1后，CLKA由高电平变为低电平。
这样，就能够实现两相不交叠的时钟信号，其脉冲宽度分别为：CLKA＝T/2-TB1，CLKB＝T/2-TB2。
如图5所示，交叉耦合电荷泵电路包括两个NMOS支路与四个PMOS输出管，NMOS支路包括NMOS管N6、NMOS管N7，PMOS输出管包括PMOS管P6、PMOS管P7、PMOS管P8、PMOS管P9；
NMOS管N6的源极、NMOS管N7的源极都与电源信号VDD连接，NMOS管N6的衬底、NMOS管N7的衬底接地；
NMOS管N6的漏极与节点A1连接，NMOS管N6的栅极与节点B1连接，NMOS管N7的栅极与节点A1连接，NMOS管N7的漏极与节点B1连接；
节点A1同时与电容C1的一端、电容C5的一端连接，电容C5的另一端接地，C1的另一端与两相非交叠时钟产生电路输出的信号CLKA连接，信号CLKA同时与电容C3一端连接，电容C3的另一端接地；
节点B1同时与电容C2的一端、电容C6的一端连接，电容C6的另一端接地，C2的另一端与两相非交叠时钟产生电路输出的信号CLKB连接，信号CLKB同时与电容C4一端连接，电容C4的另一端接地；
节点A1同时与PMOS管P6的源极、PMOS管P8的源极连接，PMOS管P6的栅极、PMOS管P8的栅极同时与节点B1连接，PMOS管P6的漏极与PMOS管P6的衬底同时与输出端VOUT连接；
节点B1同时与PMOS管P7的源极、PMOS管P9的源极连接，PMOS管P7的栅极、PMOS管P9的栅极同时与节点A1连接，PMOS管P7的漏极与PMOS管P7的衬底同时与输出端VOUT连接；
PMOS管P6的衬底、PMOS管P8的衬底、PMOS管P8的漏极、PMOS管P9的衬底、PMOS管P9的漏极、PMOS管P7的衬底相互连接；
耦合电荷泵电路是由两个NMOS支路N6、N7与四个PMOS输出管P6、P7、P8、P9组成的。该结构的工作原理可以分为以下几个步骤：
当CLKA为高电平时，节点A1的电压被电容C1耦合提升至VDD，使得N6导通，电源通过N6向节点B1充电，节点B1的电压达到VDD-VTH，其中VTH是NMOS管的阈值电压。
当CLKA变为低电平，CLKB变为高电平时，节点B1的电压被电容C2耦合提升至2VDD-VTH，使得N7关断，N6导通，电源通过N6向节点A1充电，节点A1的电压达到VDD。
当CLKB变为低电平，CLKA变为高电平时，节点A1的电压被电容C1耦合提升至2VDD，使得N7导通，N6关断，电源通过N7向节点B1充电，节点B1的电压达到VDD。
以此类推，节点A1与节点B1的电压会在VDD与2VDD之间交替变化，实现了电源电压的升压。
为了将升压后的电压输出到字线WL，需要接入一个由PMOS管P6、P7构成的选择电路，根据外部选择信号，选择节点A1或节点B1的电压作为输出。由于PMOS管存在寄生晶体管，如果衬底电位不合适，就会导致寄生晶体管导通，从而造成功耗的增加。为了避免这种情况，需要采用动态衬底偏置的方法，增加两个PMOS管P8、P9对P6、P7的衬底电位进行动态选择，使得衬底电位始终接近输出电压，从而减小寄生晶体管的导通概率。这样，就能够保证VOUT始终输出高电平2VDD。
如图6所示，电平选择电路包括NMOS连接支路与PMOS连接支路，NMOS连接支路包括NMOS管N1、NMOS管N2、NMOS管N3、NMOS管N4与NMOS管N5，PMOS连接支路包括PMOS管P1、PMOS管P2、PMOS管P3、PMOS管P4与PMOS管P5；
交叉耦合电荷泵电路的输出端VOUT同时与PMOS管P1的源极、PMOS管P1的衬底连接，
PMOS管P1的漏极与节点A连接，PMOS管P1的栅极与节点B连接，NMOS管N1的栅极与选择信号连接，选择信号为外部的字线译码电路的输出信号，NMOS管N1的漏极与节点A连接，NMOS管N1的源极与NMOS管N1的衬底接地；
PMOS管P2的栅极、NMOS管N2的栅极同时与选择信号连接，PMOS管P2的源极、PMOS管P2的衬底都与电源信号VDD连接，PMOS管P2的漏极与NMOS管N2的漏记、NMOS管N3的栅极连接；
PMOS管P3的源极、PMOS管P3的衬底同时与交叉耦合电荷泵电路的输出端VOUT连接，PMOS管P3的栅极与节点A连接，PMOS管P3的漏极与节点B连接，节点B与NMOS管N3的漏极连接，NMOS管N3的源极与NMOS管N3的衬底接地；
PMOS管P4的源极、PMOS管P4的衬底同时与交叉耦合电荷泵电路的输出端VOUT连接，节点B同时与PMOS管P4的栅极、NMOS管N4的栅极连接，PMOS管P4的漏极、PMOS管P5的栅极、NMOS管N4的漏极、NMOS管N5的栅极相互连接，NMOS管N4的源极与NMOS管N4的衬底接地；
PMOS管P5的源极、PMOS管P5的衬底同时与交叉耦合电荷泵电路的输出端VOUT连接，PMOS管P5的漏极与NMOS管N5的漏极连接，PMOS管P5的漏极、NMOS管N5的漏极同时与端口Y连接，端口Y与外部的字线WL连接；NMOS管N5的源极与NMOS管N5的衬底接地；
在电平选择电路中，A1端口接收字线升压电路的输出信号，A2端口接收外部的字线译码电路的输出信号。字线译码电路的电源电压为VDD，所以A2端口的高电平信号的电压也为VDD。Y端口输出的信号作为2T2C存储单元的NMOS管的栅极信号。
电平选择电路的工作原理。当A2端口的信号为低电平时，N1管处于截止状态，N3管处于饱和状态，B点被拉低至接近0V，P1管处于饱和状态，A点被拉高至与A1端口的信号电压相同，该电压高于VDD。P3管处于截止状态，所以B点的电压不受其影响。由于B点的电压低于P4管的栅源电压，P4管处于饱和状态，同时N5管也处于饱和状态，因为其栅源电压大于阈值电压。所以Y端口的电压被拉低至接近0V，2T2C存储单元的NMOS管的栅极电压也为0V，导致NMOS管处于截止状态。
当A2端口的高电平为电源电压VDD时，N1管处于饱和状态，N3管处于截止状态，A点被拉低至接近0V，P3管处于饱和状态，B点被拉高至与A1端口的信号电压相同，该电压为2VDD。P1管处于截止状态，所以A点的电压不受其影响。由于B点的电压高于P4管的栅源电压，P4管处于截止状态，同时N5管也处于截止状态，因为其栅源电压小于阈值电压。所以Y端口的电压被拉高至与A1端口的信号电压相同，该电压为2VDD。最后，2T2C存储单元的NMOS管的栅极电压也为2VDD，高于VDD+VTH，使NMOS管处于饱和状态，并且由于位线上的高电平信号的电压与VDD相同，而NMOS管的栅源电压高于VDD+VTH，所以可以消除NMOS管的阈值损失。
本发明的交叉耦合电荷泵电路与现有的四相位时钟电荷泵电路相比，具有以下优点：
本发明结构简单，占用面积小。本发明的交叉耦合电荷泵电路只需要两个NMOS管与四个PMOS管，就能够实现电源电压的升压。而现有的四相位时钟电荷泵电路至少需要八个MOS管，包括四个NMOS管与四个PMOS管，来实现相同的功能。这样，本发明的交叉耦合电荷泵电路就能够大大降低电路的复杂度与芯片的面积。
本发明时钟控制方便，输出电压稳定。本发明的交叉耦合电荷泵电路只需要两相非交叠时钟CLKA和CLKB，就能够实现电荷的充放电过程。而现有的四相位时钟电荷泵电路需要四相不交叠的时钟信号，这样的时钟信号不容易产生，并且容易受到噪声的干扰。此外，本发明的交叉耦合电荷泵电路的输出电压没有阈值电压的损失，而现有的四相位时钟电荷泵电路的输出电压仍然会受到阈值电压的影响，导致输出电压的不稳定。
本发明的电压增益高，转换效率高，纹波小。本发明的交叉耦合电荷泵电路可以在较短的时间内输出高电压，一般只需要两个时钟周期，就能够输出稳定的高电压。而现有的四相位时钟电荷泵电路需要更长的时间，才能够输出稳定的高电压。当电荷泵稳定工作时，本发明的交叉耦合电荷泵电路可以在每个时钟周期内，通过两条支路分别给负载电容供电，从而减小输出电压的纹波。而现有的四相位时钟电荷泵电路只能在每两个时钟周期内，给负载电容供电一次，从而导致输出电压的纹波较大。此外，本发明的交叉耦合电荷泵电路中没有承载高压的MOS管，可以完全采用低压管进行设计，这样就能够减小寄生参数、阈值电压与面积等，从而提高电路的转换效率。
本发明中的两相非交叠时钟产生电路，有多种实现方式，只要能产生两相非交叠时钟的电路都可替代本方案。
本发明三个模块组成的字线升压系统，字线升压系统由两相非交叠的时钟产生电路、交叉耦合电荷泵电路与电平选择电路组成。本发明首次将交叉耦合电荷泵电路应用于铁电存储器的字线升压电路中，并且提供了全套电路设计方案。相比于现有技术，使用了更精简的电路设计，更高效的升压电路模块，并且能快速启动，输出稳定的高电压，消除传输管阈值电压的影响。
对于本领域技术人员而言；显然本发明不限于上述示范性实施例的细节；而且在不背离本发明的精神或基本特征的情况下；能够以其他的具体形式实现本发明。因此；无论从哪一点来看；均应将实施例看作是示范性的；而且是非限制性的；本发明的范围由所附权利要求而不是上述说明限定；因此旨在将落在权利要求的等同要件的含义与范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外；应当理解；虽然本说明书按照实施方式加以描述；但并非每个实施方式仅包含一个独立的技术方案；说明书的这种叙述方式仅仅是为清楚起见；本领域技术人员应当将说明书作为一个整体；各实施例中的技术方案也可以经适当组合；形成本领域技术人员可以理解的其他实施方式。
Claims (9)
1.一种升压电路，其特征在于，包括两相非交叠时钟产生电路、交叉耦合电荷泵电路与电平选择电路，所述两相非交叠时钟产生电路输入端输入连接有时钟信号CLK和电源信号VDD，两相非交叠时钟产生电路输出端输出信号CLKA、信号CLKB，并输出连接至交叉耦合电荷泵电路的输入端，交叉耦合电荷泵电路输出端与电平选择电路输入端连接，电平选择电路输出端与字线WL连接，交叉耦合电荷泵电路与电源信号VDD连接，电平选择电路与选择信号、电源信号VDD通信连接；
所述两相非交叠时钟产生电路为交叉耦合电荷泵电路提供两相非交叠的时钟信号CLKA与CLKB，使得交叉耦合电荷泵电路在不同的时钟相位下进行充电与放电的操作；
所述交叉耦合电荷泵电路将电源电压升压至两倍，并输出到字线电平选择电路；
所述字线电平选择电路根据外部选择信号向字线WL输出两倍的高电平电压或低电平0，实现字线WL上的电压控制。
2.根据权利要求1所述的一种升压电路，其特征在于，所述两相非交叠时钟产生电路是由一个非门INV、三个缓冲器与两个与门组成，三个缓冲器分别为缓冲器BUFF、缓冲器BUFF1、缓冲器BUFF2，两个与门分别为与门AND1、与门AND2；
所述缓冲器BUFF的输入端、非门INV的输入端同时输入连接时钟信号CLK；
所述缓冲器BUFF的输出端与与门AND1的一个输入端连接，与门AND1的另一个输入端与缓冲器BUFF2输出端连接，与门AND1输出端与缓冲器BUFF1输入端连接，缓冲器BUFF1输出端与信号CLKA连接；
所述非门INV的输出端与与门AND2的一个输入端连接，与门AND2的另一个输入端与缓冲器BUFF1输出端连接，与门AND2输出端与缓冲器BUFF2输入端连接，缓冲器BUFF2输出端与信号CLKB连接。
3.根据权利要求2所述的一种升压电路，其特征在于，所述交叉耦合电荷泵电路包括两个NMOS支路与四个PMOS输出管，所述NMOS支路包括NMOS管N6、NMOS管N7，PMOS输出管包括PMOS管P6、PMOS管P7、PMOS管P8、PMOS管P9；
所述NMOS管N6的漏极连接至节点A1，NMOS管N6的栅极连接至节点B1，NMOS管N7的栅极与节点A1连接，NMOS管N7的漏极与节点B1连接；
所述节点A1同时与电容C1的一端、电容C5的一端连接，电容C5的另一端接地，C1的另一端与两相非交叠时钟产生电路输出的信号CLKA连接，信号CLKA同时与电容C3一端连接，电容C3的另一端接地；
所述节点B1同时与电容C2的一端、电容C6的一端连接，电容C6的另一端接地，C2的另一端与两相非交叠时钟产生电路输出的信号CLKB连接，信号CLKB同时与电容C4一端连接，电容C4的另一端接地；
所述节点A1同时与PMOS管P6的源极、PMOS管P8的源极连接，PMOS管P6的栅极、PMOS管P8的栅极同时与节点B1连接，PMOS管P6的漏极与PMOS管P6的衬底同时与输出端VOUT连接；
所述节点B1同时与PMOS管P7的源极、PMOS管P9的源极连接，PMOS管P7的栅极、PMOS管P9的栅极同时与节点A1连接，PMOS管P7的漏极与PMOS管P7的衬底同时与输出端VOUT连接；
所述PMOS管P6的衬底、PMOS管P8的衬底、PMOS管P8的漏极、PMOS管P9的衬底、PMOS管P9的漏极、PMOS管P7的衬底相互连接。
4.根据权利要求3所述的一种升压电路，其特征在于，所述NMOS管N6的源极、NMOS管N7的源极都与电源信号VDD连接，NMOS管N6的衬底、NMOS管N7的衬底接地。
5.根据权利要求4所述的一种升压电路，其特征在于，所述电平选择电路包括NMOS连接支路与PMOS连接支路，所述NMOS连接支路包括NMOS管N1、NMOS管N2、NMOS管N3、NMOS管N4与NMOS管N5，PMOS连接支路包括PMOS管P1、PMOS管P2、PMOS管P3、PMOS管P4与PMOS管P5；
所述交叉耦合电荷泵电路的输出端VOUT同时与PMOS管P1的源极、PMOS管P1的衬底连接；
所述PMOS管P1的漏极连接至节点A，PMOS管P1的栅极连接至节点B，NMOS管N1的栅极与选择信号连接，NMOS管N1的漏极与节点A连接；
所述PMOS管P2的栅极、NMOS管N2的栅极同时与选择信号连接，PMOS管P2的源极、PMOS管P2的衬底都与电源信号VDD连接，PMOS管P2的漏极与NMOS管N2的漏记、NMOS管N3的栅极连接；
所述PMOS管P3的源极、PMOS管P3的衬底同时与交叉耦合电荷泵电路的输出端VOUT连接，PMOS管P3的栅极与节点A连接，PMOS管P3的漏极与节点B连接，节点B与NMOS管N3的漏极连接；
所述PMOS管P4的源极、PMOS管P4的衬底同时与交叉耦合电荷泵电路的输出端VOUT连接，节点B同时与PMOS管P4的栅极、NMOS管N4的栅极连接，PMOS管P4的漏极、PMOS管P5的栅极、NMOS管N4的漏极、NMOS管N5的栅极相互连接；
所述PMOS管P5的源极、PMOS管P5的衬底同时与交叉耦合电荷泵电路的输出端VOUT连接，PMOS管P5的漏极与NMOS管N5的漏极连接，PMOS管P5的漏极、NMOS管N5的漏极同时与端口Y连接，端口Y与外部的字线WL连接。
6.根据权利要求5所述的一种升压电路，其特征在于，所述NMOS管N1的源极与NMOS管N1的衬底接地，NMOS管N3的源极与NMOS管N3的衬底接地，NMOS管N4的源极与NMOS管N4的衬底接地，NMOS管N5的源极与NMOS管N5的衬底接地。
7.一种非易失性存储器，其特征在于，包括权利要求1-6任一所述的升压电路，所述字线WL另一端与FRAM存储器通信连接，FRAM存储器与位线BL、位线BLN通信连接，FRAM存储器与板线PL连接。
8.根据权利要求7所述的一种非易失性存储器，其特征在于，所述FRAM存储器为2T2C结构的铁电存储器，FRAM存储器包括NMOS管N8、NMOS管N9、铁电电容C7与铁电电容C8，字线WL同时与NMOS管N8的栅极、NMOS管N9的栅极连接；
所述NMOS管N8的漏极与位线BL连接，NMOS管N9的漏极与位线BLN连接；
所述NMOS管N8的源极与铁电电容C7负极连接，铁电电容C7正极与板线PL连接，NMOS管N9的源极与铁电电容C8负极连接，铁电电容C8正极与板线PL连接。
9.根据权利要求8所述的一种非易失性存储器，其特征在于，所述NMOS管N8与NMOS管N9的衬底接地。
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