JP3314951B2 - 電荷ポンプ回路 - Google Patents
電荷ポンプ回路Info
- Publication number
- JP3314951B2 JP3314951B2 JP8118392A JP8118392A JP3314951B2 JP 3314951 B2 JP3314951 B2 JP 3314951B2 JP 8118392 A JP8118392 A JP 8118392A JP 8118392 A JP8118392 A JP 8118392A JP 3314951 B2 JP3314951 B2 JP 3314951B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- node
- coupled
- drain
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Description
【０００１】
【産業上の利用分野】本発明は、大略、電気的に消去可
能な書込み可能リードオンリメモリ（ＥＥＰＲＯＭ）に
関するものであって、更に詳細には、ＥＥＰＲＯＭをプ
ログラム即ち書込むのに必要な電圧レベルを供給するた
めに使用される回路及び方法に関するものである。
能な書込み可能リードオンリメモリ（ＥＥＰＲＯＭ）に
関するものであって、更に詳細には、ＥＥＰＲＯＭをプ
ログラム即ち書込むのに必要な電圧レベルを供給するた
めに使用される回路及び方法に関するものである。
【０００２】
【従来の技術】ＥＥＰＲＯＭをプログラムするために必
要な電圧信号を供給するために使用される回路はチャー
ジポンプ即ち電荷ポンプと呼ばれる。このような回路は
一般的に公知である。
要な電圧信号を供給するために使用される回路はチャー
ジポンプ即ち電荷ポンプと呼ばれる。このような回路は
一般的に公知である。
【０００３】図１は公知の電荷ポンプ１０を示してい
る。この回路の目的は、外部ピンＶppinに表われる電圧
を、プログラム即ち書込まれるべきメモリセルへ結合さ
れている内部ノードであるＶpp1 へ通過させることであ
る。理想的には、ＶppinとＶpp1 との間に電圧の損失が
存在しないものである。
る。この回路の目的は、外部ピンＶppinに表われる電圧
を、プログラム即ち書込まれるべきメモリセルへ結合さ
れている内部ノードであるＶpp1 へ通過させることであ
る。理想的には、ＶppinとＶpp1 との間に電圧の損失が
存在しないものである。
【０００４】ＥＥＰＲＯＭがプログラム即ち書込みが行
なわれる場合、ＳＴＲ （尚、英文字記号の後のアンダ
ーラインは英文字記号の上のオーバーラインと同じ意味
である）が低状態となる。トランジスタ１１，１３，３
３のゲートは全てこの信号を受取り、これらのトランジ
スタはターンオフする。同時的に、ＳＴＲ がインバー
タ２５へ印加され、その結果得られる信号がトランジス
タ２７のゲートへ印加される。トランジスタ２７はター
ンオンし、Ｖcc−Ｖt （尚、Ｖt は与えられたトランジ
スタにおける電圧降下である）の電圧をノード４へ印加
する。
なわれる場合、ＳＴＲ （尚、英文字記号の後のアンダ
ーラインは英文字記号の上のオーバーラインと同じ意味
である）が低状態となる。トランジスタ１１，１３，３
３のゲートは全てこの信号を受取り、これらのトランジ
スタはターンオフする。同時的に、ＳＴＲ がインバー
タ２５へ印加され、その結果得られる信号がトランジス
タ２７のゲートへ印加される。トランジスタ２７はター
ンオンし、Ｖcc−Ｖt （尚、Ｖt は与えられたトランジ
スタにおける電圧降下である）の電圧をノード４へ印加
する。
【０００５】従って、クロック信号ＣＬＫは高電圧レベ
ルへ移行する。２進論理信号が論理０に対して０Ｖの電
圧レベルに対応し且つ２進論理１に対し５Ｖの電圧レベ
ルに対応するものと仮定すると、ノード４はＶcc−Ｖt
＋Ｖclk ×ＸＶに到達し、尚Ｖclk はクロックの振幅の
振れであり且つＸはＸ＝ＣD ／（ＣD ＋ＣS ）として計
算される容量分割比であり、尚ＣD はポンプコンデンサ
２１及び２３の値であり且つＣs はノード４上の全接合
容量であり、Ｖccが５Ｖであると仮定すると、ほぼ９Ｖ
である。ＣＬＫが高であるので、ＣＬＫ は低である。
この時点において、トランジスタ１７，１９，２９は全
てオンである。なぜならば、それらのゲートはノード４
から高電圧を受取るからである。トランジスタ１５のゲ
ート及びドレインはＣＬＫ へ結合されているので、ト
ランジスタ１５はターンオフする。トランジスタ１７が
導通状態であると、ノード６はＶ4 −ＶT へ電圧が上昇
し、更にコンデンサ２３を充電する。ノード６はＶppin
の一部、即ち約７−８Ｖに制限される。ノード８はＶ4
−ＶT へ上昇し、尚Ｖ4 はノード４上の電圧である。
ルへ移行する。２進論理信号が論理０に対して０Ｖの電
圧レベルに対応し且つ２進論理１に対し５Ｖの電圧レベ
ルに対応するものと仮定すると、ノード４はＶcc−Ｖt
＋Ｖclk ×ＸＶに到達し、尚Ｖclk はクロックの振幅の
振れであり且つＸはＸ＝ＣD ／（ＣD ＋ＣS ）として計
算される容量分割比であり、尚ＣD はポンプコンデンサ
２１及び２３の値であり且つＣs はノード４上の全接合
容量であり、Ｖccが５Ｖであると仮定すると、ほぼ９Ｖ
である。ＣＬＫが高であるので、ＣＬＫ は低である。
この時点において、トランジスタ１７，１９，２９は全
てオンである。なぜならば、それらのゲートはノード４
から高電圧を受取るからである。トランジスタ１５のゲ
ート及びドレインはＣＬＫ へ結合されているので、ト
ランジスタ１５はターンオフする。トランジスタ１７が
導通状態であると、ノード６はＶ4 −ＶT へ電圧が上昇
し、更にコンデンサ２３を充電する。ノード６はＶppin
の一部、即ち約７−８Ｖに制限される。ノード８はＶ4
−ＶT へ上昇し、尚Ｖ4 はノード４上の電圧である。
【０００６】ＣＬＫが低状態へ移行し且つＣＬＫ が高
状態へ移行すると、トランジスタ１５がターンオンし、
ノード６上の電圧が上昇し、且つノード４上の電圧が降
下し始める。しかしながら、コンデンサ２１上の電荷
は、トランジスタ１５を介しての電流により支持され
る。なぜならば、ノード６上の電圧がＣＬＫ が高状態
へ移行することにより上昇し、且つノード４上の電圧は
約１２Ｖへ降下するに過ぎないからである。ＣＬＫ及び
ＣＬＫ 信号が再度逆転すると、ノード４上の電圧が再
度上昇する。トランジスタ１９が再度ターンオンする
と、ノード８上の電圧も上昇する。
状態へ移行すると、トランジスタ１５がターンオンし、
ノード６上の電圧が上昇し、且つノード４上の電圧が降
下し始める。しかしながら、コンデンサ２１上の電荷
は、トランジスタ１５を介しての電流により支持され
る。なぜならば、ノード６上の電圧がＣＬＫ が高状態
へ移行することにより上昇し、且つノード４上の電圧は
約１２Ｖへ降下するに過ぎないからである。ＣＬＫ及び
ＣＬＫ 信号が再度逆転すると、ノード４上の電圧が再
度上昇する。トランジスタ１９が再度ターンオンする
と、ノード８上の電圧も上昇する。
【０００７】約１マイクロ秒の後に、該回路は安定化
し、ノード４は１５及び１７Ｖの間の電圧で変動する。
理想的には、トランジスタ２９及び１９のゲートへ結合
されているノード４上の電圧はＶppin電圧をノード２か
らノード１２へ通過させるべきである。
し、ノード４は１５及び１７Ｖの間の電圧で変動する。
理想的には、トランジスタ２９及び１９のゲートへ結合
されているノード４上の電圧はＶppin電圧をノード２か
らノード１２へ通過させるべきである。
【０００８】上述したタイプの電荷ポンプは幾つかの欠
点を有している。トランジスタ１１，１３，３３の各々
はそれらのゲートをプログラミング即ち書込み期間中接
地させている。このことは、トランジスタの逆ブレーク
ダウンを発生することなしにそれらのドレインへ印加す
ることが可能な全電圧を制限している。更に、ブレーク
ダウンが発生しない場合であっても、接地へのリーク電
流が発生し、Ｖpp1 への電圧の損失を発生させる。図１
に示した如く、約１６．５Ｖの最大電圧が、ブレークダ
ウンが発生する前に、トランジスタ１１及び１３のドレ
インへ印加される場合がある。更に、この条件は、トラ
ンジスタの２９のゲートへ印加することが可能な最大電
圧を制限している。
点を有している。トランジスタ１１，１３，３３の各々
はそれらのゲートをプログラミング即ち書込み期間中接
地させている。このことは、トランジスタの逆ブレーク
ダウンを発生することなしにそれらのドレインへ印加す
ることが可能な全電圧を制限している。更に、ブレーク
ダウンが発生しない場合であっても、接地へのリーク電
流が発生し、Ｖpp1 への電圧の損失を発生させる。図１
に示した如く、約１６．５Ｖの最大電圧が、ブレークダ
ウンが発生する前に、トランジスタ１１及び１３のドレ
インへ印加される場合がある。更に、この条件は、トラ
ンジスタの２９のゲートへ印加することが可能な最大電
圧を制限している。
【０００９】該回路が平衡状態に到達した後に、ノード
４は１５Ｖと１７Ｖとの間で変動し、ＡＣ電圧を確立す
る。このＡＣ電圧は、ノード２上のＤＣ電圧をＶpp1 へ
通過させるために使用される。この結果、Ｖpp1 がＶ
ppinに近ずく際に、ノード４とノード８及びノード４と
ノード１２との間でＡＣカップリングが発生する。この
カップリングもＶpp1 へ供給することが可能な電荷量を
減少させる。
４は１５Ｖと１７Ｖとの間で変動し、ＡＣ電圧を確立す
る。このＡＣ電圧は、ノード２上のＤＣ電圧をＶpp1 へ
通過させるために使用される。この結果、Ｖpp1 がＶ
ppinに近ずく際に、ノード４とノード８及びノード４と
ノード１２との間でＡＣカップリングが発生する。この
カップリングもＶpp1 へ供給することが可能な電荷量を
減少させる。
【００１０】該電荷ポンプは、又、２つの別個のクロッ
ク信号ＣＬＫ及びＣＬＫ を使用している。これら２つ
のクロックが互いにスキューすると、電荷ポンプの効率
が減少する。なぜならば、ノード４が最適なものよりも
低いレベルへ放電するからである。
ク信号ＣＬＫ及びＣＬＫ を使用している。これら２つ
のクロックが互いにスキューすると、電荷ポンプの効率
が減少する。なぜならば、ノード４が最適なものよりも
低いレベルへ放電するからである。
【００１１】
【発明が解決しようとする課題】本発明は、上述した如
き従来技術の欠点を解消した電荷ポンプを提供すること
を目的とする。
き従来技術の欠点を解消した電荷ポンプを提供すること
を目的とする。
【００１２】
【課題を解決するための手段】本発明は、一実施態様に
おいて、ＥＥＰＲＯＭをプログラム即ち書込みを行なう
のに必要な電荷を供給する電荷ポンプを有している。本
発明は、デプリショントランジスタを設け、それらのゲ
ートを接地されたゲートを有する場合のある任意のトラ
ンジスタと直列的にＶccへ接続させている。このこと
は、接地ゲートトランジスタに対してブレークダウン電
圧（ドレイン対ソース）を１６．５Ｖから２２Ｖへ増加
させ且つプログラミング（書込み）電圧を供給するため
に一層高いゲート電圧とすることを可能としている。
おいて、ＥＥＰＲＯＭをプログラム即ち書込みを行なう
のに必要な電荷を供給する電荷ポンプを有している。本
発明は、デプリショントランジスタを設け、それらのゲ
ートを接地されたゲートを有する場合のある任意のトラ
ンジスタと直列的にＶccへ接続させている。このこと
は、接地ゲートトランジスタに対してブレークダウン電
圧（ドレイン対ソース）を１６．５Ｖから２２Ｖへ増加
させ且つプログラミング（書込み）電圧を供給するため
に一層高いゲート電圧とすることを可能としている。
【００１３】本発明は、又、プログラミング（書込み）
電圧を供給するためにＤＣ電圧を使用しており、そのこ
とは、プログラミング電圧のより良い内部的制御を行な
うことを可能とし且つ公知の電荷ポンプのＡＣカップリ
ングを回避している。更に、単に１つのクロック信号が
使用されるに過ぎないので、クロックスキュー及びそれ
に関連する問題は除去されている。本発明は、入力ノー
ド５４に入力される電荷入力信号ＶPPINを出力ノードか
ら電荷出力信号ＶPP1として出力させる電荷ポンプ回路
５０において、第一信号ＳＴＲに応答して第一電圧ＶCC
を第一ノード５２へ印加させる第一スイッチ手段ＳＷ
１、前記第一信号を反転した第二信号ＳＴＲ＿に応答し
て前記第一ノードを接地電圧へ結合させる第二スイッチ
手段ＳＷ２、クロック信号ＣＬＫが供給された場合にク
ロック電圧を前記第一ノードへ印加させ且つ前記クロッ
ク信号が供給されない場合に前記第一ノード上のクロッ
ク電圧を維持する第三スイッチ手段ＳＷ３、前記第二信
号に応答して前記出力ノードを前記第一電圧へ結合させ
る第四スイッチ手段ＳＷ４、前記第一ノード上の電圧に
応答して前記入力ノードで受取られた前記電荷入力信号
を前記電荷出力信号として前記出力ノードへから出力さ
せる第五スイッチ手段ＳＷ５、を有していることを特徴
とする電荷ポンプ回路を提供している。好適には、前記
第一スイッチ手段ＳＷ１が第一トランジスタ５１と第二
トランジスタ５３とを有しており、前記第一トランジス
タは前記第一電圧を受取るソースと前記第一信号を受取
るゲートとドレインとを具備しており、前記第二トラン
ジスタは前記第一トランジスタのドレインへ結合してい
るソースと前記第一電圧を受取るゲートと前記第一ノー
ドへ結合しているドレインとを具備している。好適に
は、前記第二スイッチ手段が第三トランジスタ５５と第
四トランジスタ５７とを有しており、前記第三トランジ
スタは前記第一ノードへ結合しているソースと前記第一
電圧へ結合しているゲートとドレインとを具備してお
り、前記第四トランジスタは前記第三トランジスタのド
レインへ結合しているソースと前記第二信号を受取るゲ
ートと接地電圧へ結合しているドレインとを具備してい
る。好適には、前記第三スイッチ手段が、一端において
前記クロック信号を受け取り且つ他端が第二ノード５６
へ結合されている第一コンデンサ７２と、前記第二ノー
ド及び前記第一ノードの間に結合されているダイオード
手段６９と、接地電圧及び前記第一ノードの間に結合さ
れている第二コンデンサ７１と、第五トランジスタ６７
とを有しており、前記第五トランジスタは前記第二ノー
ドへ結合しているソースと前記第一ノードへ結合されて
いるゲートと前記入力ノードへ結合しているドレインと
を具備している。好適には、前記第四スイッチ手段は第
六トランジスタ５９と第七トランジスタ６１とを有して
おり、前記第六トランジスタは前記第一電圧へ結合され
ているソースと前記第二信号を受取るゲートとドレイン
とを具備しており、前記第七トランジスタは前記第六ト
ランジスタのドレインへ結合しているソースと前記第一
電圧を受取るゲートと前記出力ノードへ結合しているド
レインとを具備している。好適には、前記第五スイッチ
手段が第八トランジスタ６３を有しており、前記第八ト
ランジスタは前記出力ノードへ結合しているソースと前
記第一ノードへ結合しているゲートと前記入力ノードへ
結合しているドレインとを具備している。好適には、前
記ダイオード手段が第九トランジスタ６９を有してお
り、前記第九トランジスタは前記第二ノードへ共通に結
合しているゲート及びソースと前記第一ノードへ結合し
ているドレインとを具備している。
電圧を供給するためにＤＣ電圧を使用しており、そのこ
とは、プログラミング電圧のより良い内部的制御を行な
うことを可能とし且つ公知の電荷ポンプのＡＣカップリ
ングを回避している。更に、単に１つのクロック信号が
使用されるに過ぎないので、クロックスキュー及びそれ
に関連する問題は除去されている。本発明は、入力ノー
ド５４に入力される電荷入力信号ＶPPINを出力ノードか
ら電荷出力信号ＶPP1として出力させる電荷ポンプ回路
５０において、第一信号ＳＴＲに応答して第一電圧ＶCC
を第一ノード５２へ印加させる第一スイッチ手段ＳＷ
１、前記第一信号を反転した第二信号ＳＴＲ＿に応答し
て前記第一ノードを接地電圧へ結合させる第二スイッチ
手段ＳＷ２、クロック信号ＣＬＫが供給された場合にク
ロック電圧を前記第一ノードへ印加させ且つ前記クロッ
ク信号が供給されない場合に前記第一ノード上のクロッ
ク電圧を維持する第三スイッチ手段ＳＷ３、前記第二信
号に応答して前記出力ノードを前記第一電圧へ結合させ
る第四スイッチ手段ＳＷ４、前記第一ノード上の電圧に
応答して前記入力ノードで受取られた前記電荷入力信号
を前記電荷出力信号として前記出力ノードへから出力さ
せる第五スイッチ手段ＳＷ５、を有していることを特徴
とする電荷ポンプ回路を提供している。好適には、前記
第一スイッチ手段ＳＷ１が第一トランジスタ５１と第二
トランジスタ５３とを有しており、前記第一トランジス
タは前記第一電圧を受取るソースと前記第一信号を受取
るゲートとドレインとを具備しており、前記第二トラン
ジスタは前記第一トランジスタのドレインへ結合してい
るソースと前記第一電圧を受取るゲートと前記第一ノー
ドへ結合しているドレインとを具備している。好適に
は、前記第二スイッチ手段が第三トランジスタ５５と第
四トランジスタ５７とを有しており、前記第三トランジ
スタは前記第一ノードへ結合しているソースと前記第一
電圧へ結合しているゲートとドレインとを具備してお
り、前記第四トランジスタは前記第三トランジスタのド
レインへ結合しているソースと前記第二信号を受取るゲ
ートと接地電圧へ結合しているドレインとを具備してい
る。好適には、前記第三スイッチ手段が、一端において
前記クロック信号を受け取り且つ他端が第二ノード５６
へ結合されている第一コンデンサ７２と、前記第二ノー
ド及び前記第一ノードの間に結合されているダイオード
手段６９と、接地電圧及び前記第一ノードの間に結合さ
れている第二コンデンサ７１と、第五トランジスタ６７
とを有しており、前記第五トランジスタは前記第二ノー
ドへ結合しているソースと前記第一ノードへ結合されて
いるゲートと前記入力ノードへ結合しているドレインと
を具備している。好適には、前記第四スイッチ手段は第
六トランジスタ５９と第七トランジスタ６１とを有して
おり、前記第六トランジスタは前記第一電圧へ結合され
ているソースと前記第二信号を受取るゲートとドレイン
とを具備しており、前記第七トランジスタは前記第六ト
ランジスタのドレインへ結合しているソースと前記第一
電圧を受取るゲートと前記出力ノードへ結合しているド
レインとを具備している。好適には、前記第五スイッチ
手段が第八トランジスタ６３を有しており、前記第八ト
ランジスタは前記出力ノードへ結合しているソースと前
記第一ノードへ結合しているゲートと前記入力ノードへ
結合しているドレインとを具備している。好適には、前
記ダイオード手段が第九トランジスタ６９を有してお
り、前記第九トランジスタは前記第二ノードへ共通に結
合しているゲート及びソースと前記第一ノードへ結合し
ているドレインとを具備している。
【００１４】
【実施例】図２は本発明の好適実施例に基づいて構成さ
れた回路を示している。ＥＥＰＲＯＭのプログラミング
即ち書込み期間中、ＳＴＲは高状態へ移行し且つＳＴＲ
は低状態へ移行する。トランジスタ５９及び５７がター
ンオフし且つトランジスタ５１がターンオンする。トラ
ンジスタ５３，６１，５５のゲートはＶccへ結合されて
いるので、これらのトランジスタは常にオンである。従
って、ＳＴＲが高状態へ移行すると、ノード５２がＶcc
−ＶT へ充電する。ＳＴＲ が高状態であると、プログ
ラミング即ち書込みのために本ポンプが使用されること
はなく、且つノード５２上の電荷はトランジスタ５５及
び５７を介して接地へ排出され、そのことは、トランジ
スタ６３をシャットオフさせる。
れた回路を示している。ＥＥＰＲＯＭのプログラミング
即ち書込み期間中、ＳＴＲは高状態へ移行し且つＳＴＲ
は低状態へ移行する。トランジスタ５９及び５７がター
ンオフし且つトランジスタ５１がターンオンする。トラ
ンジスタ５３，６１，５５のゲートはＶccへ結合されて
いるので、これらのトランジスタは常にオンである。従
って、ＳＴＲが高状態へ移行すると、ノード５２がＶcc
−ＶT へ充電する。ＳＴＲ が高状態であると、プログ
ラミング即ち書込みのために本ポンプが使用されること
はなく、且つノード５２上の電荷はトランジスタ５５及
び５７を介して接地へ排出され、そのことは、トランジ
スタ６３をシャットオフさせる。
【００１５】ＳＴＲが高状態であり且つＳＴＲ が低状
態であると、最初の高ＣＬＫパルスが充電プロセスを開
始する。ＣＬＫが高状態へ移行すると、順方向バイアス
したダイオードとして作用するトランジスタ６９がター
ンオンする。Ｖcc−ＶT の電圧レベルにあったノード５
２は、Ｖcc−２ＶT ＋Ｖclk ×Ｘへ上昇する。尚、Ｘは
前に定義したものと同一の容量比である。この電圧は、
トランジスタ６７へフィードバックされて、該トランジ
スタをターンオンさせ、且つその際にノード５６及び５
２上の電圧を更に増加させる。
態であると、最初の高ＣＬＫパルスが充電プロセスを開
始する。ＣＬＫが高状態へ移行すると、順方向バイアス
したダイオードとして作用するトランジスタ６９がター
ンオンする。Ｖcc−ＶT の電圧レベルにあったノード５
２は、Ｖcc−２ＶT ＋Ｖclk ×Ｘへ上昇する。尚、Ｘは
前に定義したものと同一の容量比である。この電圧は、
トランジスタ６７へフィードバックされて、該トランジ
スタをターンオンさせ、且つその際にノード５６及び５
２上の電圧を更に増加させる。
【００１６】ＣＬＫが低状態へ移行すると、コンデンサ
７１はノード５２上の電圧を維持する。該クロックが高
状態から低状態へ移行すると、トランジスタ６９は逆バ
イアス状態となる。このことは、ノード５２上の電圧を
分離状態とさせる。
７１はノード５２上の電圧を維持する。該クロックが高
状態から低状態へ移行すると、トランジスタ６９は逆バ
イアス状態となる。このことは、ノード５２上の電圧を
分離状態とさせる。
【００１７】相継ぐクロックパルスによりノード５２
が、温度及びＶccに依存して、１５Ｖと１７Ｖとの間の
電圧に到達し且つその電圧を保持する。その電圧は、公
知技術と対比して、ＤＣ電圧である。なぜならば、コン
デンサがノード５２上の電圧を接地へ放電させることが
ないからである。更に、ノード５２上の電圧上昇が従来
技術の場合と比較して一層直線的な態様で発生する。
が、温度及びＶccに依存して、１５Ｖと１７Ｖとの間の
電圧に到達し且つその電圧を保持する。その電圧は、公
知技術と対比して、ＤＣ電圧である。なぜならば、コン
デンサがノード５２上の電圧を接地へ放電させることが
ないからである。更に、ノード５２上の電圧上昇が従来
技術の場合と比較して一層直線的な態様で発生する。
【００１８】図２に示した如く、接地したゲートを有す
る各トランジスタ（トランジスタ５１，５７，５９）
は、ゲートがＶccへ結合されたデプリシヨントランジス
タと直列的に結合されている。このことは、接地したゲ
ートを有するトランジスタに対してドレインからソース
へのブレークダウン電圧を１６．５Ｖから２２Ｖへ効果
的に増加させており、「エッジレス」即ち端部のないト
ランジスタに対する必要性を除去し且つプログラミング
即ち書込み電圧をパスさせるために一層高いゲート電圧
を使用することを可能としている。
る各トランジスタ（トランジスタ５１，５７，５９）
は、ゲートがＶccへ結合されたデプリシヨントランジス
タと直列的に結合されている。このことは、接地したゲ
ートを有するトランジスタに対してドレインからソース
へのブレークダウン電圧を１６．５Ｖから２２Ｖへ効果
的に増加させており、「エッジレス」即ち端部のないト
ランジスタに対する必要性を除去し且つプログラミング
即ち書込み電圧をパスさせるために一層高いゲート電圧
を使用することを可能としている。
【００１９】プログラミング電圧をパスさせるためにＤ
Ｃ電圧を使用することにより、Ｖpp1 に関する電圧のよ
り良好な制御を得ることが可能である。又、単に１つの
クロックを使用することにより、クロックのスキューは
問題ではない。
Ｃ電圧を使用することにより、Ｖpp1 に関する電圧のよ
り良好な制御を得ることが可能である。又、単に１つの
クロックを使用することにより、クロックのスキューは
問題ではない。
【００２０】図３は本発明と公知の電荷ポンプの性能を
比較した表である。注意すべきことであるが、本発明に
おける接地ゲートトランジスタ上の最大電圧は１０．７
Ｖであり、従来のポンプにおいては少なくとも１５Ｖで
あるのと対比される。
比較した表である。注意すべきことであるが、本発明に
おける接地ゲートトランジスタ上の最大電圧は１０．７
Ｖであり、従来のポンプにおいては少なくとも１５Ｖで
あるのと対比される。
【００２１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく本発明の技術的範囲を逸脱する
ことなしに種々の変形が可能であることは勿論である。
例えば、トランジスタ７５を本回路内に結合させること
により、ノード５４と５６との間に別の電圧降下ＶTを
得ることが可能である。又、第二クロックカップリング
コンデンサ７３を製造することが可能であり、それによ
りポンプの効率を改善することも可能である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく本発明の技術的範囲を逸脱する
ことなしに種々の変形が可能であることは勿論である。
例えば、トランジスタ７５を本回路内に結合させること
により、ノード５４と５６との間に別の電圧降下ＶTを
得ることが可能である。又、第二クロックカップリング
コンデンサ７３を製造することが可能であり、それによ
りポンプの効率を改善することも可能である。
【図１】 従来の電荷ポンプを示した回路図。
【図２】 本発明の好適実施例を示した回路図。
【図３】 従来の電荷ポンプと本発明の性能を比較した
説明図。
説明図。
５０ 電荷ポンプ回路 ５１，５７，５９ 接地ゲートトランジスタ ５３，５５，６１ トランジスタ ５４ フィードバック回路 ＣＬＫ クロック信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フレドリック ケイ． リュン アメリカ合衆国， カリフォルニア 95014， クパチーノ， カントリー スプリング コート 11522 (56)参考文献 特開 平４−69898（ＪＰ，Ａ) 特開 平２−276466（ＪＰ，Ａ) 特開 平２−49517（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/30 G11C 11/4074
Claims (8)
- 【請求項１】 ＤＣ電荷入力信号とプログラミング信号
と補元プログラミング信号とクロック信号とを受取りＤ
Ｃ電荷出力信号を出力する電荷ポンプ回路において、 ＤＣ電源へ結合されているソースと前記プログラミング
信号を受取るゲートとドレインとを具備している第一ト
ランジスタ、 前記第一トランジスタのドレインへ結合しているソース
と前記ＤＣ電源へ結合されているゲートと第一ノードへ
結合しているドレインとを具備している第二トランジス
タ、 接地と前記第一ノードとの間に結合されている第一コン
デンサ、 前記第一ノードへ結合しているドレインとゲートと該ゲ
ートに結合しているソースとを具備している第三トラン
ジスタ、 一端において前記クロック信号を受け取り他端を前記第
三トランジスタのソースへ結合している第二コンデン
サ、 前記第三トランジスタのソースへ結合しているドレイン
と前記第一ノードへ結合しているゲートと前記ＤＣ電荷
入力信号を受取るソースとを具備している第四トランジ
スタ、 接地へ結合しているソースと前記補元プログラミング信
号を受取るゲートとドレインとを具備している第五トラ
ンジスタ、 前記第一ノードへ結合しているドレインと前記ＤＣ電源
へ結合しているゲートと前記第五トランジスタのドレイ
ンへ結合しているソースとを具備している第六トランジ
スタ、 前記ＤＣ電源へ結合しているソースと前記補元プログラ
ミング信号を受取るゲートとドレインとを具備している
第七トランジスタ、 前記第七トランジスタのドレインへ結合しているソース
と前記ＤＣ電源へ結合しているゲートと前記ＤＣ電荷出
力信号を出力する出力ノードへ結合しているドレインと
を具備している第八トランジスタ、 前記出力ノードへ結合しているソースと前記第一ノード
へ結合しているゲートと前記ＤＣ電荷入力信号を受取る
ドレインとを具備している第九トランジスタ、を有して
いることを特徴とする電荷ポンプ回路。 - 【請求項２】 入力ノードに入力される電荷入力信号を
出力ノードから電荷出力信号として出力させる電荷ポン
プ回路において、 第一信号に応答して第一電圧を第一ノードへ印加させる
第一スイッチ手段、 前記第一信号を反転した第二信号に応答して前記第一ノ
ードを接地電圧へ結合させる第二スイッチ手段、 クロック信号が供給された場合に前記第一ノード上の電
圧を所定のレベルに到達する迄次第に増加させ且つ前記
クロック信号が供給されない場合にコンデンサによって
前記第一ノード上の電圧を維持する第三スイッチ手段、 前記第二信号に応答して前記出力ノードを前記第一電圧
へ結合させる第四スイッチ手段、 前記第一ノード上の電圧に応答して前記入力ノードで受
取られた前記電荷入力信号を前記電荷出力信号として前
記出力ノードへから出力させる第五スイッチ手段、 を有していることを特徴とする電荷ポンプ回路。 - 【請求項３】 請求項２において、 前記第一スイッチ手段が第一トランジスタと第二トラン
ジスタとを有しており、 前記第一トランジスタは前記第一電圧を受取るソースと
前記第一信号を受取るゲートとドレインとを具備してお
り、 前記第二トランジスタは前記第一トランジスタのドレイ
ンへ結合しているソースと前記第一電圧を受取るゲート
と前記第一ノードへ結合しているドレインとを具備して
いる、 ことを特徴とする電荷ポンプ回路。 - 【請求項４】 請求項３において、 前記第二スイッチ手段が第三トランジスタと第四トラン
ジスタとを有しており、 前記第三トランジスタは前記第一ノードへ結合している
ソースと前記第一電圧へ結合しているゲートとドレイン
とを具備しており、 前記第四トランジスタは前記第三トランジスタのドレイ
ンへ結合しているソースと前記第二信号を受取るゲート
と接地電圧へ結合しているドレインとを具備している、 ことを特徴とする電荷ポンプ回路。 - 【請求項５】 請求項４において、 前記第三スイッチ手段が、一端において前記クロック信
号を受け取り且つ他端が第二ノードへ結合されている第
一コンデンサと、前記第二ノード及び前記第一ノードの
間に結合されているダイオード手段と、接地電圧及び前
記第一ノードの間に結合されている第二コンデンサと、
第五トランジスタとを有しており、 前記第五トランジスタは前記第二ノードへ結合している
ドレインと前記第一ノードへ結合されているゲートと前
記入力ノードへ結合しているソースとを具備している、 ことを特徴とする電荷ポンプ回路。 - 【請求項６】 請求項５において、 前記第四スイッチ手段は第六トランジスタと第七トラン
ジスタとを有しており、 前記第六トランジスタは前記第一電圧へ結合されている
ソースと前記第二信号を受取るゲートとドレインとを具
備しており、 前記第七トランジスタは前記第六トランジスタのドレイ
ンへ結合しているソースと前記第一電圧を受取るゲート
と前記出力ノードへ結合しているドレインとを具備して
いる、 ことを特徴とする電荷ポンプ回路。 - 【請求項７】 請求項６において、 前記第五スイッチ手段が第八トランジスタを有してお
り、 前記第八トランジスタは前記出力ノードへ結合している
ソースと前記第一ノードへ結合しているゲートと前記入
力ノードへ結合しているドレインとを具備している、 ことを特徴とする電荷ポンプ回路。 - 【請求項８】 請求項５において、 前記ダイオード手段が第九トランジスタを有しており、 前記第九トランジスタは前記第二ノードへ共通に結合し
ているゲート及びソースと前記第一ノードへ結合してい
るドレインとを具備している、 ことを特徴とする電荷ポンプ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/679,702 US5196739A (en) | 1991-04-03 | 1991-04-03 | High voltage charge pump |
| US679702 | 1991-04-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05101685A JPH05101685A (ja) | 1993-04-23 |
| JP3314951B2 true JP3314951B2 (ja) | 2002-08-19 |
Family
ID=24728002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8118392A Expired - Lifetime JP3314951B2 (ja) | 1991-04-03 | 1992-04-02 | 電荷ポンプ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5196739A (ja) |
| EP (1) | EP0507502A3 (ja) |
| JP (1) | JP3314951B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508971A (en) * | 1994-10-17 | 1996-04-16 | Sandisk Corporation | Programmable power generation circuit for flash EEPROM memory systems |
| US5767736A (en) * | 1995-11-27 | 1998-06-16 | Lucent Technologies Inc. | Charge pump having high switching speed and low switching noise |
| US5767734A (en) * | 1995-12-21 | 1998-06-16 | Altera Corporation | High-voltage pump with initiation scheme |
| US6344959B1 (en) | 1998-05-01 | 2002-02-05 | Unitrode Corporation | Method for sensing the output voltage of a charge pump circuit without applying a load to the output stage |
| US6448841B1 (en) | 1998-05-01 | 2002-09-10 | Texas Instruments Incorporated | Efficiency charge pump circuit |
| US6577535B2 (en) | 2001-02-16 | 2003-06-10 | Sandisk Corporation | Method and system for distributed power generation in multi-chip memory systems |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4527074A (en) * | 1982-10-07 | 1985-07-02 | Ncr Corporation | High voltage pass circuit |
| JPS6159688A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61117915A (ja) * | 1984-11-13 | 1986-06-05 | Fujitsu Ltd | 遅延回路 |
| US4701637A (en) * | 1985-03-19 | 1987-10-20 | International Business Machines Corporation | Substrate bias generators |
| US4792705A (en) * | 1986-03-14 | 1988-12-20 | Western Digital Corporation | Fast switching charge pump |
| US4831589A (en) * | 1988-01-20 | 1989-05-16 | Ict International Cmos Technology, Inc. | EEPROM programming switch operable at low VCC |
| US5039877A (en) * | 1990-08-30 | 1991-08-13 | Micron Technology, Inc. | Low current substrate bias generator |
-
1991
- 1991-04-03 US US07/679,702 patent/US5196739A/en not_active Expired - Lifetime
-
1992
- 1992-03-26 EP EP19920302635 patent/EP0507502A3/en not_active Withdrawn
- 1992-04-02 JP JP8118392A patent/JP3314951B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0507502A2 (en) | 1992-10-07 |
| JPH05101685A (ja) | 1993-04-23 |
| US5196739A (en) | 1993-03-23 |
| EP0507502A3 (en) | 1994-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0092809B1 (en) | Logic circuit having voltage booster | |
| JP3580693B2 (ja) | チャージ・ポンプ回路 | |
| US5381051A (en) | High voltage charge pump | |
| US5841703A (en) | Method and apparatus for removal of VT drop in the output diode of charge pumps | |
| US5365121A (en) | Charge pump with controlled ramp rate | |
| US5677643A (en) | Potential detecting circuit which suppresses the adverse effects and eliminates dependency of detected potential on power supply potential | |
| US6198340B1 (en) | High efficiency CMOS pump circuit | |
| JPH01259751A (ja) | 昇圧回路 | |
| CN110197694B (zh) | 位准移位器与半导体装置 | |
| JP3043201B2 (ja) | 昇圧回路 | |
| KR930001654B1 (ko) | 반도체 메모리 집적회로 | |
| US7282956B2 (en) | High voltage switching circuit of nonvolatile memory device | |
| US5952851A (en) | Boosted voltage driver | |
| KR20000075834A (ko) | 고전압 발생기를 갖춘 플래시 메모리를 위한 고전압 ｎｍｏｓ통과 게이트 | |
| JP3314951B2 (ja) | 電荷ポンプ回路 | |
| KR910003387B1 (ko) | 주승압회로의 출력전압승압용 부승압회로 | |
| KR19990050472A (ko) | 승압전압 발생회로 | |
| US6191642B1 (en) | Charge pump circuit | |
| KR102381493B1 (ko) | 승압 회로 및 그것을 구비한 불휘발성 메모리 | |
| KR100253726B1 (ko) | 승압 회로 및 강압 회로 | |
| US10923173B2 (en) | Voltage generating circuit, semiconductor memory device, and voltage generating method | |
| US6069837A (en) | Row decoder circuit for an electronic memory device, particularly for low voltage applications | |
| KR100296322B1 (ko) | 워드라인 부트스트랩 회로 | |
| KR100576504B1 (ko) | 챠지펌프 회로 | |
| JPH0528785A (ja) | 昇圧回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080607 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090607 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090607 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100607 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100607 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110607 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120607 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120607 Year of fee payment: 10 |