KR100576504B1 - 챠지펌프 회로 - Google Patents

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Abstract

본 발명은 펌핑용 클럭을 부트스트래핑( bootstrapping ) 하여 펌핑 캐패시터의 스윙(swing)폭을 최대 2Vcc 전압 까지 늘려주므로써 전체 펌핑 효율을 증가시킬 수 있는 챠지펌프 회로에 관한 것으로, 초기에 다수의 펌핑 노드들에 각각 일정전압을 유지시켜주기 위한 다수의 소오싱 다이오드들과, 제1 및 제2 클럭 신호들에 따라 제1 출력 단자들의 전압들을 각각 부스팅하는 다수의 제1 부트스트랩 회로들과, 제3 및 제4 클럭 신호들에 따라 제2 출력 단자들의 전압들을 각각 부스팅하는 다수의 제2 부트스트랩 회로들, 및 다수의 펌핑 노드들 사이 각각과, 다수의 펌핑 노드들 중 마지막 하나와 출력 노드 사이에 연결되고, 제1 및 제2 출력 단자들의 전압들에 따라 턴 온 또는 오프되는 다수의 전달 트랜지스터들을 포함하는 챠지펌프 회로를 제공한다.
클럭 발생 회로, 부트스트랩 회로

Description

챠지펌프 회로{Charge pump circuit}
도 1은 종래의 챠지펌프 회로도.
도 2는 본 발명에 따른 챠지펌프 회로도.
도 3은 도 2의 다수의 클럭신호를 생성하기 위한 클럭 발생 회로도.
도 4는 도 2의 부트스트랩 회로의 상세 회로도.
도 5는 도 3을 설명하기 위해 도시한 입출력 파형도.
도 6 및 도 7은 도 2의 부트스트랩 회로의 또 다른 실시예.
도 8은 종래 및 본 발명에 따른 시뮬레이션 결과 파형도.
<도면의 주요 부분에 대한 부호의 설명>
1 내지 5: 펌핑 유니트 11 내지 15: 펌핑 유니트
A 내지 E: 부트스트랩 회로
본 발명은 챠지펌프 회로에 관한 것으로, 특히 펌핑용 클럭을 부트스트래핑(bootstrapping) 하여 펌핑 캐패시터의 스윙(swing) 폭을 최대 2Vcc 전압 까지 늘려주므로써 전체 펌핑 효율을 증가시킬 수 있는 챠지펌프 회로에 관한 것이다.
일반적으로 챠지펌프 회로는 전원전압보다 높은전압을 일시적으로 공급하기 위해 사용되는 회로이다. 근래의 반도체 메모리 소자는 점차로 에너지의 소모를 줄이기 위해 파워 레벨(Power level)을 내리는 추세에 있다. 특히 플래쉬 메모리 소자에서는 데이터의 소거 및 프로그램을 위해 고전압을 생성하기 위한 챠지펌프 회로를 필요로 한다. 그러나, 로우 파워(Low power)의 추세에 따라 기존의 장치로는 고전압을 만들어 내는데 더욱 어려움이 크다. 그러면 제 1 도를 통해 종래의 챠지 펌프 회로를 설명하기로 한다.
종래의 챠지펌프 회로는 도 1에 도시된 바와같이 초기에 각각의 펌프노드에 일정전압을 유지시켜주기 위한 다수의 소오싱 다이오드(Sourcing Diode; D0 내지 D4) 및 클럭신호(CLK 및 CLKb)에 따라 턴온/턴오프 되어 전하를 펌핑 하는 다수의 결합 캐패시터(Coupling Capacitor; C0 내지 C4)와 펌핑된 전하를 전달해 주는 다수의 전달 트랜지스터(Transfer Transistor; T0 내지 T4)로 구성되는 각각의 펌핑 유니트(Pumping Unit; 1 내지 5)들이 직렬구조로 접속된다.
상기 각각의 펌핑 유니트(1 내지 5)들은 서로 180˚의 위상차를 갖는 투-페이서 클럭신호(Two-Phase Clock Signal)인 제 1 클럭신호(CLK) 및 제 2 클럭신호(CLKb)에 의해 구동된다. 제 1 클럭신호(CLK)가 로우(Low)상태(즉, 0V) 일 때, 소오싱 다이오드(D0 내지 D4)가 턴온(Turn On)된 상태에서 노드(K1 내지 K4)에는 Vcc-Vdn의 전압이 충전 된다. 이어서 상기 제 2 클럭신호(CLKb)가 로우상태로 천이 되고, 제 1 클럭신호(CLK)는 하이상태인 시점이 되면, 펌핑노드(K1 및 K3)의 전위는 상승되고, 이때 전달 트랜지스터(T1 및 T3)는 턴오프 되어 펌핑노드(K1 및 K3)의 전하가 펌핑노드(K2 및 K4)로 전하이동이 있게된다. 이와같은 펌핑동작이 클럭에 따라 진행되기 때문에 클럭의 횟수가 증가될수록 최종 출력단자(OUT)에는 점차적으로 전압이 상승 된다. 즉, 앞단에서 그 다음단으로 충전(Charge)을 계속해서 전달 트랜지스터를 통해 전달하는 것이다. 클럭신호 CLK 및 CLKb 가 로우상태에서 하이상태로 가면서 클럭킹(Clocking)할 때, 노드(K1 및 K3) 또는 노드(K2 및 K4)에 전달되는 전하의 양은 캐패시터(C0 내지 C4)에 의해 결정된다.
그러나, 이러한 종래의 챠지펌프 회로는 한번 클럭킹(Clocking)할 때 다음 펌핑단으로 전달되는 전체 전하량이 각 펌핑단에서의 커플링 비(Coupling ratio)와 클럭 드라이버(Clock driver)의 스윙 폭의 곱으로 결정된다. 이때, 클럭 드라이버인 인버터의 출력을 바로 이용하게 됨으로 최대 Vcc 전압의 스윙 폭밖에 가질 수 없게 되어 전체 전하량이 제한되는 단점이 있다.
따라서, 본 발명은 펌핑용 클럭신호를 부트스트래핑 하여 펌핑용 캐패시터 드라이버(Cap driver)의 스윙 폭을 최대 2Vcc 전압까지 상승시켜 줌으로써, 상기한 단점을 해결할 수 있는 챠지펌프 회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 챠지펌프 회로는 초기에 다수의 펌핑 노드들에 각각 일정전압을 유지시켜주기 위한 다수의 소오싱 다이오드들; 제1 및 제2 클럭 신호들에 따라 제1 출력 단자들의 전압들을 각각 부스팅하는 다수의 제1 부트스트랩 회로들; 제3 및 제4 클럭 신호들에 따라 제2 출력 단자들의 전압들을 각각 부스팅하는 다수의 제2 부트스트랩 회로들; 및 다수의 펌핑 노드들 사이 각각과, 다수의 펌핑 노드들 중 마지막 하나와 출력 노드 사이에 연결되고, 제1 및 제2 출력 단자들의 전압들에 따라 턴 온 또는 오프되는 다수의 전달 트랜지스터들을 포함하는 것을 특징으로 한다. 바람직하게, 제1 부트스트랩 회로들과 제2 부트스트랩 회로들은 서로 하나씩 교대로 배치되어, 다수의 전달 트랜지스터들에 각각 연결된다. 제1 및 제2 부트스트랩 회로들 각각은, 제1 또는 제3 클럭 신호에 따라, 제1 노드를 제1 전압 레벨로 프리챠지하는 제1 프리챠지 수단; 제1 노드의 전압과 제2 또는 제4 클럭 신호에 따라, 제2 노드를 제2 전압 레벨로 프리챠지하고, 제1 또는 제3 클럭 신호에 따라 제1 노드의 전압을 변경하는 제2 프리챠지 수단; 제1 또는 제3 클럭 신호에 따라 제2 노드를 제2 전압보다 더 큰 제3 전압 레벨로 부스팅하고, 제2 노드의 전압 레벨에 따라 제1 또는 제2 출력 단자의 전압을 부스팅하는 부트스트랩 수단; 및 제1 또는 제3 클럭 신호에 따라 제2 노드의 전압을 디스챠지하는 디스챠지 수단을 포함하는 것을 특징으로 한다. 바람직하게, 제2 프리챠지 수단은 제1 노드의 전압이 변경될 때, 프리챠지 동작을 정지한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 챠지펌프 회로도이다.
초기에 펌프 노드들(K10∼K14)에 각각 일정전압을 유지시켜주기 위한 다수의 소오싱 다이오드(D10 내지 D14) 및 다수의 클럭신호(CLK0 및 CLK0b, CLK1 및 CLK1b)에 따라 출력 단자들(BOOT, 도 4참고)의 전압들을 각각 부스팅하는 다수의 부트스트랩 회로(A 내지 E)와 부스팅된 출력 단자들(BOOT)의 전압들에 따라 전하를 전달해 주는 다수의 전달 트랜지스터(T10 내지 T14)로 구성되는 각각의 펌핑 유니트(11 내지 15)들이 직렬구조로 접속된다. 상기 다수의 전달 트랜지스터(T10 내지 T14)는 상기 펌핑 노드들(K10∼K14) 사이 각각과, 상기 펌핑 노드(K14)와 출력 노드(OUT) 사이에 연결되고, 상기 다수의 부트스트랩 회로(A 내지 E)의 출력 단자들(BOOT)의 전압들에 따라 턴 온 또는 오프된다.
도 3은 도 2의 다수의 클럭신호를 생성하기 위한 클럭 발생 회로도로서, 클럭신호(CLK0 및 CLK2)는 낸드게이트(ND1)로 입력되고, 낸드게이트(ND1)의 출력은 인버터(I1)를 통해 클럭신호(CLK1)로 출력된다. 또한, 상기 클럭신호(CLK0 및 CLK2)는 각각의 인버터(I2 및 I3)를 통해 낸드게이트(ND2)로 입력되고, 낸드게이트(ND2)의 출력은 인버터(I4)를 통해 클럭신호(CLK1b)로 출력된다. 이때, 상기 인버터(I2)의 출력을 클럭신호(CLK0b)로 사용한다.
도 4는 도 2의 부트스트랩 회로의 상세 회로도로서, 전원단자(Vcc) 및 노드(K2)간에는 인버터(I1)를 통해 클럭신호(CLK1)를 입력으로 하는 트랜지스터(N2)가 접속된다. 상기 노드(K2) 및 접지단자(Vss)간에는 상기 클럭신호(CLK1)를 입력으로 하는 트랜지스터(N0)가 접속된다. 또한, 상기 전원단자(Vcc) 및 노드(K3)간에는 인버터(I2)를 통해 클럭신호(CLK0)를 입력으로 하는 트랜지스터(P0)가 접속된다. 그리고, 노드(K1)에는 캐패시터(C0)를 통해 상기 클럭신호(CLK1)가 공급되며, 상기 노드(K1) 및 접지단자(Vss)간에는 상기 인버터(I2)를 통해 클럭신호(CLK0)를 입력으로 하는 트랜지스터(N1)가 접속된다. 또한, 상기 노드(K1) 및 노드(K3)간에는 상기 노드(K2)의 전압을 입력으로 하는 트랜지스터(N3)가 접속된다. 그리고, 상기 노드(K1) 및 출력단자(BOOT)간에는 캐패시터(C1)가 접속된다.
상술한 바와 같이 구성된 본 발명에 따른 챠지펌프 회로의 동작을 도 5를 참조하여 동작을 설명하면 다음과 같다.
먼저, 도 4의 클럭신호(CLK0 및 CLK1)가 모두 로우(Low) 상태 일 때, 상기 노드(K2)는 프리챠지 수단인 트랜지스터(N2)에 의해 Vcc-Vt 까지 프리챠지 된다(도 5의 t1).
이후, 상기 클럭신호(CLK1)는 로우 상태를 유지하고 클럭신호(CLK0)가 하이(High) 상태로 천이하면, 프리챠지 수단인 트랜지스터(P0)에 의해 트랜지스터(N3)의 게이트가 순간적으로 커플링 되어 노드(K1)에는 최대의 Vcc 전압 이 인가되는데 이를 노드(K1)의 프리챠지 시간이라 한다(도 5의 t2).
상기 상태에서 클럭신호(CLK1)가 하이 상태로 천이하면, 트랜지스터(N0)에 의해 노드(K2)는 접지전위(GND)로 디스챠지 된다. 이때, 트랜지스터(N3)는 턴오프 되며, 부트스트랩 수단인 캐패시터(C0 및 C1)의 커플링에 의해 이전에 Vcc 전압으로 프리챠지 되어 있던 노드(K1)가 2Vcc 전압으로 부스팅되게 된다(도 5의 t3). 이때, 클럭신호(CLK1)가 바라보는 캐시터는 직렬(Serial)로 연결되게되므로 상당히 작아지게 되어 효율이 좋아지게 된다.
또한, 클럭신호(CLK0 및 CLK1)가 모두 로우 상태로 천이되면, 디스챠지 수단인 트랜지스터(N1)에 의해 노드(K1)가 접지전위(GND)로 디스챠지 된다(도 5의 t4).
이렇게 부스팅된 신호는 도 2의 각 펌핑 캐패시터(Pumping cap)로 쓰이므로, 최종 펌핑단으로 전달되어지는 전하량(Q=C*V)을 증가시키게 된다.
즉, 도 8의 시뮬레이션 결과 파형에 나타낸 바와 같이 종래의 챠지펌프(A)에 비해 상대적으로 본 발명의 챠지펌프(B)가 빠른 펌핑이 가능하게 된다.
도 6은 도 2의 부트스트랩 회로의 또 다른 제 1 실시예로서, 전원단자(Vcc) 및 노드(K2)간에는 인버터(I11)를 통해 클럭신호(CLK1)를 입력으로 하는 트랜지스터(N13)가 접속된다. 상기 노드(K2) 및 접지단자(Vss)간에는 상기 클럭신호(CLK1)를 입력으로 하는 트랜지스터(N11)가 접속된다. 또한, 상기 전원단자(Vcc) 및 노드(K3)간에는 인버터(I12)를 통해 클럭신호(CLK0)를 입력으로 하는 트랜지스터(P10)가 접속된다. 그리고, 노드(K1)에는 지연회로(11) 및 캐패시터(C10)를 통해 상기 클럭신호(CLK1)가 공급된다. 그리고, 상기 지연회로(11)는 인버터(I13 및 I14)가 직렬로 접속된다. 상기 노드(K1) 및 접지단자(Vss)간에는 상기 인버터(I2) 및 지연회로(12)를 통해 공급되는 클럭신호(CLK0)를 입력으로 하는 트랜지스터(N10)가 접속된다. 상기 지연회로(12)는 인버터(I15 및 I16)가 직렬로 접속된다. 또한, 상기 노드(K1) 및 노드(K3)간에는 상기 노드(K2)의 전압을 입력으로 하는 트랜지스터(N12)가 접속된다. 그리고, 상기 노드(K1) 및 출력단자(BOOT)간에는 캐패시터(C11)가 접속된다.
상술한 바와 같은 본 발명의 부트스트랩 회로는 상기 지연회로(11 및 12)를 사용하여 트랜지스터(N10)의 턴온 시간을 조절하여 부트스트랩 펌핑시간을 조절하게 된다.
도 7은 도 2의 부트스트랩 회로의 또 다른 제 2 실시예로서, 전원단자(Vcc) 및 노드(K2)간에는 인버터(I21)를 통해 클럭신호(CLK)를 입력으로 하는 트랜지스터(N23)가 접속된다. 상기 노드(K2) 및 접지단자(Vss)간에는 상기 클럭신호(CLK)를 입력으로 하는 트랜지스터(N21)가 접속된다. 또한, 상기 클럭신호(CLK)는 낸드게이트(ND11)의 어느 한 입력단자로 공급되며, 상기 낸드게이트(ND11)의 다른 한 입력단자에는 지연회로(13)를 경유한 클럭신호(CLK)가 공급된다. 상기 지연회로(13)는 인버터(I22 및 I23)가 직렬로 접속된다. 또한, 상기 전원단자(Vcc) 및 노드(K3)간에는 상기 낸드게이트(ND11)의 출력을 입력으로 하는 트랜지스터(P20)가 접속된다. 그리고, 노드(K1)에는 캐패시터(C20)를 통해 상기 클럭신호(CLK)가 공급되며, 상기 노드(K1) 및 접지단자(Vss)간에는 상기 낸드게이트(ND11)의 출력을 입력으로 하는 트랜지스터(N20)가 접속된다. 또한, 상기 노드(K1) 및 노드(K3)간에는 상기 노드(K2)의 전압을 입력으로 하는 트랜지스터(N22)가 접속된다. 그리고, 상기 노드(K1) 및 출력단자(BOOT)간에는 캐패시터(C21)가 접속된다.
상술한 바와 같은 본 발명의 부트스트랩 회로는 두 개의 클럭신호가 아닌 하나의 클럭신호를 사용하여 부트스트래핑 함으로써, 회로 설계가 간단해 진다. 또한, 펌핑 클럭 부트스트랩 이외의 작은 캐패시터(Transfer MOS gate)를 부스팅하는데 효과적이다.
상술한 바와 같이 본 발명에 의하면 클럭을 부스팅하여 캐패시터 양단에 전하량을 많이 유기시키게 되므로 상대적으로 적은 캐패시터로도 원하는 부스팅 전압을 쉽게 얻을 수 있고, 전체적인 펌핑 회로의 면적을 줄일 수 있는 탁월한 효과가 있다.

Claims (7)

  1. 초기에 다수의 펌핑 노드들에 각각 일정전압을 유지시켜주기 위한 다수의 소오싱 다이오드들;
    제1 및 제2 클럭 신호들에 따라 제1 출력 단자들의 전압들을 각각 부스팅하는 다수의 제1 부트스트랩 회로들;
    제3 및 제4 클럭 신호들에 따라 제2 출력 단자들의 전압들을 각각 부스팅하는 다수의 제2 부트스트랩 회로들; 및
    상기 다수의 펌핑 노드들 사이 각각과, 상기 다수의 펌핑 노드들 중 마지막 하나와 출력 노드 사이에 연결되고, 상기 제1 및 제2 출력 단자들의 전압들에 따라 턴 온 또는 오프되는 다수의 전달 트랜지스터들을 포함하고,
    상기 제1 부트스트랩 회로들과 상기 제2 부트스트랩 회로들은 서로 하나씩 교대로 배치되어, 상기 다수의 전달 트랜지스터들에 각각 연결되고,
    상기 제1 및 제2 부트스트랩 회로들 각각은,
    상기 제1 또는 제3 클럭 신호에 따라, 제1 노드를 제1 전압 레벨로 프리챠지하는 제1 프리챠지 수단;
    상기 제1 노드의 전압과 상기 제2 또는 제4 클럭 신호에 따라, 제2 노드를 제2 전압 레벨로 프리챠지하고, 상기 제1 또는 제3 클럭 신호에 따라 상기 제1 노드의 전압을 변경하는 제2 프리챠지 수단;
    상기 제1 또는 제3 클럭 신호에 따라 상기 제2 노드를 상기 제2 전압보다 더 큰 제3 전압 레벨로 부스팅하고, 상기 제2 노드의 전압 레벨에 따라 상기 제1 또는 제2 출력 단자의 전압을 부스팅하는 부트스트랩 수단; 및
    상기 제1 또는 제3 클럭 신호에 따라 상기 제2 노드의 전압을 디스챠지하는 디스챠지 수단을 포함하고,
    상기 제2 프리챠지 수단은 상기 제1 노드의 전압이 변경될 때, 상기 프리챠지 동작을 정지하는 것을 특징으로 하는 챠지펌프 회로.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 제1 프리챠지 수단은,
    상기 제1 또는 제3 클럭 신호를 반전시키는 인버터; 및
    전원 전압과 상기 제1 노드 사이에 연결되고, 상기 인버터의 출력 신호에 따라 턴 온 또는 오프되는 트랜지스터를 포함하는 것을 특징으로 하는 챠지펌프 회로.
  5. 제 1 항에 있어서, 상기 제2 프리챠지 수단은,
    상기 제2 또는 제4 클럭 신호를 반전시키는 인버터;
    전원 전압과 제3 노드 사이에 연결되고, 상기 인버터의 출력 신호에 따라 턴 온 또는 오프되는 제1 트랜지스터;
    상기 제1 또는 제3 클럭 신호에 따라 상기 제1 노드의 전압을 디스챠지 하는 제2 트랜지스터; 및
    상기 제3 노드와 상기 제2 노드 사이에 연결되고, 상기 제1 노드의 전압에 따라 턴 온 또는 오프되는 제3 트랜지스터를 포함하는 것을 특징으로 하는 챠지펌프 회로.
  6. 제 1 항에 있어서, 상기 부트스트랩 수단은,
    상기 제2 노드에 연결되고, 프리챠지된 제2 전압 레벨의 상기 제2 노드를, 상기 제1 또는 제3 클럭 신호에 따라 상기 제3 전압 레벨로 부스팅하는 제1 캐패시터; 및
    상기 제2 노드와 상기 제1 또는 제2 출력 단자 사이에 연결되고, 상기 제1 또는 제2 출력 단자를 상기 제2 노드의 전압 레벨로 부스팅하는 제2 캐패시터를 포함하는 것을 특징으로 하는 챠지펌프 회로.
  7. 제 5 항에 있어서,
    상기 디스챠지 수단은 상기 제2 노드와 접지 단자 사이에 연결되고, 상기 인버터의 출력 신호에 따라 턴 온 또는 오프되는 제4 트랜지스터를 포함하는 것을 특징으로 하는 챠지펌프 회로.
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