JPWO2007077801A1 - 電流消費低減化のためのメモリ・システムおよびその方法 - Google Patents

Abstract

【課題】 チャージ・ポンプ回路等を備えたＤＲＡＭ等における電圧発生回路の効率を上げることで、アクティブ時およびスタンバイ時における大きな消費電流を低減できるメモリ・システム、およびその低電流化方法を提供する。【解決手段】 メモリ・システムにおいて、メモリ・セル・アレイに対するアクセス開始要求に応答して予め充電した電荷をアクセス制御回路に供給して前記アクセス制御回路をメモリ・アクセス用の低電圧から高電圧に駆動させるための高電圧供給ブースト回路を備える。また、メモリ・セル・アレイに対するアクセス終了要求に応答して前記アクセス制御回路を前記高電圧から前記低電圧に切り換える際の過剰な電荷を吸収するための低電圧供給ブースト回路をさらに備える。

Description

本発明は、一般的にはメモリ・システムに関する。またより詳細には、メモリ・システムにおいて動作時の電流消費を低減化するために効率よくハイレベルおよびローレベルの電圧を発生させる回路およびその電圧発生方法に関する。

通常のｎチャネルＭＯＳ（n-Channel Metal Oxide Semiconductor）のＦＥＴ（Field Effect Transistor）をメモリ・セルのセル・トランジスタとして用いた従来のＤＲＡＭ（Dynamic Random Access Memory）などのメモリでは、メモリ・セルのセル・トランジスタのゲートにつながっている各ワード線をドライブするワード線回路の消費電流が大きいことが従来から問題とされてきた。

即ち、このようなメモリのメモリ・セルへハイレベルの値の書き込みを行う際には、当該メモリ・セルのソースにつながったビット線（データ線）にハイレベルの電圧を与えることで行うため、当該メモリ・セルのゲートにつながったワード線のハイレベル電圧（高電圧、Ｖpp）は少なくとも、ビット線のハイレベル電圧よりもセル・トランジスタの閾値電圧（Ｖt）分以上高くしなければならない。また、ワード線の電圧をローレベルにしてメモリ・セルにデータを保持する状態では、セル・トランジスタのドレイン-ソース間のリーク電流をｆ（Femto、フェムト： １ｘ１０^-15）Ａ（アンペア）のオーダー以下に抑えるため、Ｖtはかなり高くしなければならない。さらにビット線がハイレベルの時は、Ｖtの電圧で基盤がバイアスされた状態でのソース・フォロワー（ドレイン接地）動作であることから、実際にこのビット線のフルのハイレベルを高速でメモリ・セルに書き込みするのに十分なワード線の電圧（セル・トランジスタのゲート電圧）はかなり高く、３.０Ｖ以上にもなる。最近はＤＲＡＭ技術の微細化でワード線電圧を低くする必要性から、ワード線のハイレベル電圧（Ｖpp）は２.６Ｖ〜２.８Ｖ程度になってきたが、このためセル・トランジスタのＶtも下げなければならない。しかし、Ｖtを下げるとメモリ・セルのリーク電流が増加してしまうので、これを防ぐためワード線のローレベル電圧（低電圧、Ｖnn）としては−０.２Ｖ〜−０.５Ｖの負電圧が用いられている。これら２.６Ｖ〜２.８Ｖのワード線ハイレベル電圧と−０.２Ｖ〜−０.５Ｖの負電圧のワード線ローレベル電圧は、それぞれＤＲＡＭチップ内部のチャージ・ポンプ回路（それぞれＶppポンプおよびＶnnポンプと呼ぶ）でＤＲＡＭの内部電圧から発生される。このようにワード線のローレベル電圧に負電圧を使用することによってハイレベル電圧は２.６Ｖ〜２.８Ｖと下がってきたが、それを発生する内部電圧も１.６Ｖ程度に下がっており、両者の電圧比は大きいままで、以下に述べるチャージ・ポンプ回路の効率の悪さに起因する変換ロスから消費電流も大きいものとなっている。

S.I.Choらによる「IEEE Journal of Solid State Circuits」, pp.1726-1729, vol.38, no.10, Oct. 2003によれば、一般的に、チャージ・ポンプ回路の効率は悪く、特に高電圧を作る場合のＶppポンプの効率は４０％程度でしかない。また、Y. Nakagome らによる「IEEE Journal of Solid State Circuits」, pp.465-472, vol.26, no.4, Apr. 1991によれば、チャージ・ポンプ回路の効率が悪い原因は、ジャンクションの逆バイアスを防ぐために単一の種類のトランジスタを使用しているため、制御および駆動回路に大きな電流が流れることによる。即ち、Ｖppポンプは全てｎチャネルＭＯＳ ＦＥＴからなり、高い電圧を制御するためさらに高い電圧をゲートに与えなければならず、この電圧を作るのにもキャパシターによるポンプが必要で、例えばＶppとして電源電圧の２倍を得るには最大で３倍の電圧を制御回路で作らなければならず、これが消費電流を大きくする原因となっている。

メモリの回路（ワード線回路）内で実際に使用される電流に百分比で表した効率値の逆数を掛けた値の電流が電源から流れることになるので、例えば効率が４０％では、実際のワード線回路で使われる電流の２.５倍の電流がそのメモリ・チップ内で消費されることになる。また、昨今のＤＲＡＭの記憶容量の増大に伴って一度に活性化する必要のあるワード線が多くなってきたのに加えて、特にＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）では、一般にリフレッシュ時に全バンクを同時にリフレッシュするので、通常のアクセス時に比べてバンク数倍（通常は４バンク）のワード線を活性化しなければならず、５１２ＭｂｉｔのＳＤＲＡＭでは、これだけで２０ｍＡ程度にもなる場合があり、通常のアクセス電流やリフレッシュ電流の低減化に対する大きな障害となってきている。

一方、このように内部電圧より高い電圧であるＶppを作り出すチャージ・ポンプ回路を用いない方法としては、従来からブースト回路を用いる方法があった。ブースト回路とはキャパシタとｎチャネルＭＯＳ ＦＥＴによるスイッチとによって電圧をブーストする回路のことで、ＤＲＡＭが現在のようなＣＭＯＳ（Complementary Metal Oxide Semiconductor）ではなくｎ型ＭＯＳのみで作られていた頃（大体１ＭｂｉｔのＤＲＡＭ以前の１９８０年代中頃まで）から用いられてきたよく知られた構成である。

特開平６−１３９７７６号公報には、このブースト回路の高速化に関するアイデアが開示されている。即ち、ロー・アドレス・デコーダ（Row Address Decoder）の周りには様々な寄生付加容量があるが、ブースト回路はこれらの容量のつながっているノードをブーストしなければならないので、当該容量が大きいとブーストに時間がかかり高速動作ができなくなる。これを解決するために、これらのノードに対する電圧レベルの昇圧を全て当該ブースト回路に頼るのではなく、別ルートでスイッチを通じて電源から予め所定の電圧レベルまで持ち上げておき、その後その所定の電圧レベルからそれより高いワード線電圧レベルまでを当該ブースト回路を用いて昇圧することにより、当該ノードに対する電圧レベルの昇圧における総合的な時間を短縮するものである。

しかし、この方法は電圧レベルの昇圧における高速化についてしか解決するものではなく、消費電流の低減化に対する解を提供するものではない。また、上記のように昨今はチャージ・ポンプ回路を用いてＤＣ的に常時、電源電圧より高い電圧を発生させてそれをワード線に供給する構成が一般的であり、このような構成の下で、高い電圧を供給する際の高速化と供給時における低消費電流化とを実現するような方法は考えられていなかった。
S.I.Cho et al., IEEE Journal of Solid State Circuits, pp.1726-1729, vol.38, no.10, Oct. 2003. Y.Nakagome et al., EEE Journal of Solid State Circuits, pp.465-472, vol.26, no.4, Apr. 1991. 特開平６−１３９７７６号公報

そこで本発明は、メモリ・セルのゲートをドライブするワード線に供給するハイレベルおよびローレベルの電圧を発生させるための、チャージ・ポンプ回路を含む電圧発生回路を備えたＤＲＡＭ等のメモリを対象として、当該電圧発生回路の効率を上げることで、当該電圧発生回路の元来の効率の悪さに起因して生じているアクティブ時およびスタンバイ時の両方における大きな消費電流を低減し、併せて電圧供給における高速化をも達成できるようなメモリ・システム、およびその低電流化のための方法を提供することをその主たる目的とする。

この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また特許請求の範囲における従属項は本発明の更なる有利な実施例や具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、メモリ・セル・アレイと、前記メモリ・セル・アレイに対するアクセス開始要求または終了要求を受け取って前記メモリ・セル・アレイへのアクセスを制御するアクセス制御回路と、前記アクセス開始要求に応答して予め充電した電荷を前記アクセス制御回路に供給して前記アクセス制御回路をメモリ・アクセス用の低電圧から高電圧に駆動させるための高電圧供給ブースト回路とを備えるメモリ・システムを提供する。また、前記アクセス終了要求に応答して前記アクセス制御回路を前記高電圧から前記低電圧に切り換える際の過剰な電荷を吸収するための低電圧供給ブースト回路をさらに備えるメモリ・システムを提供する。

また、本発明の第２の形態においては、メモリ・システムにおいてメモリ・セル・アレイに対するアクセス開始要求または終了要求を受け取って前記メモリ・セル・アレイへのアクセスを制御するアクセス制御回路に対して、メモリ・アクセス用の高電圧および低電圧による駆動のために電圧供給ブースト回路によって電圧を供給する方法であって、前記アクセス開始要求に応答して前記電圧供給ブースト回路に電荷を充電する第１の充電ステップと、前記充電が完了した後前記充電された電荷を放電して前記アクセス制御回路に供給する第１の放電ステップと、前記放電後の残留電荷を前記電圧供給ブースト回路に保持したまま再度の充電のために初期化する第１の初期化ステップとを有する方法を提供する。また、前記アクセス終了要求に応答して前記アクセス制御回路から前記電圧供給ブースト回路に電荷を充電する第２の充電ステップと、前記充電が完了した後充電した前記電荷を放電する第２の放電ステップと、前記放電後の残留電荷を前記電圧供給ブースト回路に保持したまま再度の充電のために初期化する第２の初期化ステップとをさらに有する方法を提供する。

さらに、本発明の第３の形態においては、高電圧と低電圧の少なくとも２値の電圧による内部回路の駆動を必要とする対象システムに対して電圧を供給するための装置であって、前記対象システムに対する前記高電圧による駆動の開始要求に応答して予め充電した電荷を前記対象システムに供給して前記対象システム内の前記内部回路を前記低電圧から前記高電圧に駆動させるための高電圧供給ブースト回路と、前記対象システムに対する前記高電圧による駆動の終了要求に応答して前記対象システムの前記内部回路を前記高電圧から前記低電圧に切り換える際の過剰な電荷を吸収するための低電圧供給ブースト回路と
を備える装置、およびこれに対応するステップを有する電圧供給方法を提供する。

なお、上記に示した発明の概要は、本発明として必要な特徴の全てを列挙したものではなく、これら複数の発明の特徴の一部からなる組み合わせについてもまた本発明となり得ることは言うまでもない。

本発明によれば、ＤＲＡＭ等のメモリ・システムのアクティブ時およびスタンバイ時における消費電流を低減することができる。

以下、添付図面を参照して、本発明を実施するための最良の形態（以下、実施形態）について詳細に説明するが、これら実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

本発明の実施形態を説明する前提として、まず従来技術におけるＤＲＡＭ等のメモリの構成および動作の詳細を述べる。図１は従来技術におけるＤＲＡＭチップの構成図を示す。中央にロー・アドレス・デコーダ（Row Address Decoder: ＲＤＥＣ）１００があり、これを挟んで両脇にメモリ・セル・アレイ（Memory Cell Array）１０４、１０６がある。メモリ・セル・アレイ１０４、１０６は、当該ＤＲＡＭの記憶の単位であるメモリ・セル１０８〜１１１等が縦横に配列されたもので、縦方向に並んだメモリ・セル１０８、１１０等に対しては同じ1本のビット線（データ線とも言う）１２０が各メモリ・セルを構成するＦＥＴのソース１１２、１１４等に接続され、また横方向に並んだメモリ・セル１０８、１０９等に対しては同じ1本のワード線１２４が各メモリ・セルを構成するＦＥＴのゲート１１６、１１７等に接続されており、このビット線とワード線を適当なタイミングでハイレベルまたはローレベルにドライブすることにより、メモリ・セル・アレイ１０４、１０６内の任意のメモリ・セルにハイまたはローの値を記憶させ、または当該任意のメモリ・セルに記憶された値を読み出すことができる。ロー・アドレス・デコーダ１００は、これに入力されるロー・アドレス（図示せず）をデコードして、メモリ・セル・アレイ１０４、１０６に対してワード線を供給するブロックである。

ロー・アドレス・デコーダ１００の中には、ワード線１２４〜１２６等を生成しこれをハイまたはローにドライブするための回路ブロックであるワード線回路１０２が各メモリ・セル・アレイ毎に存在する。図２はワード線回路１０２の詳細な回路例を示したものである。この例では、１０ビットのロー・アドレスを入力し計１０２４本のワード線を生成するロー・アドレス・デコーダ１００におけるワード線回路１０２を示す。即ち、１０ビットのロー・アドレスの内3ビットをデコードして8本のソース・ドライブ信号（ＳＤＶ）２００および8本のワード線リセット信号（ＷＬr）２０４を生成し、またロー・アドレスの残り７ビットをデコードして１２８本のデコーダ出力信号（ＲＤout）２０２を生成する。8本のソース・ドライブ信号（ＳＤＶ）２００の中の1本と8本のワード線リセット信号（ＷＬr）２０４の中の１本であって前記１本のソース・ドライブ信号に対応するものとからなるペア、および１２８本のデコーダ出力（ＲＤout）２０２の中の１本の、両者をそれぞれ選択して入力する場合の異なる１０２４（＝８ｘ１２８）通りの組合せに対応して１０２４個のワード線ドライバ回路２２０等が存在し、それらによって１０２４本のワード線（ＷＬ）２３０等がドライブされる。即ち、１本のソース・ドライブ信号２０６は１２８本のデコーダ出力信号２０２のそれぞれが入力される１２８個のワード線ドライバ回路のすべてに入力され、また、１本のデコーダ出力信号２０８は８本のソース・ドライブ信号２００のそれぞれが入力される８個のワード線ドライバ回路のすべてに入力される。

１つのワード線ドライバ回路２２０について見ると、１０ビットのロー・アドレスの内の3ビットのデコードにより１本のソース・ドライブ信号２０６が選択されると、この信号はドライバ２３０のハイ側電源電圧（Ｖpp）によってハイレベル（Ｖpp）になると共に、ワード線リセット信号２１０はドライバ２３４のロー側電源電圧（Ｖnn）によってローレベル（Ｖnn）になる。このとき残り7ビットのデコードによりデコーダ出力信号２０８も選択されると、この信号はドライバ２３２のロー側電源電圧（Ｖnn）によってローレベル（Ｖnn）になる。このため、ソース・ドライブ信号２０６がつながる、ワード線ドライバ回路２２０内のｐチャネルＭＯＳ ＦＥＴ２２２のソースはハイレベル（Ｖpp）であり、そのゲートはローレベル（Ｖnn）となるため、当該ｐチャネルＭＯＳ ＦＥＴ２２２がオンしてｐチャネルＭＯＳ ＦＥＴ２２２のドレインの電圧レベルもハイレベル（Ｖpp）になる。同時に、このワード線ドライバ回路２２０に対するワード線リセット信号２１０はローレベル（Ｖnn）なのでｎチャネルＭＯＳ ＦＥＴ２２４はオフとなり、結局ワード線２３０はハイレベル（Ｖpp）にドライブされ、ワード線２３０につながった多数のセル・トランジスタのゲートをオンにする。一方、ロー・アドレスのデコードの結果ソース・ドライブ信号２０６が非選択の場合はワード線リセット信号２１０はドライバ２３４のハイ側電源電圧（Ｖdd）によってハイレベル（Ｖdd）になり、ｎチャネルＭＯＳ ＦＥＴ２２４はオンとなるので、ワード線２３０はローレベル（Ｖnn）にドライブされ、ワード線２３０につながったセル・トランジスタのゲートはオフのままである。

この回路でドライバ２３０、２３２に対する電源電圧（Ｖpp）、およびドライバ２３０、２３２、２３４に対するロー側電源電圧（Ｖnn）は、それぞれ図１のＶppポンプ１３０、およびＶnnポンプ１３２から供給される。Ｖppポンプ１３０およびＶnnポンプ１３２はメモリ・セル・アレイ１０４、１０６の外側の周辺部分に配置され、メタルの配線１４０、１４２を通じてロー・アドレス・デコーダ１００内のＶpp供給線およびＶnn供給線にそれぞれ結線されている。

ここでワード線回路１０２における消費電流について検討する。ワード線回路１０２ではハイ側電源電圧をＶpp、ロー側電源電圧をＶnnとしているので、メモリ・セルのアクセスにおいて消費される電流（Ｉw）は図１に示すようにＶppポンプ１３０からＶnnポンプ１３２に流れる。Ｖppポンプ１３０およびＶnnポンプ１３２も通常はメモリ・チップの内部電源（Ｖdd）から発生させるので、この電流Ｉwは結局内部電源（Ｖdd）からの電流となる。Ｖppポンプ１３０およびＶnnポンプ１３２の百分比で表した効率をそれぞれＥvp、Ｅvnとすれば、それらの逆数をＩwに掛けて、足し合わせた値である
Ｉw・(１／Ｅvp＋１／Ｅvn) .......... ［式１］
の電流がＶddの電源からグラウンドに流れ、これがメモリ・チップのワード線回路１０２での総消費電流となる。Ｅvp、Ｅvn共に通常０.５以下の数値であるので、それらの逆数は２以上になり、この消費電流は実際にワード線回路１０２で必要な電流Ｉwの数倍にもなる。

一般にＶppポンプ１３０およびＶnnポンプ１３２はメモリ・チップの周辺に置かれるが、それらから供給されて実際に動作するワード線回路１０２はメモリ・チップの中央のロー・アドレス・デコーダ１００の中にあり、配線の抵抗値もかなり高い。図１にこの配線抵抗を示すが、実際に動作する所での十分なワード線のハイレベルおよびローレベルを確保するためには、ポンプでは配線抵抗での低下を考慮して高めの電圧にしなければならず、これも余分な電流消費を生じる原因となる。

この従来技術のワード線回路１０２での大きな消費電流を低減するため、本発明ではまず、Ｖppポンプ１３０、Ｖnnポンプ１３２によって供給されている回路の動作モードに着目する。一般にＶppポンプ１３０、Ｖnnポンプ１３２ともワード線回路だけのためにあり、他の回路では一切使用されていない。両ポンプともその目的は、メモリ・セルへのアクセス時にそのメモリ・セルに係るワード線の電圧レベルをＶppに上げ、その後Ｖnnに戻すことと、アクセスがない時にはそのワード線の電圧レベルをＶnnにしておくことという二つの動作のためである。従来技術では、ポンプはレギュレーターと同じようにフィードバック回路で電圧を制御している。従って、Ｖppではアクセスが来て電流を消費すると電圧レベルが低下し、予め設定したレベル以下になるとポンプの制御回路がキャパシターで電荷を供給する動作を開始し、何回かそれを繰り返して電流消費で下がった電圧レベルを元のレベルに戻そうとする。アクセスが終了すると、電流が使われなくなるので電圧レベルが上昇して来るが、これも予め設定したレベル以上になると制御回路はキャパシターによる電荷供給を止める。キャパシターのポンプ動作は２５〜３０ｎｓに一回という比較的遅いサイクル時間である。この様にＶppレベルは予め設定した二つのレベル間を行き来するリップルを持って平均的に望むＤＣレベルに制御されている。これは生じた結果に対してそれを補正するという典型的な負帰還制御である。

ところが、実際のワード線回路１０２では、外部からのアクセスやリフレッシュは、共にアクセス開始の要求（コマンド）が出てからワード線が駆動される（即ち、実際にアクセスが開始する）まで少なくとも１０ｎｓは遅れており、Ｖppの供給において大きな電流を必要とするタイミングは十分に予知出来る。Ｖnnの供給において大きな電流を必要とするのはアクセスが終了してワード線の電圧レベルがＶnnに戻る時であり、これもタイミングは十分に予知出来る。従って、ＶppおよびＶnnの供給に関して、従来技術のように、生じた結果に対処する方法、即ち電流が流れたため電圧レベルが下がったという結果を受けてこれに対処してポンプを駆動して電圧を戻し、また電流が流れなくなったため電圧レベルが上がるという別の結果を受けてそれに対処してポンプを止めるという動作をとるのではなく、予め電流が流れるタイミングが分かっているので、そのタイミングで必要な電流を供給することで、そもそも電圧レベルが下がるという結果は生じないし、その後電圧レベルが上がるという別の結果も生じない。

本発明の実施形態では、上述の原理に基づいた回路構成を提案する。即ち、本発明の実施形態によれば、メモリ・セルへのアクセスが無いときにワード線２３０の電圧レベルをＶnnに保持するために必要であるので、従来技術に係るＶppポンプ１３０およびＶnnポンプ１３２そのものはそのまま使用し、アクセスがあったときに必要なタイミングで必要な量の電流を局所的に効率よく供給するための回路を追加することで、ポンプの制御回路は電圧レベルの変動を感知せず、結果的に効率の悪いポンプを殆ど動作させることがないので、アクセスがあったときのワード線回路１０２の動作電流を大幅に低減することができる。

前述の、アクセスが来たら必要なタイミングで必要な電流を供給するための回路は、高い電圧（即ちＶpp）や負電圧（即ちＶnn）をメモリ・チップの内部電圧から発生することで当該電流を供給しなければならないものであり、キャパシターを用いたブースト方式を使用することになるので、ローカル・ブースト回路と呼ぶ。

初めに、このローカル・ブースト回路の原理について説明する。まず、ワード線にハイレベルの電圧を供給する場合の電荷の転送の原理を説明する。図３は、ローカル・ブースト回路による電荷の転送の原理を示したものである。この回路は、ブースト・キャパシタ３０２（静電容量：Ｃb）と、その両電極を様々な電圧レベルへ接続する切り替え用スイッチＳＷ１およびＳＷ２とから成る。ここで発生した電圧を使用するワード線回路１０２のハイ側電源電圧用の電極をＥＲws３０８とし、ワード線回路１０２にはここを通じて流れる電流に係る寄生容量３１０（静電容量：Ｃw）が存在する。寄生容量３１０には、先につながるワード線の容量の他に、各種配線の容量およびノードの接合容量等が考えられる。ＥＲsup３１２はブースト・キャパシタ３０２への充電用電極（供給電圧レベル：Ｖsup）で、通常はチップの内部電圧（Ｖdd）である。ＥＲpul３１４はブースト・キャパシタ３０２の低電位側の電極を持ち上げるための電極（供給電圧レベル：Ｖpul）である。初めに、図３（ａ）に示すようにＳＷ１ を電極ＥＲsup側に、ＳＷ２をグラウンド側に接続してブースト・キャパシタ３０２への充電を行う。ワード線回路１０２の電極ＥＲws３０８での電圧レベルはローであり、簡単のため０Ｖとしておく。従って、ブースト・キャパシタ３０２にはＣb・Ｖsupの電荷が貯まり、寄生容量３１０には電荷は無い。

次に、図３（ｂ）に示すように、ＳＷ１を電極ＥＲws３０８側に、ＳＷ２を電極ＥＲpul側にする事によってブースト・キャパシタ３０２に貯まっていた電荷は寄生容量３１０へチャージ・シェアリングにより転送され、ブースト・キャパシタ３０２と寄生容量３１０の共通ノードとなった電極ＥＲws３０８における電圧レベルをＶxとすれば、元の電荷Ｃb・Ｖsupは、ブースト・キャパシタ３０２に貯まるＣb・（Ｖx−Ｖpul)の電荷と、寄生容量３１０に貯まるＣw・Ｖxの電荷とに分かれる。このＶx は電極ＥＲws３０８に生じ、これが実際にはワード線回路１０２におけるワード線のハイレベル電圧であるＶppとなる。Ｃb／Ｃw＝Ｋとおけば、
Ｖx＝Ｋ・(Ｖsup＋Ｖpul)／(Ｋ＋１) ..... ［式２］
となる。寄生容量３１０に転送された電荷ＱtrはＣw・Ｖxなので、
Ｑtr＝Ｃw・Ｋ・(Ｖsup＋Ｖpul)／(Ｋ＋１) ..... ［式３］
となる。

その後、図３（ｃ）に示すように、この回路をリセットするためにＳＷ１をオープンにしＳＷ２をグラウンド側にすることで、次のアクセスでのブースト・キャパシタ３０２への充電の準備が整う。この時、ブースト・キャパシタ３０２の低電位側電極の電圧レベルはＶpulから０Ｖに下がるので、その高電位側電極の電圧レベルをＶrとすると、
Ｖr＝(Ｖx−Ｖpul)＝(Ｋ・Ｖsup−Ｖpul)／(Ｋ＋１) ..... ［式４］
となる。ブースト・キャパシタ３０２への次の充電はＳＷ１を再び電極ＥＲsup３１２側に接続して行うので、電極ＥＲsup３１２から充電される電荷Ｑinは
Ｑin＝Ｃb・(Ｖsup−Ｖr)＝Ｃｂ・(Ｖsup＋Ｖpul)／(Ｋ＋１) ..... ［式５］
となる。図３（ａ）に示した最初の充電はブースト・キャパシタ３０２の両端に電圧がかかってない状態からのものであるが、２回目以降はＶrの電圧レベルが残った状態からの充電となり、これが実際には毎回必要な充電電荷である。ここで、Ｋ＝Ｃb／ＣwなのでＱinとＱtrとは等しくなる。つまり、毎回充電した電荷Ｑinは全て、寄生容量３１０へ転送される電荷Ｑtrとなる。

次に、このローカル・ブースト回路における電荷の転送効率を考える。転送される電荷はＱtrであり、ブースト・キャパシタ３０２によるブースト動作において必要となる電荷は、ブースト・キャパシタ３０２への充電電荷Ｑin（これはＱtrに等しい）と、これ以外のものとしては回路動作によるものがあり、その主なものはブースト・キャパシタ３０２の低電位側電極の電圧レベルをＶpulに持ち上げる電荷である。つまり、ブースト・キャパシタ３０２の低電位側電極とグラウンドの間のキャパシタに対する充電電流であり、この静電容量はＣbより小さいがＣbに比例することから１より小さい比例定数をＲcとすると、充電電荷はＲc・Ｃb・Ｖpulとなる。これは、ローカル・ブースト回路で消費される電流は、ブースト・キャパシタ３０２への充電電流以外では、ブースト・キャパシタ３０２の低電位側電極の電圧レベルをＶpulに持ち上げるための電流が多くを占めることを意味するので、ローカル・ブースト回路の大まかな転送効率をＱefとすると、
Ｑef ＝Ｑtr／(Ｑin＋Ｒc・Ｃb・Ｖpul) ..... ［式６］
となる。Ｑin＝Ｑtrを用いてこの式を整理すると、
Ｑef＝１／(１＋Ｒc・(Ｋ＋１)・Ｖpul／(Ｖsup＋Ｖpul) ) ..... ［式７］
となる。

次に、上述のこれらの式から最適な回路方式を求める。まず、Ｖx、Ｑef ともにＶsup、Ｖpulが高いほど良いことがわかるが、Ｖsupはブースト・キャパシタ３０２への大きな電流を流すので単純にチップの内部電圧（例えば１.６５Ｖ）を使った方が良い。表１は、例えば２.８Ｖのブースト電圧ＶxをＶsup＝１.６５Ｖの内部電圧から得る場合に、Ｖpulの異なる値に対してＫ（＝Ｃb／Ｃw）の値がそれぞれどのようになるかを
Ｖx＝Ｋ・(Ｖsup＋Ｖpul)／(Ｋ＋１)＝２.８ ..... ［式８］
から求め、更にそのＫとＶpulの値でＱefがどの様な値になるかを［式７］から求めて表したものである。ここで、［式７］においてＲcは０.３と想定している。つまり、ブースト・キャパシタ３０２の低電位側電極とグラウンドとの間の静電容量はＣbの３０％であると仮定している。

表１は、ブースト・キャパシタ３０２の低電位側電極を持ち上げる電圧レベルであるＶpulを高くするほどＫが小さくて良く、また大まかな電荷転送効率も良くなることを示している。即ち、一見Ｖpulを大きくするとブースト・キャパシタ３０２の低電位側電極の電圧レベルを持ち上げる電荷が増えＱefが悪くなる様にも考えられるが、実際にはＫが小さくなる効果の方が大きく、静電容量Ｃbを小さくでき、ＱefはＶpulが高いほど良くなる。従って、効率良く少ない電流でローカル・ブースト回路を働かせるにはＶpulを出来るだけ高くすれば良いことがわかる。仮にＶpulをＶppと同じ２.８Ｖにすると、Ｋは１.７となり、即ちＣbはＣwの７０％増程度で良いことになるが、Ｖpulがメモリ・チップの内部電圧である１.６Ｖ程度である場合はＣbをＣwの５.６倍にする必要がある。即ち、Ｑtrは常に一定の値Ｃw・Ｖx＝２.８・Ｃwであることを考慮すると、この同じ値の電荷を転送するのにＶpulが高いほどはるかに小さいＣbで良いことを示している。

以上の解析結果に基づいて、本発明の実施形態に係る構成について以下に説明する。図４は、本発明の実施形態に係る、ローカル・ブースト回路４００が付加されたワード線回路４２０とＶppポンプ４０４およびＶnnポンプ４０６とを備えたメモリ・システム４１０の構成を示すものである。ワード線回路４２０内のワード線ドライバ回路４２２のｐチャネルＭＯＳ ＦＥＴ４２４のソースに電圧を供給するソース・ドライブ信号（ＳＤＶ）４２６を駆動するドライバ４２８へのハイ側電源電圧の供給線（電極）をＥＲws４３０（電圧レベル：Ｖws）とし、ここにローカル・ブースト回路４００がＳＷ１を介して結線される。電極ＥＲws４３０の電圧レベルＶwsは、ワード線４３２がオフの時はローレベルになっており、電極ＥＲws４３０からグラウンドに至る、ワード線回路４２０内の各ワード線の静電容量を含めた総静電容量（上記記述における「寄生容量」に相当）をＣwとする。電源電圧としてＶppが供給されるものは図２の従来技術の場合と同じであり、即ちロー・アドレス・デコーダのデコーダ出力信号ＲＤout４３４をドライブするドライバ４３６のハイ側電源電圧はＶppポンプ４０４から供給されるＶppであり、またドライバ４２８、４３６、４３８のロー側電源電圧はＶnnポンプ４０６から供給されるＶnnである。

ドライバ４３６のハイ側電源電圧がＶppポンプ４０４から供給されるＶppで良い理由は、ドライバ４３６のハイ側電源ラインは非常に多くのデコーダ出力信号（本実施形態の場合１２８本）をドライブすることになるが、実際の動作では、同時点にはその内の１出力（例えばＲＤout４３４）のみがハイからローになり、しかもこの出力は、先につながる少数（本実施形態の場合８個）のワード線ドライバ回路内のＦＥＴ（例えば、ｐチャネルＭＯＳ ＦＥＴ４２４）のゲートをドライブするのみであり、ドライバ４３６のハイ側電源電圧ＶppがＶppポンプ４０４から供給されたとしてもＶppポンプ４０４からは殆ど電流が流れないためである。

一方ソース・ドライブ信号（ＳＤＶ）は、その先につながるワード線をローからハイまでドライブするのに用いられ、ワード線はメモリ・セル・アレイ４５２内の非常に多数のメモリ・セルのセル・トランジスタのゲートにつながっているため電流を大きく消費するので、当該ソース・ドライブ信号をドライブするドライバ４２８のハイ側電源電圧は効率の悪いＶppポンプ４０４からでなく、効率を最適化したローカル・ブースト回路４００から供給する。また、前述のようにローカル・ブースト回路４００の最適化のため、ブースト・キャパシタ４４２（静電容量：Ｃb）の低電位側電極の電圧レベルを持ち上げるための電極に供給する電圧レベル（図３でいうところのＶpul）は高いほどよいため、本実施形態ではＶppとしている。

以上の様に、本発明に係る実施形態においては、Ｖpp自体は従来技術と同じくＶppポンプ４０４で発生させて供給するが、この効率の悪いポンプからは出来るだけ電流を流さず、殆どの電流供給はローカル・ブースト回路４００に担わせるという方式を採用する。

なお、ブースト・キャパシタ４４２の低電位側電極をＶppまで持ち上げるには、通常はＶppポンプ４０４からの電流を使用するのであるが、Ｖppポンプ４０４からの電流を更に減らす手段として、最初０ＶからはｎチャネルＭＯＳ ＦＥＴのソース・フォロワー（ドレイン接地型）回路で電圧レベルを持ち上げ、その後電圧レベルが上がってきたらＶppポンプ４０４からのＶppに切り替える方式を採用することもできる。その理由は、ブースト・キャパシタ４４２の低電位側電極とグラウンドとの間のキャパシターは、通常ｎチャネルＭＯＳ ＦＥＴにおいてソースとドレインをショートした拡散層における容量と、反転したＮ型チャンネル下でＰ型基盤との間で逆バイアスがかけられたディプリーション（Depletion）層における容量との並列容量からなるため容量はもともと小さく、また電圧が高くなるほど更に小さくなるためである。

また、図４のＳＷ１ には通常はｎチャネルＭＯＳ ＦＥＴのみで構成したソース・フォロワー（ドレイン接地型）回路を用いるが、ｎチャネルＭＯＳ ＦＥＴの場合はゲート電圧を非常に高くしないと十分なスイッチとして動作しないため、実際にはＶddの３倍もの電圧をゲートにかける必要がある。本発明の実施形態によれば、このｎチャネルＭＯＳ ＦＥＴのみによるスイッチの代わりに、Ｎ型基盤を常にＶppポンプ４０４からの電圧で保持したｐチャネルＭＯＳ ＦＥＴを採用することもでき、低抵抗で電荷移転ができるため低電流となり、またゲートに高い電圧を必要としないため信頼性の観点からも有利である。

図４に示すように、ローカル・ブースト回路４００は各々の活性化するメモリ・セル・アレイ４５０、４５２毎に置かれ、メモリ・チップに与えられるロー・アドレスをデコードすることにより事前にどこで電流が必要になるか、即ちどのローカル・ブースト回路を活性化するべきかが分かるため、そのローカル・ブースト回路に対しての前述のブースト動作を行う準備ができる。また、ローカル・ブースト回路４００を使ってほとんどの電流を必要なタイミングに必要な量だけ必要な場所で局所的に供給するので、Ｖppポンプ４０４およびＶnnポンプ４０６からそれぞれ実際に動作するワード線回路４２０までの配線抵抗は、あったとしても問題にはならない。

実際の設計においては、ワード線のハイレベル電圧として必要なＶppが得られるように、推定したワード線回路４２０内の各ワード線の静電容量を含めた総静電容量Ｃwを基にブースト・キャパシタ４４２のＣbの値を決めるが、上述の様にＶppからいくらか電流が使われるので、それをも補うようにＣb等の値の最適化を行うことで、Ｖppポンプ４０４の制御回路がセンスしている電圧レベルが下がることが無いようにすることができ、Ｖppポンプをほとんど動作させることがなく、その結果ワード線回路４２０での消費電流を大きく低減することができる。１０２４本のワード線からなる図４のワード線回路４２０の例では、１本のソース・ドライブ信号４２６につき１２８個のワード線ドライバ回路がつながっているので、ソース・ドライブ信号１本当たりのワード線回路４２０での容量は、ワード線１本あたりの容量の１２８本分で約２ｐＦ程度であるので、Ｖpulを２.８ＶのＶppにすれば、表１によりＣbはＣwの１.７倍となり、余裕をみて２倍としてもＣbは４ｐＦで済むことになり、低電流および小面積で必要な電圧および電流を供給することができる。

次に、本発明の実施形態に係る構成に基づく詳細な動作ステップについて以下に説明する。最初に、ワード線の電圧レベルをＶppにする際の動作について説明する。図５（ａ）〜（ｃ）は、本発明の実施形態に基づく、ワード線回路５００に対するＶpp用ローカル・ブースト回路５０２の動作ステップを示したものであり、また図６（ａ）〜（ｃ）は、図５（ａ）〜（ｃ）のそれぞれに対応付けて、ワード線５１０の電圧レベルの推移をタイミング・チャートで示したものである。

当該メモリ・システム（実際にはそのメモリ・システムにおけるメモリ・セル・アレイ）に対するアクセス開始要求があったこと、即ち例えば、ロー・アドレス・デコーダ（図示せず）によるロー・アドレスのデコードが開始されたことに応答して、所定のタイミング（図６（ａ）でＴ０に当たる時刻）で、図５（ａ）に示すように、ＳＷ３をオープンにして、ＳＷ１を電極ＥＲsup５２２側に、ＳＷ２をグラウンド側にすることで、Ｖpp用ブースト・キャパシタ５２４（静電容量：Ｃb）を充電する。これは、ロー・アドレス・デコーダによってワード線（ＷＬ）５１０が選択されるのに合わせてＶpp用ブースト・キャパシタ５２４によるブーストを開始するための準備状態にするためである。電極ＥＲws５１２の電圧レベルはＶnnであるためワード線５１０はローレベル（Ｖnn）であり、ＲＤout５１４はＶppポンプで発生させたＶppで直接バイアスされている。Ｖppポンプ５０６およびＶpp用ローカル・ブースト回路５０２の間の結線とグラウンドとの間にはディカップリング・キャパシター５２０（静電容量：Ｃdp）が存在し、ｎＦ程度のオーダーの非常に大きな容量を持つ。

Ｖpp用ブースト・キャパシタ５２４への充電が完了した後、前記アクセス開始要求に基づいてロー・アドレス・デコーダによるロー・アドレスのデコードが確定して、ワード線回路５００が属する方のメモリ・セル・アレイが指定され、特定のメモリ・セルに対する実際のアクセスが開始したことに応答して、所定のタイミング（図６（ｂ）でＴ１に当たる時刻）で、図５（ｂ）に示すように、ＳＷ１を電極ＥＲws５１２側にし、その後ＳＷ２をＶppポンプ５０６の出力側にして電圧レベルをＶppにする。これにより、ブースト・キャパシタ５２４から電荷が放電されて電極ＥＲws５１２に供給され、電極ＥＲws５１２の電圧レベルはワード線回路５００内の各ワード線の静電容量を含めた総静電容量ＣwとＣbとで決まる電圧レベル（Ｖppより少し高めの電圧レベル）に上昇し、ロー・アドレス・デコーダによってワード線５１０が選択されたとすると、ワード線５１０を上記電圧レベルと同じレベルまで昇圧させることが可能となり、ワード線５１０がつながるメモリ・セルからのデータ読み出し動作ができる。

Ｖpp用ブースト・キャパシタ５２４からの放電の後、当該メモリ・セルに対するアクセスが継続中の所定のタイミング（図６（ｂ）でＴ２に当たる時刻）において、ＳＷ３を閉じてＶppポンプ５０６の出力側につなぐ。これは、Ｖppポンプ５０６から失われた電荷をＶpp用ローカル・ブースト回路５０２においていくらか高めに設定された電圧から補うため、および、ページモードなどの様に長い時間ワード線５１０をハイレベルにしておく必要がある場合に電流リークがあったことで電圧レベルが下がるのを防ぐためである。リークするのは一般的に少ない電流で、これがあっても、大きな容量Ｃdpのディカップリング・キャパシター５２０から供給されるので、直ちにＶppの値が下がってポンプアップ動作が開始されるようなことは無い。

更にその後、当該メモリ・システムに対するアクセス終了要求があるより前の所定のタイミング（図６（ｃ）でＴ３に当たる時刻）において、図５（ｃ）に示すように、ＳＷ３をオープンにし、それ以後ＳＷ１をオープンにしＳＷ２をグラウンドにしてＶpp用ブースト・キャパシタ５２４の低電位側電極の電圧レベルをグラウンドにするすることで、Ｖpp用ブースト・キャパシタ５２４への再度の充電のためにＶpp用ブースト・キャパシタ５２４の両電極における電圧レベルを初期化（リセット）する。電極ＥＲws５１２はどこにもつながってなく、またワード線５１０はハイレベル状態のままであるため、電極ＥＲws５１２はＶppに充電されたままである。なお、以上の図６（ａ）〜（ｃ）のタイミングではＶnn用ローカル・ブースト回路５０４は何も動作しない。

本発明の実施形態に係る構成に基づく詳細な動作ステップについて、次にワード線の電圧レベルをＶnnに戻す際の動作について説明する。図７（ａ）〜（ｃ）は、本発明の実施形態に基づく、ワード線回路５００に対するＶnn用ローカル・ブースト回路５０４の動作を示したものであり、また図８（ａ）〜（ｃ）は、図７（ａ）〜（ｃ）のそれぞれに対応付けて、ワード線５１０の電圧レベルの推移をタイミング・チャートで示したものである。

当該メモリ・システムに対するアクセス終了要求があったこと、即ち例えば、ロー・アドレス・デコーダによるロー・アドレスのデコードが終了したことに応答して、所定のタイミング（図８（ａ）でＴ４に当たる時刻）で、図７（ａ）に示すように、ＳＷ４を電極ＥＲws５１２側にし、ＳＷ５をグラウンド側にする。これにより、ワード線回路５００内の各ワード線の静電容量を含めた総静電容量Ｃwに充電された電荷がＶnn用ブースト・キャパシタ５３０（静電容量：Ｃn）へ充電される。グラウンドとＶnnポンプ５０８の出力との間にもディカップリング・キャパシター５３２（静電容量：Ｃdn）が存在し、やはりｎＦ程度のオーダーの大きな容量を持つ。電極ＥＲws５１２からＶnn用ブースト・キャパシタ５３０への充電によって生じるＣwとＣnの間のチャージ・シェアリングで、電極ＥＲws５１２における電圧レベルはＶppから下がり始め、ほぼ同時に、アクセス終了要求に基づくワード線５１０の非選択に従って図８（ａ）のタイミング・チャートに示すようにワード線５１０の電圧レベルも下がり始める。

Ｖnn用ブースト・キャパシタ５３０への充電が完了した後、非選択になったワード線の電圧レベルがローレベルとなって実際のアクセスが終了する前の所定のタイミング（図８（ｂ）でＴ５に当たる時刻）において、図７（ｂ）に示すように、ＳＷ４をグラウンド側にし、ＳＷ５をＶnnポンプ５０８の出力側にしてＶnn用ブースト・キャパシタ５３０の低電位側電極の電圧レベルをＶnnにする。これにより、Ｖnn用ブースト・キャパシタ５３０に貯まった電荷がＶnnポンプ５０８に供給される。このタイミングは、ワード線５１０が非選択になった（即ち、Ｔ４ですでに非選択になっている）ことで、ＲＤout５１４とＷＬr５１８がハイレベルになり、ワード線５１０の電圧レベルがＶnnに引き下げられて行くが、この引き下げる動作に必要な電荷がＶnn用ブースト・キャパシタ５３０からのブーストで供給され、しかも元々Ｖnn用ブースト・キャパシタ５３０に充電した電荷は電極ＥＲws５１２に貯まった電荷の再利用であるので、電源からの充電電流によるものではく、効率の高い動作となる。

その後、非選択になったワード線の電圧レベルがローレベル（Ｖnn）となって実際のアクセスが終了したことに応答して、所定のタイミング（図８（ｃ）でＴ６に当たる時刻）で、図７（ｃ）に示すように、ＳＷ４をオープンにし、ＳＷ５をグラウンドにしてＶnn用ブースト・キャパシタ５３０の低電位側電極の電圧レベルをグラウンドにするすることで、Ｖnn用ブースト・キャパシタ５３０への再度の充電のためにＶnn用ブースト・キャパシタ５３０の両電極における電圧レベルを初期化（リセット）する。

以上で全ての動作ステップが終了し、当該メモリ・システムに対する次のアクセス開始要求、即ち例えば、ロー・アドレス・デコーダへのロー・アドレスの入力によるデコード開始があると、再度図５（ａ）からの状態を繰り返す。この様に、Ｖnn用ローカル・ブースト回路５０４側がＶpp用ローカル・ブースト回路５０２側で生じた電荷を再利用して、必要なタイミングでそこから電荷を供給することで高い効率が得られること、また、ＶppおよびＶnnへのドライブにおいては、Ｖppポンプ５０６およびＶnnポンプ５０８が殆ど動作せず、それぞれＶpp用ローカル・ブースト回路５０２およびＶnn用ローカル・ブースト回路５０４から電流がほとんど供給されることから、ワード線回路５００における消費電流の大幅な低減化が達成できる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されないことは言うまでもない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。またその様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

従来技術におけるＤＲＡＭチップの構成図を表す。 ワード線回路の詳細な回路例を示す。 ローカル・ブースト回路による電荷の転送の原理を示す。 本発明の実施形態に係る、ローカル・ブースト回路が付加されたワード線回路とＶppポンプおよびＶnnポンプとを備えたメモリ・システムの構成を示す。 本発明の実施形態に基づく、ワード線回路に対するＶpp用ローカル・ブースト回路の動作ステップを示す。 ワード線の電圧レベルの推移を図５に対応してタイミング・チャートで示す。 本発明の実施形態に基づく、ワード線回路に対するＶnn用ローカル・ブースト回路の動作ステップを示す。 ワード線の電圧レベルの推移を図７に対応してタイミング・チャートで示す。

Claims (15)

1. メモリ・セル・アレイと、
   前記メモリ・セル・アレイに対するアクセス開始要求およびアクセス終了要求のいずれかを受け取って前記メモリ・セル・アレイへのアクセスを制御する、アクセス制御回路と、
   前記アクセス開始要求に応答して予め充電した電荷を、前記アクセス制御回路に供給して、前記アクセス制御回路をメモリ・アクセス用の低電圧からメモリ・アクセス用の高電圧に駆動させるための、高電圧供給ブースト回路と
   を備えるメモリ・システム。
2. 前記アクセス終了要求に応答して、前記アクセス制御回路を前記高電圧から前記低電圧に切り換える際の過剰な電荷を吸収するための、低電圧供給ブースト回路
   をさらに備える、請求項１に記載のメモリ・システム。
3. 前記高電圧供給ブースト回路は、
   前記アクセス開始要求に応答して第１の参照電圧の供給源から予め充電した電荷を、前記アクセス制御回路における前記高電圧の供給源に放電するための、高電圧ブースト用キャパシタと、
   前記充電時には前記高電圧ブースト用キャパシタの一方の電極を前記第１の参照電圧の前記供給源に接続し、前記放電時には前記一方の電極を前記アクセス制御回路における前記高電圧の前記供給源に接続し、その他の時には前記一方の電極をオープンにする、第１の半導体スイッチと、
   前記充電時には前記高電圧ブースト用キャパシタの他方の電極をグラウンドに接続し、前記放電時には前記他方の電極を第２の参照電圧の供給源に接続し、その他の時には前記他方の電極をグラウンドに接続する、第２の半導体スイッチと
   を備える、請求項２に記載のメモリ・システム。
4. 電源電圧から前記高電圧を生成し供給する高電圧発生回路をさらに備え、
   前記高電圧供給ブースト回路は、
   前記高電圧ブースト用キャパシタの前記一方の電極を、前記高電圧発生回路の高電圧供給源に接続して、前記一方の電極から前記高電圧発生回路に電荷を補填するための、第３の半導体スイッチ
   をさらに備える、請求項３に記載のメモリ・システム。
5. 電源電圧から前記低電圧を生成し供給する低電圧発生回路をさらに備え、
   前記低電圧供給ブースト回路は、
   前記アクセス終了要求に応答して予め前記アクセス制御回路における前記高電圧の前記供給源から充電した電荷を、前記低電圧発生回路の低電圧供給源を介して放電するための、低電圧ブースト用キャパシタと、
   前記充電時には前記低電圧ブースト用キャパシタの一方の電極を前記アクセス制御回路における前記高電圧の前記供給源に接続し、前記放電時には前記一方の電極をグラウンドに接続し、その他の時には前記一方の電極をオープンにする、第４の半導体スイッチと、
   前記充電時には前記低電圧ブースト用キャパシタの他方の電極をグラウンドに接続し、前記放電時には前記他方の電極を前記低電圧発生回路の前記低電圧供給源に接続し、その他の時には前記他方の電極をグラウンドに接続する、第５の半導体スイッチと
   を備える、請求項４に記載のメモリ・システム。
6. 前記メモリ・セル・アレイは、ｎチャネルＭＯＳ ＦＥＴから構成されるＤＲＡＭのメモリ・セル・アレイであり、
   前記アクセス制御回路は、前記メモリ・セル・アレイを構成するセル・トランジスタのゲートにつながる複数のワード線を駆動するワード線回路である、
   請求項５に記載のメモリ・システム。
7. 前記第１の参照電圧は電源電圧を含み、
   前記第２の参照電圧は前記高電圧を含み、
   前記第２の参照電圧は、前記高電圧発生回路の前記高電圧供給源から供給される、
   請求項５に記載のメモリ・システム。
8. 前記高電圧発生回路および前記低電圧発生回路は、いずれもチャージ・ポンプ回路からなる、請求項５に記載のメモリ・システム。
9. メモリ・システムにおいて、メモリ・セル・アレイに対するアクセス開始要求およびアクセス終了要求のいずれかを受け取って前記メモリ・セル・アレイへのアクセスを制御するアクセス制御回路に対して、メモリ・アクセス用の高電圧およびメモリ・アクセス用の低電圧による駆動のために電圧供給ブースト回路によって電圧を供給する方法であって、
   前記アクセス開始要求に応答して、前記電圧供給ブースト回路に電荷を充電する第１の充電ステップと、
   前記充電が完了した後、前記充電された電荷を放電して前記アクセス制御回路に供給する第１の放電ステップと、
   前記放電後の残留電荷を前記電圧供給ブースト回路に保持したまま再度の充電のために初期化する第１の初期化ステップと
   を有する方法。
10. 前記アクセス終了要求に応答して、前記アクセス制御回路から前記電圧供給ブースト回路に電荷を充電する第２の充電ステップと、
    前記充電が完了した後、充電した前記電荷を放電する第２の放電ステップと、
    前記放電後の残留電荷を前記電圧供給ブースト回路に保持したまま再度の充電のために初期化する第２の初期化ステップと
    をさらに有する、請求項９に記載の方法。
11. 前記電圧供給ブースト回路は高電圧ブースト用キャパシタを備え、
    前記第１の充電ステップは、
    前記アクセス開始要求に応答して、前記高電圧ブースト用キャパシタの一方の電極を第１の参照電圧の供給源に接続するステップと、
    前記高電圧ブースト用キャパシタの他方の電極をグラウンドに接続するステップと
    を有し、前記第１の放電ステップは、
    前記充電が完了した後、前記アクセス開始要求に基づくアクセス開始に応答して、前記一方の電極を前記アクセス制御回路における前記高電圧の供給源に接続するステップと、
    前記接続の後、前記他方の電極を第２の参照電圧の供給源に接続するステップと
    を有し、前記第１の初期化ステップは、
    前記放電の後、前記アクセス終了要求の前の所定のタイミングにおいて、前記一方の電極をオープンにするステップと、
    前記他方の電極をグラウンドに接続するステップと
    を有し、
    前記放電後の残留電荷を前記高電圧ブースト用キャパシタに保持したまま前記他方の電極の電圧レベルをグラウンドにして再度の充電のために初期化することを特徴とする、
    請求項１０に記載の方法。
12. 前記メモリ・システムは、電源電圧から前記高電圧を生成し供給する高電圧発生回路をさらに備え、
    前記第１の放電ステップの後、前記第１の初期化ステップの前の所定のタイミングで、前記高電圧ブースト用キャパシタの前記一方の電極を、前記高電圧発生回路の高電圧供給源に接続して、前記一方の電極から前記高電圧発生回路に電荷を補填するステップと、
    前記補填するステップの後、前記第１の初期化ステップの以前の所定のタイミングで、前記一方の電極の、前記高電圧発生回路の前記高電圧供給源への接続を解除するステップと
    をさらに有する、請求項１１に記載の方法。
13. 前記電圧供給ブースト回路は低電圧ブースト用キャパシタをさらに備え、
    前記メモリ・システムは、電源電圧から前記低電圧を生成し供給する低電圧発生回路をさらに備え、
    前記第２の充電ステップは、
    前記アクセス終了要求に応答して、前記低電圧ブースト用キャパシタの一方の電極を前記アクセス制御回路における前記高電圧の前記供給源に接続するステップと、
    前記低電圧ブースト用キャパシタの他方の電極をグラウンドに接続するステップと
    を有し、前記第２の放電ステップは、
    前記充電が完了した後、前記アクセス終了要求に基づくアクセス終了の前の所定のタイミングにおいて、前記一方の電極をグラウンドに接続するステップと、
    前記他方の電極を、前記低電圧発生回路の低電圧供給源に接続するステップと、
    を有し、前記第２の初期化ステップは、
    前記アクセス終了に応答して、前記一方の電極をオープンにするステップと、
    前記他方の電極をグラウンドに接続するステップと
    を有し、
    前記放電後の残留電荷を前記低電圧ブースト用キャパシタに保持したまま前記他方の電極の電圧レベルをグラウンドにして再度の充電のために初期化することを特徴とする、
    請求項１２に記載の方法。
14. 高電圧と低電圧の少なくとも２値の電圧による内部回路の駆動を必要とする対象システムに対して、電圧を供給するための装置であって、
    前記対象システムに対する前記高電圧による駆動の開始要求に応答して予め充電した電荷を、前記対象システムに供給して、前記対象システム内の前記内部回路を前記低電圧から前記高電圧に駆動させるための、高電圧供給ブースト回路と、
    前記対象システムに対する前記高電圧による駆動の終了要求に応答して前記対象システムの前記内部回路を前記高電圧から前記低電圧に切り換える際の過剰な電荷を吸収するための、低電圧供給ブースト回路と
    を備える装置。
15. 高電圧と低電圧の少なくとも２値の電圧による内部回路の駆動を必要とする対象システムに対して、電圧供給ブースト装置によって電圧を供給する方法であって、
    前記対象システムに対する前記高電圧による駆動の開始要求に応答して、前記電圧供給ブースト装置に電荷を充電する第１の充電ステップと、
    前記充電が完了した後、前記充電された電荷を放電して前記対象システムに供給する第１の放電ステップと、
    前記放電後の残留電荷を前記電圧供給ブースト回路に保持したまま再度の充電のため初期化する第１の初期化ステップと、
    前記対象システムに対する前記高電圧による駆動の終了要求に応答して、前記対象システムから前記電圧供給ブースト回路に電荷を充電する第２の充電ステップと、
    前記充電が完了した後、充電した前記電荷を放電する第２の放電ステップと、
    前記放電後の残留電荷を前記電圧供給ブースト回路に保持したまま再度の充電のために初期化する第２の初期化ステップと
    を有する方法。

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