CN101331552B - 用于降低电流消耗的存储器系统及其方法 - Google Patents

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Abstract

本发明提供一种存储器系统及其低电流化方法，通过提高具备电荷泵电路等的DRAM等中的电压发生电路的效率，从而可以降低激活时以及待机时的大的消耗电流。在存储器系统中，包括用于响应于对存储器单元阵列的存取开始请求而向存取控制电路供给预先充电了的电荷来将上述存取控制电路从存储器存取用的低电压驱动成高电压的高电压供给升压电路。另外，还具备用于吸收响应于对存储器单元阵列的存取结束请求而将上述存取控制电路从上述高电压切换成上述低电压时的过剩电荷的低电压供给升压电路。

Description

用于降低电流消耗的存储器系统及其方法
技术领域
本发明涉及一种存储器系统。更详细而言涉及在存储器系统中为了降低工作时的电流消耗而高效地发生高电平以及低电平电压的电路以及电压发生方法。
背景技术
在将通常的n沟道MOS(n-Channel Metal OxideSemiconductor，n沟道金属氧化物半导体)的FET(Field EffectTransistor，场效应晶体管)用作存储器单元的单元晶体管的现有DRAM(Dynamic Random Access Memory，动态随机存取存储器)等存储器中，对与存储器单元的单元晶体管的栅极相连接的各字线进行驱动的字线电路的消耗电流大的情况迄今成为问题。
即，当向这种存储器的存储器单元写入高电平的值时，通过向与该存储器单元的源极相连接的位线(数据线)施加高电平电压来进行，所以与该存储器单元的栅极相连接的字线的高电平电压(高电压、Vpp)必须比位线的高电平电压至少高单元晶体管的阈值电压(Vt)以上。另外，在使字线的电压成为低电平而在存储器单元中保持数据的状态下，为了将单元晶体管的漏极-源极间的泄漏电流抑制成f(Femto、毫微微：1×10-15)A(安培)的数量级以下，Vt必须相当高。进而当位线为高电平时，由于是使处于衬底被偏置的状态下的源极跟随器(漏极接地)在Vt的电压下工作，所以实际上足以将该位线的最高程度的高电平高速地写入到存储器单元中的字线电压(单元晶体管的栅极电压)相当高，可达3.0V以上。最近，由于DRAM技术的微细化，必须降低字线电压，字线的高电平电压(Vpp)成为2.6V～2.8V左右；但为此，单元晶体管的Vt也必须降低。但是，如果降低Vt，则会造成存储器单元的泄漏电流增加，所以为了防止该现象，作为字线的低电平电压(低电压、Vnn)，使用了-0.25V～-0.5V的负电压。利用DRAM芯片内部的电荷泵电路(分别称为Vpp泵以及Vnn泵)由DRAM的内部电压分别发生这些2.6V～2.8V的字线高电平电压和-0.2V～-0.5V的负电压的字线低电平电压。这样通过在字线的低电平电压中使用负电压，高电平电压下降成2.6V～2.8V，但发生该电压的内部电压也下降成1.6V左右，两者的电压比仍较大，并且由于起因于以下叙述的电荷泵电路的效率不良的转换损失，消耗电流也变大。
根据S.I.Cho等的“IEEE Journal of Solid State Circuits”，pp.1726-1729，vol.38，no.10，Oct.2003，一般，电荷泵电路的效率不良，特别是发生高电压时的Vpp泵的效率仅为40％左右。另外，根据Y.Nakagome等的“IEEE Journal of Solid State Circuits”，pp.465-472，vol.26，no.4，Apr.1991，电荷泵电路的效率不良的原因在于，为了防止结(junction)的反偏置而使用了单一种类的晶体管，所以在控制和驱动电路中流过的电流大。即，Vpp泵全部由n沟道MOSFET构成，为了对高的电压进行控制必须对栅极施加更高的电压，为了生成该电压还需要基于电容器的泵，例如为了获得电源电压的2倍作为Vpp必须使用控制电路产生最大为3倍的电压，这成为使消耗电流变大的原因。
由于从电源流出的电流是存储器的电路(字线电路)内实际使用的电流乘以用百分比表示的效率值的倒数的值，所以例如在效率为40％时，在该存储器芯片内被消耗的电流是实际由字线电路使用的电流的2.5倍。另外，随着最近的DRAM的存储容量的增大，需要同时激活的字线变多，除此之外特别在SDRAM(Synchronous DynamicRandom Access Memory，同步动态随机存储器)中，一般在刷新时要对所有内存组(bank)同时进行刷新，所以与通常的存取相比必须激活内存组数量(通常为4内存组)那么多倍的字线，在512Mbit的SDRAM中，仅这样有时就可达20mA左右，成为降低通常的存取电流、刷新电流的较大障碍。
另一方面，作为不使用如上所述产生作为比内部电压高的电压的Vpp的电荷泵电路的方法，以往有使用升压电路的方法。升压电路是利用电容器和基于n沟道MOS FET的开关来使电压提升的电路，是从DRAM仅由n型MOS而并非当前那样的CMOS(ComplementaryMetal Oxide Semiconductor，互补型金属氧化物半导体)制成的时期开始就使用的公知结构。
在日本特开平6-139776号公报中，公开了与该升压电路的高速化相关的构思。即，在行地址译码器(Row Address Decoder)的周围存在各种寄生附加电容，升压电路必须对这些电容所连接的节点进行升压，所以如果该电容大，则在升压中花费时间而无法进行高速动作。为了解决该问题，不是让对于这些节点的电压电平的升压完全依赖于该升压电路，而使用别的途径通过开关由电源提升到预定的电压电平，之后使用该升压电路从该预定的电源电平升压到比其更高的字线电压电平，从而缩短对于该节点的电压电平的升压过程的总时间。
但是，该方法仅解决了电压电平的升压的高速化，而并没有提供与消耗电流的降低化对应的解决方案。另外，如上所述，近来一般使用由电荷泵电路DC地、始终地发生比电源电压高的电压并将其供给到字线的结构，在这样的结构下，没有考虑实现供给高的电压时的高速化和供给时的低消耗电流化的方法。
非专利文献1：S.I.Cho et al.，IEEE Journal of Solid StateCircuits，pp.1726-1729，vol.38，no.10，Oct.2003.
非专利文献2：Y.Nakagome et al.，IEEE Journal of Solid StateCircuits，pp.465-472，vol.26，no.4，Apr.1991.
专利文献1：日本特开平6-139776号公报
发明内容
本发明的主要目的在于提供一种存储器系统和用于降低其电流的方法。本发明以具有用于发生供给到对存储器单元的栅极进行驱动的字线的高电平以及低电平电压的、包括电荷泵电路的电压发生电路的DRAM等存储器为对象，通过提高该电压发生电路的效率，从而可以降低起因于该电压发生电路的原来效率不良而产生的激活时以及待机时这两种情况下的大的消耗电流，并且还可以达成电压供给的高速化。
该目的是利用所附的权利要求中的独立权利要求中记载的特征的组合来达成的。所附权利要求中的从属权利要求规定了本发明的进一步有利的实施例以及具体例。
为了解决上述课题，在本发明的第1方式中，提供一种存储器系统，具备：存储器单元阵列；存取控制电路，接收对上述存储器单元阵列的存取开始请求或结束请求来对向上述存储器单元阵列的存取进行控制；以及高电压供给升压电路，用于响应于上述存取开始请求而向上述存取控制电路供给预先充电了的电荷来将上述存取控制电路从存储器存取用的低电压驱动成高电压。另外，提供一种存储器系统，其中，还具备低电压供给升压电路，该低电压供给升压电路用于吸收响应于上述存取结束请求而将上述存取控制电路从上述高电压切换成上述低电压时的过剩的电荷。
另外，在本发明的第2方式中，提供一种方法，是在存储器系统中，为了利用存储器存取用的高电压以及存储器存取用的低电压对接收对存储器单元阵列的存取开始请求以及存取结束请求中的任意一个来对向上述存储器单元阵列的存取进行控制的存取控制电路进行驱动，利用电压供给升压电路来供给电压的方法，包括如下步骤：第1充电步骤，响应于上述存取开始请求而向上述电压供给升压电路充电电荷；第1放电步骤，在上述充电完成后将上述充电了的电荷放电并供给到上述存取控制电路；以及第1初始化步骤，为了再次充电，在上述放电后的残留电荷仍保持在上述电压供给升压电路中的状态下，进行初始化。另外，提供一种方法，还包括如下步骤：第2充电步骤，响应于上述存取结束请求而从上述存取控制电路向上述电压供给升压电路充电电荷；第2放电步骤，在上述充电完成后将所充电的上述电荷放电；以及第2初始化步骤，为了再次的充电，在上述放电后的残留电荷仍保持在上述电压供给升压电路中的状态下，进行初始化。
另外，在本发明的第3方式中，提供一种装置，用于对需要利用高电压和低电压这至少2个值的电压驱动内部电路的对象系统供给电压，所述装置包括：高电压供给升压电路，用于响应于对上述对象系统的利用上述高电压的驱动的开始请求而对上述对象系统供给预先充电了的电荷来将上述对象系统内的上述内部电路从上述低电压驱动成上述高电压；以及低电压供给升压电路，用于吸收响应于对上述对象系统的利用上述高电压的驱动的结束请求而将上述对象系统的上述内部电路从上述高电压切换成上述低电压时的过剩电荷。
另外，上述示出的发明的概要并非列举出作为本发明而必要的全部特征，由这些多个发明特征的一部分构成的组合当然也可以成为本发明。
根据本发明，可以降低DRAM等存储器系统的激活时以及待机时的消耗电流。
附图说明
图1示出现有技术中的DRAM芯片的结构图。
图2示出字线电路的详细的电路例。
图3示出利用局部升压电路的电荷的传送的原理。
图4示出本发明的实施方式的具备附加有局部升压电路的字线电路和Vpp泵以及Vnn泵的存储器系统的结构。
图5示出利用本发明的实施方式的与字线电路对应的Vpp用局部升压电路的动作步骤。
图6与图5对应地使用时序图示出字线的电压电平的推移。
图7示出利用本发明的实施方式的与字线电路对应的Vnn用局部升压电路的动作步骤。
图8与图7对应地使用时序图示出字线的电压电平的推移。
具体实施方式
以下，参照附图，对用于实施本发明的最佳方式(以下，称为实施方式)进行详细说明，但所附权利要求所涉及的发明并不限于这些实施方式，并且并不是实施方式中说明的特征的所有组合在本发明的解决手段中都是必须的。
作为说明本发明的实施方式的前提，首先详细叙述以往技术中的DRAM等存储器的结构以及动作。图1示出以往技术中的DRAM芯片的结构图。在中央具有行地址译码器(Row Address Decoder：RDEC)100，夹着该行地址译码器100地在两侧具有存储器单元阵列(Memory Cell Array)104、106。在存储器单元阵列104、106中，纵横排列有作为该DRAM的存储单位的存储器单元108～111等，所以对于纵向排列的存储器单元108、110等，相同的1个位线(也称为数据线)120与构成各存储器单元的FET的源极112、114等连接，而对于横向排列的存储器单元108、109等，相同的1个字线124与构成各存储器单元的FET的栅极116、117等连接，以适当的定时将该位线和字线驱动成高电平或低电平，从而可以将高或低的值存储到存储器单元阵列104、106内的任意存储器单元中，并且可以读出存储在该任意存储器单元中的值。行地址译码器100是对向其输入的行地址(未图示)进行译码，来对存储器单元阵列104、106提供字线的模块。
在行地址译码器100中，各存储器单元阵列的每个具有作为用于生成字线124～126等并将其驱动成高或低的电路模块的字线电路102。图2是示出字线电路102的细节的电路例。在该例子中，示出了输入10位的行地址来生成总计1024个字线的行地址译码器100中的字线电路102。即，对10位的行地址内的3位进行译码来生成8个源极驱动信号(SDV)200和8个字线复位信号(WLr)204，并且对行地址的其余7位进行译码来生成128个译码输出信号(RDout)202。对应于分别选择由8个源极驱动信号(SDV)200中的1个和8个字线复位信号(WLr)204中对应于上述1个源极驱动信号的1个所构成的对、以及128个译码器输出(RDout)202中的1个这两者而输入时的1024(＝8×128)种不同的组合，具有1024个字线驱动器电路220等，据此来对1024个字线(WL)230等进行驱动。即，1个源极驱动信号206输入到分别被输入128个译码器输出信号202的所有128个字线驱动器电路，而1个译码器输出信号208输入到分别被输入8个源极驱动信号200的所有8个字线驱动器电路。
当针对1个字线驱动电路220观察时，如果利用10位的行地址内的3位的译码而选择了1个源极驱动信号206，则该信号利用驱动器230的高侧电源电压(Vpp)而成为高电平(Vpp)，而字线复位信号210利用驱动器234的低侧电源电压(Vnn)而成为低电平(Vnn)。此时如果利用其余7位的译码还选择了译码器输出信号208，则该信号利用驱动器232的低侧电源电压(Vnn)而成为低电平(Vnn)。因此，源极驱动信号206所连接的、字线驱动器电路220内的p沟道MOS FET 222的源极是高电平(Vpp)，其栅极成为低电平(Vnn)，所以该p沟道MOS FET 222导通且p沟道MOS FET 222的漏极的电压电平也成为高电平(Vpp)。同时，由于与该字线驱动器电路220对应的字线复位信号210是低电平(Vnn)，所以n沟道MOS FET 224截止，其结果，字线230被驱动成高电平(Vpp)，使与字线230连接的多个单元晶体管的栅极导通。另一方面，在行地址的译码结果的源极驱动信号206为非选择的情况下，字线复位信号210利用驱动器234的高侧电源电压(Vdd)而成为高电平(Vdd)，n沟道MOS FET224导通，所以字线230被驱动成低电平(Vnn)，与字线230连接的单元晶体管的栅极仍为截止。
在该电路中，驱动器230、232的电源电压(Vpp)、以及驱动器230、232、234的低侧电源电压(Vnn)分别从图1的Vpp泵130、以及Vnn泵132供给。Vpp泵130以及Vnn泵132被配置在存储器单元阵列104、106的外侧的周边部分，通过金属的布线140、142分别与行地址译码器100内的Vpp供给线以及Vnn供给线相连接。
此处对字线电路102中的消耗电流进行研究。在字线电路102中将高侧电源电压设为Vpp、并将低侧电源电压设为Vnn，所以在存储器单元的存取中消耗的电流(Iw)如图1所示那样从Vpp泵130流向Vnn泵132。由于Vpp泵130以及Vnn泵132通常也从存储器芯片的内部电源(Vdd)发生，所以该电流Iw结果成为来自内部电源(Vdd)的电流。如果设Vpp泵130以及Vnn泵132的以百分比表示的效率分别为Evp、Evn，则作为将它们的倒数乘到Iw并相加的值的Iw·(1/Evp+1/Evn)(式1)的电流从Vdd的电源流向地，成为存储器芯片的字线电路102中的总消耗电流。Evp、Evn通常都为0.5以下的数值，所以这些的倒数为2以上，该消耗电流可达实际在字线电路102中所需的电流Iw的几倍。
Vpp泵130以及Vnn泵132一般设在存储器芯片的周边，但从它们供给而实际工作的字线电路102处于存储器芯片的中央的行地址译码器100之中，布线的电阻值也相当高。图1中示出了该布线电阻，为了确保实际工作位置处的充分的字线高电平以及低电平，必须在泵中考虑因布线电阻造成的电平降低而设成高的电压，这也成为产生多余的电流消耗的原因。
为了降低该现有技术的字线电路102所消耗的大的消耗电流，在本发明中，首先着眼于由Vpp泵130、Vnn泵132供电的电路的工作模式。Vpp泵130、Vnn泵132一般都仅用于字线电路，而在其他电路中都不使用。两个泵都是以实现如下的二个动作为目的而设置的：即在对存储器单元的存取时将与该存储器单元相关的字线的电压电平提高成Vpp然后返回到Vnn的动作；在不存取时使该字线的电压电平为Vnn的动作。在现有技术中，泵与稳压器同样地使用反馈电路来对电压进行控制。因此，如果有存取动作而消耗电流，则Vpp的电压电平降低，如果达到预先设定的电平以下，则泵的控制电路开始由电容器来供给电荷的动作，将其重复几次来使由于电流消耗而降低的电压电平返回到原来的电平。如果存取结束，则由于不再使用电流，所以电压电平上升，但如果其也达到预先设定的电平以上，则控制电路停止由电容器的电荷供给。电容器的泵动作是一次为25～30ns那样的比较慢的循环时间。这样，Vpp电平具有在预先设定的二个电平间来回的波动而被平均地控制成所期望的DC电平。该控制是针对生成的结果对其进行校正的典型的负反馈控制。
但是，在实际的字线电路102中，来自外部的访问、刷新都从存取开始的请求(命令)发出开始到字线被驱动(即、实际上开始存取)为止至少被延迟10ns，可以充分地预知Vpp的供给中需要大的电流的定时。在Vnn的供给中需要大的电流的定时是存取结束而字线的电压电平返回到Vnn时，在该情况下定时也可以充分地预知。因此，关于Vpp以及Vnn的供给，不像现有技术那样对所产生的结果采取措施的方法、即接收到电压电平因流过电流而降低这样的结果并为了应付该现象对泵进行驱动而使电压返回、或者接收到电压电平因没有流过电流而上升那样的其他结果并为了应付该现象停止泵的那样的动作，而是预先得知了电流流过的定时，所以在该定时供给所需的电流，从而不会产生原来的电压电平降低那样的结果，也不会产生电压电平随后上升那样的其他结果。
在本发明的实施方式中，提出了基于上述的原理的电路结构。即，根据本发明的实施方式，在不对存储器单元存取时必须将字线230的电压电平保持为Vnn，所以仍使用现有技术所涉及的Vpp泵130以及Vnn泵132；而追加在有存取时以所需的定时局部且高效地供给所需量的电流的电路，据此泵的控制电路不感知电压电平的变动，其结果使效率不良的泵几乎不动作，所以可以大幅降低存取时的字线电路102的工作电流。
上述的用于在发生存取时以所需的定时供给所需电流的电路是必须通过从存储器芯片的内部电压发生高电压(即Vpp)以及负电压(即Vnn)来供给该电流的电路，且使用了利用电容器的升压方式，所以称为局部升压电路。
首先，对该局部升压电路的原理进行说明。首先，对向字线供给高电平的电压时的电荷传送的原理进行说明。图3是示出了基于局部升压电路的电荷传送的原理。该电路由升压电容器302(静电电容：Cb)和用于将其两个电极连接到各种电压电平的切换用开关SW1以及SW2构成。此处，设使用所发生的电压的字线电路102的高侧电源电压用的电极为ERws 308，在字线电路102中具有与通过其而流过的电流相关的寄生电容310(静电电容：Cw)。在寄生电容310中，除了先前连接的字线的电容之外，还考虑有各种布线的电容以及节点的结电容等。ERsup 312是对升压电容器302的充电用电极(供给电压电平：Vsup)，且通常是芯片的内部电压(Vdd)。ERpul 314是用于提升升压电容器302的低电位侧的电极的电极(供给电压电平：Vpul)。开始，如图3(a)所示那样将SW 1连接到电极ERsup一侧并将SW 2连接到接地一侧来进行对升压电容器302的充电。字线电路102在电极ERws 308处的电压电平为低，为了简单而设其为0V。因此，在升压电容器302中贮存Cb·Vsup的电荷，而在寄生电容310中无电荷。
接下来，如图3(b)所示，通过将SW 1连接到电极ERws 308一侧并将SW 2连接到电极ERpul一侧，贮存在升压电容器302中的电荷通过电荷共享而被传送到寄生电容310，如果设成为升压电容器302与寄生电容310的公共节点的电极ERws 308处的电压电平为Vx，则原来的电荷Cb·Vsup被分成贮存在升压电容器302中的Cb·(Vx-Vpul)的电荷和贮存在寄生电容310中的Cw·Vx的电荷。该Vx在电极ERws 308上产生，其实际上成为作为字线电路102中的字线的高电平的Vpp。如果设Cb/Cw＝K，则
Vx＝K·(Vsup+Vpul)/(K+1)    (式2)。
由于传送到寄生电容310的电荷Qtr为Cw·Vx，所以
Qtr＝Cw·K·(Vsup+Vpul)/(K+1)   (式3)。
之后，如图3(c)所示，为了将该电路复位而断开SW 1并将SW 2切换到接地一侧，从而做好下次存取时的对升压电容器302充电的准备。此时，由于升压电容器302的低电位侧电极的电压电平从Vpul下降到0V，所以设该高电位侧电极的电压电平为Vr，则
Vr＝(Vx-Vpul)＝(K·Vsup-Vpul)/(K+1)    (式4)
对升压电容器302的下一次充电是将SW 1再次连接到电极ERsup 312一侧来进行的，所以从电极ERsup 312充电的电荷Qin为
Qin＝Cb·(Vsup-Vr)＝Cb·(Vsup+Vpul)/(K+1)
                                        (式5)。
图3(a)所示的最初的充电是从升压电容器302的两端未施加电压的状态开始的，但第2次以后则是从残留有Vr的电压电平的状态开始的充电，这是实际上每次必需的充电电荷。此处，由于K＝Cb/Cw，故Qin与Qtr相等。即，每次充电的电荷Qin成为全部传送到寄生电容310的电荷Qtr。
接下来，考虑该局部升压电路的电荷的传送效率。所传送的电荷是Qtr，在基于升压电容器302的升压动作中所需的电荷包括对升压电容器302的充电电荷Qin(与Qtr相等)，除此以外，还有由电路动作而产生的电荷，主要是将升压电容器302的低电位侧电极的电压电平提升到Vpul的电荷。即，是对升压电容器302的低电位侧电极与地之间的电容器的充电电流，该静电电容小于Cb，但与Cb成比例，所以如果将小于1的比例常数设为Rc，则充电电荷为Rc·Cb·Vpul。这表示局部升压电路中消耗的电流除了对升压电容器302的充电电流以外，用于将升压电容器302的低电位侧电极的电压电平提升到Vpul的电流占大部分，所以如果设局部升压电路的大致的传送效率为Qef，则
Qef＝Qtr/(Qin+Rc·Cb·Vpul)    (式6)。
如果使用Qin＝Qtr来整理该式，则
Qef＝1/(1+Rc·(K+1)·Vpul/(Vsup+Vpul))    (式7)。
接下来，根据上述这些公式求出最优的电路方式。首先，可知Vx、Qef以及Vsup、Vpul越高越好，但由于向升压电容器302的流过大的电流，所以Vsup优选单纯地使用芯片的内部电压(例如1.65V)。在从Vsup＝1.65V的内部电压取得例如2.8V的升压电压Vx的情况下，根据
Vx＝K·(Vsup+Vpul)/(K+1)＝2.8    (式8)
求出K(＝Cb/Cw)的值相对于不同的Vpul的值而分别为何值，进而利用该K和Vpul的值根据(式7)来求出Qef为何值，并表示在表1中。此处在(式7)中假设Rc为0.3。即，假设成升压电容器302的低电位侧电极与地之间的静电电容是Cb的30％。
(表1)
  Vpul(V)   K   Qef
  1.65   5.6   0.50
  1.80   4.3   0.56
  2.00   3.3   0.59
  2.20   2.7   0.61
  2.40   2.2   0.64
  2.60   1.9   0.65
  2.80   1.7   0.66
表1示出了将作为提升升压电容器302的低电位侧电极的电压电平的Vpul设得越高则K可以越小，并且大致的电荷传送效率也更好的情况。即，乍一看会认为如果增大Vpul则提升升压电容器302的低电位侧电极的电压电平的电荷增加而Qef不良，但实际上K变小的效果大，可以减小静电电容Cb，Vpul越高则Qef越良好。因此，可知在以效率良好的小电流来使局部升压电路工作时，可以尽可能地提高Vpul。假设，如果将Vpul设成与Vpp相等的2.8V，则K为1.7，即Cb可以是Cw增加70％左右；但在Vpul是作为存储器芯片的内部的电压的1.6V左右的情况下，需要将Cb设成Cw的5.6倍。即，如果考虑Qtr总是恒定的值Cw·Vx＝2.8·Cw，则表示为了传送该相同值的电荷，Vpul越高则Cb越可以非常小。
根据以上的分析结果，以下对本发明的实施方式的结构进行说明。图4示出本发明的实施方式的具备附加有局部升压电路400的字线电路420和Vpp泵404以及Vnn泵406的存储器系统410的结构。
设驱动向字线电路420内的字线驱动电路442的p沟道MOS FET 424的源极供给电压的源极驱动信号(SDV)426的驱动器428的高侧电源电压的供给线(电极)为ERws 430(电压电平：Vws)，局部升压电路400经由SW 1与其连接。电极ERws 430的电压电平Vws在字线432导通时成为低电平，将从电极ERws 430到地的、包括字线电路420内的各字线的静电电容的总静电电容(相当于上述说明中的“寄生电容”)为Cw。作为电源电压而提供给Vpp的部分与图2的现有技术的情况相同，即对行地址译码器的译码器输出信号RDout 434进行驱动的驱动器436的高侧电源电压是由Vpp泵404供给的Vpp，并且驱动器428、436、438的低侧电源电压是由Vnn泵406供给的Vnn。
驱动器436的高侧电源电压优选使用从Vpp泵404供给的Vpp的理由在于，虽然驱动器436的高侧电源线对非常多的译码器输出信号(在本实施方式的情况下为128个)进行驱动，但在实际的动作中，在相同时刻其中仅有1个输出(例如RDout 434)从高变成低，而且该输出仅对其连接的少量(在本实施方式的情况下为8个)字线驱动器电路内的FET(例如p沟道MOS FET 424)的栅极进行驱动，即使从Vpp泵404供给了驱动器436的高侧电源电压Vpp，也几乎不从Vpp泵404流出电流。
另一方面，源极驱动信号(SDV)用于将连接在其上的字线从低驱动到高，字线由于与存储器单元阵列452内的非常多的存储器单元的单元晶体管的栅极连接，所以消耗的电流大，所以从使效率最优化了的局部升压电路400而不是从效率不良的Vpp泵404来供给对该源极驱动信号进行驱动的驱动器428的高侧电源电压。另外，由于如上所述局部升压电路400的最优化，对用于提升升压电容器442(静电电容：Cb)的低电位侧电极的电压电平的电极供给的电压电平(在图3所示的Vpul)越高越好，所以在本实施方式中设为Vpp。
如上所述，在本发明的实施方式中，采用Vpp本身与现有技术同样地使用Vpp泵404发生并供给，但尽可能不从该效率不良的泵流出电流，而电流供给大部分由局部升压电路400来承担的方式。
另外，为了将升压电容器442的低电位侧电极提升到Vpp，通常使用来自Vpp泵404的电流，但作为进一步减少来自Vpp泵404的电流的手段，还可以采用最初从0V开始使用n沟道MOS FET的源极跟随器(漏极接地型)电路来提升电压电平，然后电压电平上升之后切换成来自Vpp泵404的Vpp的方式。其理由在于，升压电容器442的低电位侧电极与地之间的电容通常由n沟道MOS FET中将源极和漏极短路的扩散层的电容、和在反型了的N型沟道下方与P型衬底之间的反偏置了的耗尽(Depletion)层的电容的并联电容构成，所以电容很小，并且电压越高则变得越小。
另外，在图4的SW 1中，通常使用仅由n沟道MOS FET构成的源极跟随器(漏极接地型)电路，但在n沟道MOS FET的情况下，如果不将栅极电压设得非常高就无法充分地作为开关而动作，所以实际上需要向栅极施加Vdd的三倍的电压。根据本发明的实施方式，代替这种仅基于n沟道MOS FET的开关，还可以采用将N型衬底始终用来自Vpp泵404的电压保持的p沟道MOS FET，由于可以通过低电阻来实现电荷转移，所以电流低，并且由于无需向栅极施加高的电压，所以从可靠性的观点来看也是有利的。
如图4所示，针对各个激活的存储器单元阵列450、452的每一个设置了局部升压电路400，通过对施加到存储器芯片的行地址进行译码，从而可以事先得知在哪里需要电流、即应激活哪个局部升压电路，所以可以实现进行针对该局部升压电路的上述升压动作的准备。另外，使用局部升压电路400在必要的定时仅以必要的量在必要的位置局部地供给大部分的电流，所以即使存在从Vpp泵404以及Vnn泵406分别到实际动作的字线电路420的布线电阻，也不会成为问题。
在实际的设计中，根据包括所推定出的字线电路420内各字线的静电电容的总静电电容Cw来确定升压电容器442的Cb的值，以获得作为字线的高电平电压所必需的Vpp，但如上述所述使用少量的来自Vpp的电流，所以通过以对其进行补偿的方式进行Cb等的值的最优化，从而可以消除Vpp泵404的控制电路所读出的电压电平降低的情况，其结果可以大幅降低字线电路420的消耗电流，而几乎不使Vpp泵动作。在由1024个字线构成的图4的字线电路420的例子中，每1个源极驱动信号426连接有128个字线驱动器电路，所以每1个源极驱动信号的字线电路420上的电容按128份每1个字线的电容而大约是2pF左右，所以如果将Vpul设为2.8V的Vpp，则根据表1，Cb为Cw的1.7倍，即使考虑余裕而为2倍，Cb为4pF也就够了，从而可以以低电流和小面积来供给必要的电压以及电流。
接下来，以下对基于本发明的实施方式的结构的详细的动作步骤进行说明。首先，对使字线的电压电平成为Vpp时的动作进行说明。图5(a)～(c)是示出基于本发明的实施方式的、针对字线电路500的Vpp用局部升压电路502的动作步骤的图，另外图6(a)～(c)是与图5(a)～(c)分别对应地使用时序图来示出字线510的电压电平的推移。
响应于对该存储器系统(实际上是该存储器系统中的存储器单元阵列)的存取开始请求、即响应于例如开始了基于行地址译码器(未图示)的行地址的译码，以预定的定时(相当于图6(a)中T0的时刻)，如图5(a)所示，使SW 3断开，将SW 1连接到电极ERsup522侧，并将SW 2连接到接地一侧，从而对Vpp用升压电容器524(静电电容：Cb)进行充电。其目的在于，在利用行地址译码器来选择了字线(WL)510的同时，成为为了开始基于Vpp用升压电容器524的升压的准备状态。由于电极ERws 512的电压电平是Vnn，所以字线510是低电平(Vnn)，RDout 514被Vpp泵所发生的Vpp直接偏置。在Vpp泵506以及Vpp用局部升压电路502之间的连接线与地之间存在去耦电容器520(静电电容：Cdp)，具有nF程度的数量级的非常大的电容。
在对Vpp用升压电容器524的充电完成后，根据上述存取开始请求确定基于行地址译码器的行地址的译码，指定字线电路500所属的一方的存储器单元阵列，响应于针对特定的存储器单元的实际的存取开始，以预定的定时(相当于图6(b)中T1时刻)，如图5(b)所示，将SW 1连接到电极ERws 512侧，之后将SW 2连接到Vpp泵506的输出侧，来使电压电平成为Vpp。由此，电荷从升压电容器524放电而供给到电极ERws 512，电极ERws 512的电压电平上升到由包括字线电路500内的各字线的静电电容的总静电电容Cw和Cb所决定的电压电平(比Vpp稍高的电压电平)，如果利用行地址译码器选择了字线510，则可以使字线510上升到与上述电压电平相同的电平，可以进行来自字线510所连接的存储器单元的数据读出动作。
在从Vpp用升压电容器524放电之后，在继续对该存储器单元的存取过程中的预定的定时(相当于图6(b)中T2时刻)，将SW 3闭合而连接到Vpp泵506的输出侧。其目的在于，利用在Vpp用局部升压电路502中设定得稍微高的电压对从Vpp泵506失去的电荷进行补偿，以及在像页模式等那样需要长时间使字线510成为高电平的情况下防止由于存在电流泄漏而使电压电平降低的现象。泄漏的电流一般较小，且即使存在泄漏，也从大电容Cdp的去耦电容520供给，所以不会出现直接使Vpp的值降低而开始泵起动动作的情况。
进而之后，在对该存储器系统的存取结束请求之前的预定的定时(相当于图6(c)中T3时刻)，如图5(c)所示，使SW 3断开，之后使SW 1断开并将SW 2接地来使Vpp用升压电容器524的低电位侧电极的电压电平为接地电平，从而为了再次对Vpp用升压电容器524充电而对Vpp用升压电容器524的两个电极的电压电平进行初始化(复位)。电极ERws 512不连接到任何部分，并且字线510维持高电平状态，所以电极ERws 512维持被充电为Vpp。另外，在以上的图6(a)～(c)的定时中，Vnn用局部升压电路504不作任何动作。
关于本发明的实施方式的结构的详细的动作步骤，接下来对使字线的电压电平返回到Vnn时的动作进行说明。图7(a)～(c)是示出基于本发明的实施方式的针对字线电路500的Vnn用局部升压电路504的动作的图，并且图8(a)～(c)是与图7(a)～(c)分别对应关联地使用时序图来示出字线510的电压电平的推移。
响应于有对该存储器系统的访问结束请求、即响应于例如基于行地址译码器的行地址的译码结束，以预定的定时(相当于图8(a)中T4时刻)，如图7(a)所示，将SW 4连接到电极ERws 512侧，并将SW 5连接到接地一侧。由此，被充电到包括字线电路500内各字线的静电电容的总静电电容中的电荷向Vnn用升压电容器530(静电电容：Cn)充电。在地与Vnn泵508的输出之间，也存在去耦电容器532(静电电容：Cdn)，也具有nF程度的数量级的大电容。利用从电极ERws 512向Vnn用升压电容器530的充电而产生的Cw与Cn之间的电荷共享，电极ERws 512的电压电平开始从Vpp降低，几乎同时，根据基于存取结束请求的字线510的非选择，如图8(a)的时序图所示那样，字线510的电压电平也开始降低。
在向Vnn用升压电容器530的充电完成后，成为非选择的字线的电压电平成为低电平而在实际的存取结束前的预定的定时(相当于图8(b)中T5时刻)，如图7(b)所示，将SW 4连接到接地一侧，并将SW 5连接到Vnn泵508的输出侧，来使Vnn用升压电容器530的低电位侧电极的电压电平成为Vnn。由此，贮存在Vnn用升压电容器530中的电荷被供给到Vnn泵508。在该定时，字线510成为非选择(即在T4中已经成为非选择)，据此RDout 514和WLr 518成为高电平，字线510的电压电平被下拉向Vnn，但用来自Vnn用升压电容器530的升压来供给该下拉动作中所需的电荷，而且原来充电到Vnn用升压电容器530中的电荷是贮存在电极ERws 512中的电荷的再利用，所以不是基于来自电源的充电电流，而成为效率高的动作。
之后，响应于成为非选择的字线的电压电平成为低电平(Vnn)、实际的存取结束，以预定的定时(相当于图8(c)中T6时刻)，如图7(c)所示，使SW 4断开，并将SW 5连接到接地一侧，来使Vnn用升压电容器530的低电位侧电极的电压电平为接地电平，从而为了再次向Vnn用升压电容器530充电而对Vnn用升压电容器530的两个电极的电压电平进行初始化(复位)。
如果以上所有的动作步骤结束，且有对该存储器系统的接下来的存取开始请求、即有例如基于向行地址译码器的行地址的输入的译码开始，则再次重复从图5(a)开始的状态。这样，Vnn用局部升压电路504侧再次利用在Vpp用局部升压电路502侧产生的电荷，以必要的定时从该处供给电荷，从而获得高效率；并且在对Vpp以及Vnn的驱动中，Vpp泵506以及Vnn泵508几乎不动作，而分别从Vpp用局部升压电路502以及Vnn用局部升压电路504供给大部分的电流，因此，可以大幅降低字线电路500的消耗电流。
以上，利用实施方式说明了本发明，但本发明的技术范围当然不限于上述实施方式中记载的范围。本领域技术人员可知，可以对上述实施方式施加各种变更或改良。另外，从所附权利要求的记载可知施加了该各种变更或改良的方式也包含在本发明的技术范围内。

Claims (14)

1.一种存储器系统，包括：
存储器单元阵列；
存取控制电路，接收对上述存储器单元阵列的存取开始请求以及存取结束请求中的任何一个来对向上述存储器单元阵列的存取进行控制；以及
高电压供给升压电路，用于响应于上述存取开始请求而向上述存取控制电路供给预先充电了的电荷来将上述存取控制电路从存储器存取用的低电压驱动成存储器存取用的高电压；以及
低电压供给升压电路，该低电压供给升压电路用于吸收响应于上述存取结束请求而将上述存取控制电路从上述高电压切换成上述低电压时的过剩电荷。
2.根据权利要求1所述的存储器系统，其中，
上述高电压供给升压电路包括：
高电压升压用电容器，用于响应于上述存取开始请求而从第1参考电压的供给源将预先充电了的电荷向上述存取控制电路中的上述高电压的供给源放电；
第1半导体开关，在上述充电时将上述高电压升压用电容器的一个电极连接到上述第1参考电压的上述供给源，在上述放电时将上述一个电极连接到上述存取控制电路中的上述高电压的上述供给源，而在其他时间将上述一个电极断开；以及
第2半导体开关，在上述充电时将上述高电压升压用电容器的另一个电极接地，在上述放电时将上述另一个电极连接到第2参考电压的供给源，而在其他时间将上述另一个电极接地。
3.根据权利要求2所述的存储器系统，还包括从电源电压生成上述高电压来供给的高电压发生电路，
上述高电压供给升压电路还包括第3半导体开关，该第3半导体开关用于将上述高电压升压用电容器的上述一个电极连接到上述高电压发生电路的高电压供给源，从上述一个电极对上述高电压发生电路补充电荷。
4.根据权利要求3所述的存储器系统，还包括从电源电压生成上述低电压来供给的低电压发生电路，
上述低电压供给升压电路包括：
低电压升压用电容器，用于响应于上述存取结束请求而经由上述低电压发生电路的低电压供给源来将从上述存取控制电路中的上述高电压的上述供给源预先充电了的电荷放电；
第4半导体开关，在上述充电时将上述低电压升压用电容器的一个电极连接到上述存取控制电路中的上述高电压的上述供给源，在上述放电时将上述一个电极接地，而在其他时间将上述一个电极断开；以及
第5半导体开关，在上述充电时将上述低电压升压用电容器的另一个电极接地，在上述放电时将上述另一个电极连接到上述低电压发生电路的上述低电压供给源，而在其他时间将上述另一个电极接地。
5.根据权利要求4所述的存储器系统，其中，
上述存储器单元阵列是由n沟道MOS FET构成的DRAM的存储器单元阵列，
上述存取控制电路是对与构成上述存储器单元阵列的单元晶体管的栅极连接的多个字线进行驱动的字线电路。
6.根据权利要求4所述的存储器系统，其中，
上述第1参考电压包括电源电压，
上述第2参考电压包括上述高电压，
上述第2参考电压由上述高电压发生电路的上述高电压供给源供给。
7.根据权利要求4所述的存储器系统，其中，上述高电压发生电路以及上述低电压发生电路均由电荷泵电路构成。
8.一种供给电压方法，该供给电压方法是在存储器系统中，为了利用存储器存取用的高电压以及存储器存取用的低电压对接收对存储器单元阵列的存取开始请求以及存取结束请求中的任意一个来对向上述存储器单元阵列的存取进行控制的存取控制电路进行驱动，利用电压供给升压电路来执行的方法，包括如下步骤：
第1充电步骤，响应于上述存取开始请求而向上述电压供给升压电路充电电荷；
第1放电步骤，在上述充电完成后将上述充电了的电荷放电并供给到上述存取控制电路；以及
第1初始化步骤，为了再次充电，在上述放电后的残留电荷仍保持在上述电压供给升压电路中的状态下，进行复位。
9.根据权利要求8所述的方法，还包括如下步骤：
第2充电步骤，响应于上述存取结束请求而从上述存取控制电路向上述电压供给升压电路充电电荷；
第2放电步骤，在上述充电完成后将所充电的上述电荷放电；以及
第2初始化步骤，为了再次的充电，在上述放电后的残留电荷仍保持在上述电压供给升压电路中的状态下，进行复位。
10.根据权利要求9所述的方法，其特征在于，
上述电压供给升压电路包括高电压升压用电容器，
上述第1充电步骤包括：
响应于上述存取开始请求，将上述高电压升压用电容器的一个电极连接到第1参考电压的供给源的步骤；以及
将上述高电压升压用电容器的另一个电极接地的步骤，
上述第1放电步骤包括：
在上述充电完成后，响应于基于上述存取开始请求的存取开始，将上述一个电极连接到上述存取控制电路的上述高电压的供给源的步骤；以及
在上述连接之后，将上述另一个电极连接到第2参考电压的供给源的步骤，
上述第1初始化步骤包括：
在上述放电之后，在上述存取结束请求之前的预定的定时，将上述一个电极断开的步骤；以及
将上述另一个电极接地的步骤，
其中，在上述放电后的残留电荷仍保持在上述高电压升压用电容器中的状态下将上述另一个电极的电压电平接地以为了再次的充电进行复位。
11.根据权利要求10所述的方法，其中，
上述存储器系统还包括从电源电压生成上述高电压来供给的高电压发生电路，
该方法还包括：
在上述第1放电步骤之后，以上述第1初始化步骤之前的预定的定时，将上述高电压升压用电容器的上述一个电极连接到上述高电压发生电路的高电压供给源，从上述一个电极向上述高电压发生电路补充电荷的步骤；以及
在上述补充步骤之后，以上述第1初始化步骤之前的预定的定时，解除上述一个电极与上述高电压发生电路的上述高电压供给源的连接。
12.根据权利要求11所述的方法，其中，
上述电压供给升压电路还包括低电压升压用电容器，
上述存储器系统还包括从电源电压生成上述低电压来供给的低电压发生电路，
上述第2充电步骤包括：
响应于上述存取结束请求，将上述低电压升压用电容器的一个电极连接到上述存取控制电路中的上述高电压的上述供给源的步骤；以及
将上述低电压升压用电容器的另一个电极接地的步骤，
上述第2放电步骤包括：
在上述充电完成后，在基于上述存取结束请求的存取结束之前的预定的定时，将上述一个电极接地的步骤；以及
将上述另一个电极连接到上述低电压发生电路的低电压供给源的步骤，
上述第2初始化步骤包括：
响应于上述存取结束，将上述一个电极断开的步骤；以及
将上述另一个电极接地的步骤，
其中，在上述放电后的残留电荷仍保持在上述低电压升压用电容器中的状态下将上述另一个电极的电压电平接地以为了再次充电进行复位。
13.一种用于对需要利用高电压和低电压这至少2个值的电压驱动内部电路的对象系统供给电压的装置，所述装置包括：
高电压供给升压电路，用于响应于对上述对象系统的利用上述高电压的驱动的开始请求而对上述对象系统供给预先充电了的电荷来将上述对象系统内的上述内部电路从上述低电压驱动成上述高电压；以及
低电压供给升压电路，用于吸收响应于对上述对象系统的利用上述高电压的驱动的结束请求而将上述对象系统的上述内部电路从上述高电压切换成上述低电压时的过剩电荷。
14.一种利用电压供给升压装置对需要利用高电压和低电压这至少2个值的电压驱动内部电路的对象系统供给电压的方法，该方法包括如下步骤：
第1充电步骤，响应于对上述对象系统的利用上述高电压的驱动的开始请求，向上述电压供给升压装置充电电荷；
第1放电步骤，在上述充电完成后，将上述充电了的电荷放电并供给到上述对象系统；
第1初始化步骤，为了再次充电，在上述放电后的残留电荷仍保持在上述电压供给升压电路中的状态下，进行复位；
第2充电步骤，响应于对上述对象系统的利用上述高电压的驱动的结束请求，从上述对象系统向上述电压供给升压电路充电电荷；
第2放电步骤，在上述充电完成后，将充电了的上述电荷放电；以及
第2初始化步骤，为了再次充电，在上述放电后的残留电荷仍保持在上述电压供给升压电路中的状态下，进行复位。
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