JP7042978B2 - マイクロ電子デバイス、及び関連する方法 - Google Patents

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Description

優先権主張
この出願は、２０１８年１２月１１日に出願された米国特許出願第１６／２１５，９２９号の特許協力条約８条の出願日の利益を主張する、ＰＣＴ出願公開番号ＷＯ２０２０／１２３０５１Ａ１として２０２０年６月１８日に英語で公開され日本国を指定する２０１９年１０月３０日出願のＰＣＴ出願番号ＰＣＴ／ＵＳ２０１９／０５８８８９の国内移行出願である。
本開示の実施形態は、半導体デバイスの設計及び製造の分野に関する。より詳細には、本開示の実施形態は、コンデンサ構造体を有する半導体構造体に関し、また関連する半導体デバイス及び方法に関する。
半導体デバイスの設計者は、多くの場合、個々のフィーチャの寸法を縮小し、隣り合うフィーチャ間の距離を縮小することによって、密度としても特徴付けられ得る、半導体デバイス内のフィーチャの集積度を向上させることを望んでいる。加えて、半導体デバイスの設計者は、多くの場合、小型であるだけでなく、性能上の利点並びに簡素化された設計を提供するアーキテクチャを設計することを望んでいる。半導体業界の継続的な目標は、不揮発性メモリデバイス（たとえば、ＮＡＮＤ型フラッシュメモリデバイス）などのメモリデバイスの、メモリ密度（たとえば、メモリダイごとのメモリセル数）を高めることである。不揮発性メモリデバイスのメモリ密度を高める１つのやり方は、垂直メモリ配列（「３次元（３Ｄ：ｔｈｒｅｅ－ｄｉｍｅｎｓｉｏｎａｌ）メモリ配列」とも呼ばれる）アーキテクチャを実装することである。かかるメモリデバイスでは、チャージポンプ回路、センスアンプなどの様々な種類の周辺回路にコンデンサが使用されている。このコンデンサは、他の回路で使用される、トランジスタを形成するために使用されるプロセスと同じプロセスによって、半導体基板の上に金属酸化物半導体（ＭＯＳ：ｍｅｔａｌ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）コンデンサ又はウェルコンデンサとして形成される。
電子システムの性能及び複雑度が増すにつれて、システム内のさらなるメモリ及びメモリ密度についての要件も増大している。デバイスの密度の増加を促進するために、誘電体材料の厚さをさらに薄くするにつれて、信頼性の低下がますます課題となる。具体的には、「高ストレス」の回路で使用される誘電体材料の厚さを減らすと、絶縁破壊をもたらす場合がある。誘電体材料がより薄いほど、誘電体材料が所与の表面積で耐えることができるストレスは一層低くなる。ＮＡＮＤ型デバイスでは、内部で生成される様々な電圧レベルを供給するために、多くの様々な種類のチャージポンプ回路が必要である。こうしたチャージポンプ回路には通常、いわゆる「低電圧」又は「超低電圧」誘電体材料を有する、いくつかの相異なるサイズのチャージポンプ回路用コンデンサが装備されている。チャージポンプ回路の数が増えて、チャージポンプ回路で使用されるチャージポンプ回路用コンデンサのサイズが小さくなると、特に比較的高い電圧レベルで動作するそうしたコンデンサでは、コンデンサの誘電体の信頼性が問題となる。
コンデンサ構造体及びゲート領域を有する半導体デバイスが開示される。コンデンサ構造体は、第１の水平方向に平行な対向するフィールド縁部を有する活性領域を有する。ゲート領域は、第１の水平方向を横切る第２の水平方向に平行な対向するゲート縁部を有する。半導体デバイスはまた、対向するフィールド縁部又は対向するゲート縁部のうちの少なくとも１つに隣接する第１の誘電体材料と、活性領域に隣接し、第１の誘電体材料の一部に当接する、第２の誘電体材料とを有する。第１の誘電体材料及び第２の誘電体材料のそれぞれは、第１の水平方向及び第２の水平方向を横切る垂直方向の高さを有する。第２の誘電体材料の垂直方向の高さは、第１の誘電体材料の高さより低い。
半導体デバイスを形成する方法も開示される。この方法は、活性領域が第１の水平方向に平行な対向するフィールド縁部を有する、コンデンサ構造体の活性領域の、周辺領域に隣接する第１の誘電体材料を形成するステップと、第１の誘電体材料の一部を活性領域の中央領域から除去するステップとを含む。この方法はまた、活性領域の中央領域に隣接し、第１の誘電体材料の一部に当接する、第２の誘電体材料を形成するステップを含む。第１の誘電体材料及び第２の誘電体材料のそれぞれは、第１の水平方向を横切る垂直方向の高さを有する。第２の誘電体材料の高さは、第１の誘電体材料の高さより低い。加えて、この方法は、第１の誘電体材料及び第２の誘電体材料の少なくとも一方の上にあるゲート領域を形成するステップを含む。ゲート領域は、第１の水平方向及び垂直方向を横切る第２の水平方向に平行な対向するゲート縁部を有する。
本開示の実施形態による、半導体デバイスの半導体構造体の製造の一段階を示す、簡略化された部分断面図である。 本開示の実施形態による、半導体デバイスの半導体構造体の製造の一段階を示す、上から見た図である。 本開示の実施形態による、半導体デバイスの半導体構造体の製造の一段階を示す、簡略化された部分断面図である。 本開示の実施形態による、半導体デバイスの半導体構造体の製造の一段階を示す、上から見た図である。 本開示の実施形態による、半導体デバイスの別の半導体構造体の製造の一段階を示す、簡略化された部分断面図である。 本開示の実施形態による、半導体デバイスの他の半導体構造体の製造の一段階を示す、上から見た図である。 本開示の実施形態による、半導体デバイスの別の半導体構造体の製造の一段階を示す、簡略化された部分断面図である。 本開示の実施形態による、半導体デバイスの他の半導体構造体の製造の一段階を示す、上から見た図である。 本開示の実施形態による、半導体構造体を有する半導体デバイスを示す概略構成図である。 図３Ａの半導体デバイスの概略図の一部を示す図である。 本開示の実施形態による、半導体構造体を有する、半導体デバイスを有するシステムを示す概略構成図である。
以下でさらに詳細に論じられるように、いくつかの実施形態では、本開示は、ＮＡＮＤ型デバイスなどの半導体デバイス用のコンデンサ構造体を含む。このコンデンサ構造体は、従来のコンデンサ構造体と比較して、抵抗値の増加を示す誘電体材料（たとえば、酸化物材料）の、最適化された（たとえば、増加した）領域を有することができ、誘電体材料の厚さが相異なる１つ又は複数の領域を有することができる。かかるコンデンサ構造体は、たとえば、ＮＡＮＤ型メモリデバイスの周辺回路及びチャージポンプ回路で利用される、電圧の上昇に耐えるよう調整できる。コンデンサ構造体のそれぞれが、コンデンサ構造体の、活性領域の周辺領域の上にある第１の誘電体材料（たとえば低電圧、すなわち「ＬＶ（ｌｏｗ－ｖｏｌｔａｇｅ）」誘電体材料）と、活性領域の中央領域の上にある第２の誘電体材料（たとえば、超低電圧、すなわち「ＳＬＶ（ｓｕｐｅｒ ｌｏｗ－ｖｏｌｔａｇｅ）」誘電体材料）とを有することができる。第２の誘電体材料は、第１の誘電体材料よりも厚さが薄い場合があり、それにより、第２の誘電体材料の抵抗値は、第１の誘電体材料の抵抗値よりも比較的低い。誘電体材料の相異なる厚さは、誘電体材料の誘電定数、及びコンデンサ構造体が耐えなければならない所望の印加電圧に応じて選択できる。加えて、ゲートの対向するゲート縁部、及び／又は活性領域の対向するフィールド縁部は、下にある誘電体材料と自己整列する（ｓｅｌｆ－ａｌｉｇｎ）ことができる。かかるコンデンサ構造体は、たとえば、ＮＡＮＤ型メモリデバイスのチャージポンプ回路又は他の周辺回路に使用することができ、これについては以下でさらに詳細に論じることにする。他の実施形態では、本開示は、コンデンサ構造体を有する半導体デバイス、及びかかる半導体デバイスを形成する方法を含む。
以下の説明では、本明細書に記載の実施形態の完全な説明を提供するために、材料の種類、材料の厚さ、及びプロセス条件など、特定の詳細を提示する。しかし、当業者は、本明細書に開示される実施形態が、こうした特定の詳細を使用することなく、実施され得ることを理解されよう。実際、実施形態は、半導体産業で使用されている従来の製造技法と併せて実施され得る。加えて、本明細書で提示される説明は、半導体デバイスの完全な説明、又は半導体デバイスを製造するための完全なプロセスの流れを形成するものではなく、以下に説明される構造体は、完全な半導体デバイスを形成するものではない。本明細書に記載の実施形態を理解するために必要なプロセス作業及び構造体だけを、以下に詳細に説明する。完全な半導体デバイスを形成するための追加の作業は、従来の技法によって実行できる。
本明細書に記載の材料は、スピンコーティング、ブランケットコーティング、化学気相蒸着（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、原子層堆積（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、プラズマ支援ＡＬＤ、又は物理気相蒸着（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）を含むがこれらに限定されるものではない、従来の技法で形成され得る。別法として、材料をその場で成長させてもよい。形成されるべき特定の材料に応じて、材料を堆積又は成長させる技法は、当業者が選択できる。材料の除去は、文脈上特に示されない限り、エッチング、研磨平坦化（たとえば、化学機械平坦化）、又は他の既知の方法を含むがこれに限定されるものではない、任意の好適な技法によって実現され得る。
本明細書に提示されている図面は、例示のみを目的としており、どんな特定の材料、コンポーネント、構造体、デバイス、又はシステムの実際の図であることも、意味するものではない。たとえば、製造技法及び／又は許容誤差の結果、図面に描かれている形状からのばらつきが予想されるべきである。したがって、本明細書に記載の実施形態は、図示されている特定の形状又は領域に限定されると解釈されるべきではなく、たとえば製造に起因する形状の誤差を含む。たとえば、箱形のように図示又は説明されている領域は、粗い形体及び／又は非線形の形体を有する場合があり、円形のように図示又は説明されている領域は、多少の粗い形体及び／又は線形の形体を含む場合がある。さらに、図示されている鋭角は丸みを帯びている場合があり、逆も同様である。したがって、図に示された領域は、本質的に概略的であり、その形状は、領域の正確な形状を示すことを意図しておらず、本特許請求の範囲を限定するものではない。図面は、必ずしも縮尺どおりではない。さらに、図間で共通の要素は、同じ指定番号を維持する場合がある。
本明細書で使用される場合、単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈上明らかにそうでないと示していない限り、複数の形態も同様に含むことを意図している。
本明細書で使用される場合、特定のパラメータについての数値に関する「ａｂｏｕｔ」又は「ａｐｐｒｏｘｉｍａｔｅｌｙ」は、当業者が、特定のパラメータについての受入可能な許容誤差の範囲内であると理解するだろう数値、及び該数値からの差異の程度を含む。たとえば、数値に関する「ａｂｏｕｔ」又は「ａｐｐｒｏｘｉｍａｔｅｌｙ」は、数値の９５．０パーセントから１０５．０パーセントの範囲内、数値の９７．５パーセントから１０２．５パーセントの範囲内、数値の９９．０パーセントから１０１．０パーセントの範囲内、数値の９９．５パーセントから１００．５パーセントの範囲内、又は数値の９９．９パーセントから１００．１パーセントの範囲内など、数値の９０．０パーセントから１１０．０パーセントの範囲内の、さらなる数値を含むことができる。
本明細書で使用される場合、「ｂｅｎｅａｔｈ」、「ｂｅｌｏｗ」、「ｌｏｗｅｒ」、「ｂｏｔｔｏｍ」、「ａｂｏｖｅ」、「ｕｐｐｅｒ」、「ｔｏｐ」、「ｆｒｏｎｔ」、「ｒｅａｒ」、「ｌｅｆｔ」、「ｒｉｇｈｔ」などの空間的な関係を表す用語は、図に示される、ある要素又はフィーチャと別の要素又はフィーチャとの関係を表すために、説明を容易にするように使用できる。別段の指定がない限り、空間的な関係を表す用語は、図に描かれている向きに加えて、材料の様々な向きを包含することを意図している。たとえば、図の材料が反転されている場合、他の要素又はフィーチャの「ｂｅｌｏｗ」、「ｂｅｎｅａｔｈ」、「ｕｎｄｅｒ」、又は「ｏｎ ｂｏｔｔｏｍ ｏｆ」と説明されていた要素は、他の要素又はフィーチャの「ａｂｏｖｅ」又は「ｏｎ ｔｏｐ ｏｆ」の方に向けられることになる。したがって、「ｂｅｌｏｗ」という用語は、用語が使用される文脈に応じて、上及び下の両方の向きを包含でき、これは当業者には明らかであろう。材料は、他の方向に向けられる場合があり（たとえば、９０度回転される、反転される、裏返される）、本明細書で使用される空間的な関係を表す記述語は、それに応じて解釈される。
本明細書で使用される場合、「構成される」という用語は、予め決められたやり方で、１つ又は複数の構造体及び装置の動作を容易にする、少なくとも１つの構造体及び少なくとも１つの装置のうちの１つ又は複数の、サイズ、形状、材料組成、及び配置を指す。
本明細書で使用される場合、「ピッチ」という用語は、２つの隣接する（すなわち、隣り合う）フィーチャの、同一の点間の距離を指す。
本明細書で使用される場合、「選択的にエッチング可能な」という用語は、所与のエッチング用化学薬品への曝露に応答して、同じエッチング用化学薬品に曝された別の材料と比較して、より速いエッチング速度を示す材料を意味し、この材料を含む。たとえば、この材料は、別の材料のエッチング速度より約１０倍速い、約２０倍速い、又は約４０倍速いエッチング速度など、別の材料のエッチング速度よりも少なくとも約５倍速いエッチング速度を示すことができる。所望の材料を選択的にエッチングするためのエッチング用化学薬品及びエッチング条件は、当業者が選択することができる。
本明細書で使用される場合、「半導体デバイス」という用語は、メモリデバイスばかりでなく、論理デバイス、プロセッサデバイス、又は無線周波数（ＲＦ：ｒａｄｉｏｆｒｅｑｕｅｎｃｙ）デバイスなど、メモリを組み込む場合も組み込まない場合もある、他の半導体デバイスを含むが、これらに限定されるものではない。さらに、半導体デバイスは、たとえば、プロセッサ及びメモリを有する、いわゆる「システムオンチップ」（ＳｏＣ：ｓｙｓｔｅｍ ｏｎ ａ ｃｈｉｐ）、又は論理回路及びメモリを有する半導体デバイスなど、他の機能に加えてメモリを組み込む場合がある。
本明細書で使用される場合、所与のパラメータ、特性、又は条件に関する「実質的に」という用語は、当業者が、所与のパラメータ、特性、又は条件が、許容できる製造公差内など、ある程度のばらつきを伴って満たされていることを理解するだろう程度を意味し、その程度を含む。実施例として、実質的に満たされる特定のパラメータ、特性、又は条件に応じて、パラメータ、特性、又は条件は、少なくとも９０．０％満たされる、少なくとも９５．０％満たされる、少なくとも９９．０％満たされる、又は少なくとも９９．９％でさえも満たされる場合がある。
本明細書で使用される場合、「基板」という用語は、追加の材料がその上に形成される基材又はベース構造体を意味し、この基材又はベース構造体を含む。基板は、半導体基板、支持構造体上のベース半導体層、金属電極、又は１つ又は複数の材料、層、構造体、又は領域がその上に形成された、半導体基板であり得る。半導体基板上の材料には、半導電性材料、絶縁材料、導電性材料などが含まれ得るが、これらに限定されるものではない。基板は、従来のシリコン基板又は半導電性材料の層を有する他のバルク基板であってもよい。本明細書で使用される場合、「バルク基板」という用語は、シリコンウェーハだけでなく、シリコンオンサファイア（「ＳＯＳ：ｓｉｌｉｃｏｎ－ｏｎ－ｓａｐｐｈｉｒｅ」）基板及びシリコンオンガラス（「ＳＯＧ：ｓｉｌｉｃｏｎ－ｏｎ－ｇｌａｓｓ」）基板などのシリコンオンインシュレータ（「ＳＯＩ：ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ」）基板、ベース半導体基盤上のシリコンのエピタキシャル層、並びにシリコンゲルマニウム、ゲルマニウム、ガリウムヒ素、窒化ガリウム、及びリン化インジウムなどの、他の半導体又は光電子材料も意味し、これらを含む。基板はドープされていても、ドープされていなくてもよい。
本明細書で使用される場合、「垂直の」、「縦の」、「水平の」、及び「横の」という用語は、構造体の主平面に関するものであり、必ずしも地球の重力場によって定義されるものではない。「水平の」又は「横の」方向は、構造体の主平面に実質的に平行な方向であり、一方「垂直の」又は「縦の」方向は、構造体の主平面と実質的に直角をなす方向である。構造体の主平面は、構造体の他の表面に比べて比較的大きな面積を有する構造体の表面で定義される。
１つ又は複数（たとえば、２つ）のコンデンサ構造体１０２を有する半導体構造体１００が、図１Ａ及び図１Ｂに示されている。コンデンサ構造体１０２は、基材１０４（たとえば、基板）に隣接して（たとえば、接して、又はその上に）形成され得る。基材１０４は、半導体基板、支持構造体上のベース半導体層、金属電極、又は１つ又は複数の層、構造体、又は領域がその上に形成された、半導体基板であり得る。基材１０４には、たとえば、シリコンオンインシュレータ（ＳＯＩ）型の基板、シリコンオンサファイア（ＳＯＳ）型の基板、又は基材の層によって支持される、シリコンのエピタキシャル層が含まれ得る。加えて、基材１０４は、信号の、電気的に導電性の材料への、且つ／又は導電性材料からの経路設定のために、１つ又は複数の導電性材料及び絶縁性材料を支持及び／又は分離する、複数の部分を有することができる。たとえば、基材１０４は、信号を経路設定する回路（たとえば、制御ユニット）及び／又は相互接続部が設けられる、１つ又は複数の導電性材料を有することができる。さらに、基材１０４は、ドープされていなくてもよく、又はｐ型ドーパント若しくはｎ型ドーパントを有していてもよい。たとえば、基材１０４の一部は、ｐ型導電性材料を有するｐドープされた領域１０６と、ｐドープされた領域１０６内に位置する、ｎ型導電性材料を有するｎウェル領域１０８とを有することができる。別法として、基材１０４は、ｎ型導電性材料を有する領域内に位置するｐウェル領域を有してもよい。コンデンサ構造体１０２は、コンデンサ構造体の一部が、基材１０４のｎウェル領域１０８の少なくとも一部の上にあるように配置され得る。明確にするために２つのコンデンサ構造体１０２が示されているが、任意の数のコンデンサ構造体１０２が、繰り返しパターン（たとえば、配列）で形成されてもよい。個々のコンデンサ構造体１０２は、中央領域１１０ａ、周辺領域１１０ｂ、及び縁部１１０ｃを有する、活性領域１１０を有することができる。活性領域１１０は、図１Ｂの上から見た図に示されるように、第１の水平方向Ｘに平行な上下の縁部１１０ｃと、第１の水平方向Ｘを横切る（たとえば、直角をなす）第２の水平方向Ｙに平行な両側の縁部１１０ｃとによって画定され得る。コンデンサ構造体１０２の活性領域１１０は、実質的に長方形の断面形状を有するものとして示されているが、活性領域１１０は、たとえば、円形断面形状、正方形断面形状、楕円形断面形状、又は３角形断面形状など、任意の好適な横型の断面形状を有することができる。図１Ｂに示されるように、隣接するコンデンサ構造体１０２は、中間領域１１２（たとえば、間隙）によって隔置され得る。
１つ又は複数の誘電体材料が、活性領域１１０の上及び／又は活性領域の近位に形成される。たとえば、第１の誘電体材料１１４及び第２の誘電体材料１１６は、第１及び第２の誘電体材料の一部が活性領域１１０の少なくとも一部の上にある状態で、互いに隣接するよう形成され得る。第１の誘電体材料１１４及び第２の誘電体材料１１６は、酸化物又は窒化物を含むことができるが、これらに限定されるものではない。誘電体材料は、第１の誘電体材料１１４及び第２の誘電体材料１１６を形成するために、従来の技法によって形成及びパターン化され得る。さらに、図１Ａの簡略化された部分断面図に示されるように、第１の誘電体材料１１４及び第２の誘電体材料１１６の少なくとも一部は、基材１０４のｎウェル領域１０８の上に位置する。いくつかの実施形態では、第１の誘電体材料１１４は、活性領域１１０の周辺領域１１０ｂの上に形成され、第２の誘電体材料１１６は、個々のコンデンサ構造体１０２の活性領域１１０の中央領域１１０ａの上に形成される。たとえば、以下でより詳細に説明されるように、第２の誘電体材料１１６は、周辺領域１１０ｂのブロックされた領域１２２には形成されず、中央領域１１０ａの近位（たとえば、真上）の開口部１２０に形成され得る一方で、第１の誘電体材料１１４は、活性領域１１０の周辺領域１１０ｂの近位（たとえば、真上）に形成され得る。開口部１２０は、第２の誘電体材料１１６が最終的に形成されるべき基材１０４の場所に、従来の技法を使って形成される。断面図及び上から見た図のそれぞれに示されるように、第１の誘電体材料１１４は、１つ又は複数の接合部１２４に沿って第２の誘電体材料１１６に当接する（たとえば、直接物理的に接触する）よう配置され得る。接合部１２４は、実質的に真っ直ぐな、垂直の線として断面図に示されているが、接合部１２４は、傾斜した、段差の付いた（ｕｎｄｅｒｃｕｔ）、又はその他の変化した部分を含むよう構成されてもよい。
第１の誘電体材料１１４は、活性領域１１０の上面に隣接し、活性領域と接触（たとえば、直接物理的に接触）するように形成され得る。第１の誘電体材料１１４は、化学気相蒸着（ＣＶＤ）又は原子層堆積（ＡＬＤ）などの、従来の堆積プロセスで形成され得る。別法として、第１の誘電体材料１１４は、ブランケットコーティングで形成してもよく、又は活性領域１１０の表面上に成長させてもよい。いくつかの実施形態では、第１の誘電体材料１１４は、活性領域１１０の中央領域１１０ａの上に形成されずに、周辺領域１１０ｂの上に形成され得る。たとえば、第１の誘電体材料１１４の内側面は、接合部１２４に沿って第２の誘電体材料１１６の外側面に当接でき、接合部１２４は、中央領域１１０ａと周辺領域１１０ｂとの間の境界に沿って延在し、境界を画定する。いくつかの実施形態では、第１の誘電体材料１１４の外面は、活性領域１１０の縁部１１０ｃの少なくとも一部（たとえば、すべて）と、垂直に整列され得る。他の実施形態では、第１の誘電体材料１１４の外面は、縁部１１０ｃを覆い、縁部の上に（たとえば、もっと先まで）延在できる。かかる実施形態では、第１の誘電体材料１１４の一部は、中間領域１１２の少なくとも一部の上にあり得る。さらに他の実施形態では、第１の誘電体材料１１４の外面が、周辺領域１１０ｂを完全には覆わない場合があり、それにより第１の誘電体材料１１４の外面の少なくとも一部は、中間領域１１２のどこの上にもなく、縁部１１０ｃの内側に位置する。
図１Ａ及び図１Ｂに示される実施形態において、第１の誘電体材料１１４を配置することは、誘電体材料のいわゆる「狭い隆起部」として特徴付けられ得る。たとえば、第１の誘電体材料１１４の狭い隆起部は、第１の水平方向Ｘ及び第２の水平方向Ｙの一方又は両方の幅よりも比較的大きい垂直方向Ｚの厚さ（たとえば、高さ）を有することができ、それにより第１の誘電体材料１１４の比較的厚い誘電体材料が、第２の誘電体材料１１６の比較的薄い誘電体材料の中央領域１１０ａを囲む（たとえば、完全に囲む）ように位置する。言い換えれば、図１Ｂに最も明確に示されているように、第１の誘電体材料１１４は、活性領域１１０の縁部１１０ｃ（たとえば、４つの側部すべて）のそれぞれの上に形成され得る。別法として、第１の誘電体材料１１４は、活性領域１１０の縁部１１０ｃの一部（たとえば、１つ、２つ、又は３つの側部又はその一部）の上だけに形成されてもよい。たとえば、第１の誘電体材料１１４は、以下でより詳細に説明されるように、２つの対向する側部にだけに沿って形成され得る。かかる実施形態では、第２の誘電体材料１１６は、残りのどの縁部１１０ｃにも隣接して形成され得る。当業者は、静電容量の低下を最小限に抑えながら、所望の抵抗値要件を達成するために、第１の誘電体材料１１４を選択的に配置できることを理解されよう。
第１の誘電体材料１１４は、いわゆる「低電圧」誘電体材料として機能するよう選択される。たとえば、第１の誘電体材料１１４は、酸化ケイ素（ＳｉＯｘ）材料であり得る。非限定的な実施例として、第１の誘電体材料１１４には、２酸化ケイ素（ＳｉＯ２）、５酸化タンタル（Ｔａ２Ｏ５）、窒化ケイ素（Ｓｉ３Ｎ４）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）が含まれ得る。いくつかの実施形態では、第１の誘電体材料１１４は、２酸化ケイ素（ＳｉＯ２）である。
第１の誘電体材料１１４の寸法（たとえば、厚さ）は、第１の誘電体材料の誘電定数、及び完全に形成された半導体構造体１００の印加電圧にしたがって決定され得る。第１の誘電体材料１１４は、図１Ａに示されるように、第１の水平方向Ｘ及び第２の水平方向Ｙを横切る（たとえば、直角をなす）、垂直方向Ｚの高さを有する。第１の誘電体材料１１４の寸法は、低電圧誘電体材料として動作するのに十分であり得る。第１の誘電体材料１１４の寸法は、コンデンサ構造体１０２の抵抗値要件によって決定され得る。かかる寸法は、第１の誘電体材料１１４が形成される厚さ（たとえば、高さ）を調整すること（たとえば、増やすこと、減らすこと）により、拡大縮小可能であり得る。ほんの一実施例として、第１の誘電体材料１１４は、約５４Å又は約６４Åなど、約５０Åから約７０Åの厚さ（たとえば、高さ）で形成され得る。第１の誘電体材料１１４の長さ及び幅も、コンデンサ構造体の抵抗値要件によって決定され得る。
第２の誘電体材料１１６は、活性領域１１０の上面に隣接し、活性領域の上面と接触（たとえば、直接物理的に接触）するように形成され得る。第２の誘電体材料１１６は、化学気相蒸着（ＣＶＤ）又は原子層堆積（ＡＬＤ）などの、従来の堆積プロセスで形成され得る。別法として、第２の誘電体材料１１６もまた、ブランケットコーティングで形成されてもよく、又は活性領域１１０の表面上に成長させてもよい。いくつかの実施形態では、第２の誘電体材料１１６は、周辺領域１１０ｂの上に形成されることなく、また活性領域１１０の縁部１１０ｃと接触することなく、中央領域１１０ａの上に形成され得る。たとえば、第２の誘電体材料１１６の外側面は、接合部１２４に沿って第１の誘電体材料１１４の内側面に当接でき、いくつかの実施形態では、中央領域１１０ａと周辺領域１１０ｂとの間の接合部と一致している。
第２の誘電体材料１１６は、いわゆる「超低電圧」誘電体材料として機能するよう選択される。さらに、第２の誘電体材料１１６は、第１の誘電体材料１１４と同じ材料であっても、又は相異なる材料であってもよい。たとえば、第２の誘電体材料１１６は、酸化ケイ素（ＳｉＯｘ）材料であり得る。非限定的な実施例として、第２の誘電体材料１１６には、２酸化ケイ素（ＳｉＯ２）、５酸化タンタル（Ｔａ２Ｏ５）、窒化ケイ素（Ｓｉ３Ｎ４）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）が含まれ得る。いくつかの実施形態では、第２の誘電体材料１１６は、２酸化ケイ素（ＳｉＯ２）である。
第２の誘電体材料１１６の寸法（たとえば、厚さ）は、第２の誘電体材料の誘電定数、及び完全に形成された半導体構造体１００の印加電圧にしたがって決定され得る。第２の誘電体材料１１６もまた、第１の水平方向Ｘ及び第２の水平方向Ｙを横切る、垂直方向Ｚの高さを有する。第２の誘電体材料１１６の厚さ（たとえば、高さ）は、第１の誘電体材料１１４の厚さと異なり得る。たとえば、第２の誘電体材料１１６は、第１の誘電体材料１１４よりも比較的薄い厚さで形成され得る。いくつかの実施形態では、第２の誘電体材料１１６の厚さは、第１の誘電体材料１１４の厚さの約半分であり得る。第１の誘電体材料１１４及び第２の誘電体材料１１６は、同じ材料が使用される場合、厚さが（たとえば、厚さだけが）互いに異なることがあり、第１の誘電体材料と第２の誘電体材料との間の境界は、接合面１２４で画定される。第２の誘電体材料１１６の寸法は、超低電圧誘電体材料として動作するのに十分であり得る。第２の誘電体材料１１６の寸法は、コンデンサ構造体１０２の抵抗値要件によって決定され得る。かかる寸法は、第２の誘電体材料１１６が形成される厚さ（たとえば、高さ）を調整すること（たとえば、増やすこと、減らすこと）により、拡大縮小可能であり得る。ほんの一実施例として、第２の誘電体材料１１６は、約２７Å（たとえば、１．２Ｖ酸化物）又は約３４Åなど、約２０Åから約４５Åの厚さ（たとえば、高さ）で形成され得る。したがって、第２の誘電体材料１１６の閾値電圧の大きさは、第１の誘電体材料１１４の閾値電圧の大きさより小さい電圧であり得る。第２の誘電体材料１１６の面積も、コンデンサ構造体の抵抗値要件によって決定され得る。
任意選択で、半導体構造体１００を有する回路内に１つ又は複数の追加の誘電体材料（図示せず）が形成（たとえば、ブランケットコーティング、堆積、又は成長）され得る。かかる追加の誘電体材料は、いわゆる「高電圧」誘電体材料として機能するよう選択され得る。いくつかの実施形態では、追加の誘電体材料は、第１の誘電体材料１１４及び第２の誘電体材料１１６（たとえば、酸化物若しくは窒化物）と同じ材料であってもよく、又は相異なる材料であってもよい。追加の誘電体材料の場所及び寸法（たとえば、厚さ）は、追加の誘電体材料の誘電定数、及び完全に形成された半導体構造体１００の印加電圧にしたがって決定され得る。たとえば、追加の誘電体材料は、第１の誘電体材料１１４及び第２の誘電体材料１１６のそれぞれよりも比較的厚い厚さで形成され得る。第１の誘電体材料１１４及び第２の誘電体材料１１６に加えて、追加の誘電体材料が形成される実施形態では、コンデンサ構造体１０２は、いわゆる「トリプル酸化膜」プロセス（”ｔｒｉｐｌｅ－ｏｘｉｄｅ” ｐｒｏｃｅｓｓ）で形成され得る。第１及び第２の誘電体材料１１４、１１６しか形成されない他の実施形態では、コンデンサ構造体１０２は、いわゆる「デュアル酸化膜」プロセスで形成され得る。別法として、半導体構造体１００は、任意の数の誘電体材料を伴うプロセスを使用して形成されてもよい。
第１の誘電体材料１１４は、半導体構造体１００の指定された領域内に形成（たとえば、成長）され得る。その後、第１誘電体材料１１４の一部は、たとえば活性領域１１０の中央領域１１０ａなど、第２誘電体材料１１６を収容するよう指定された場所で、除去され（たとえば、エッチングにより除去され）得る。その後、指定された領域に、第２の誘電体１１６が形成（たとえば、成長）され得る。別法として、第１の誘電体材料１１４及び／又は第２の誘電体材料１１６は、マスク材料（図示せず）を使用して、活性領域１１０上に形成及びパターン化されてもよい。たとえば、マスク材料（たとえば、レジスト）は、活性領域１１０の周辺領域１１０ｂの上に、第１の誘電体材料１１４を形成する前に形成（たとえば、堆積）でき、続いて、第１の誘電体材料１１４の除去プロセスの後で、第２の誘電体材料１１６の形成前に、除去できる。いくつかの実施形態では、マスク材料は、周辺領域１１０ｂ内に位置することができ、活性領域１１０の縁部１１０ｃから内側へ、約２００ｎｍから約５００ｎｍの間隔をあけて配置できる。非限定的な実施例として、マスク材料は、活性領域１１０の縁部１１０ｃから内側に約３２５ｎｍの間隔をあけて配置できる。いくつかの実施形態では、第１の誘電体材料１１４及び第２の誘電体材料１１６は、上述のように形成され得る。別法として、第２の誘電体材料１１６は、第１の誘電体材料１１４を形成する前に形成されてもよい。かかる実施形態では、第２の誘電体材料１１６及び第１の誘電体材料１１４のそれぞれが、それぞれの指定された場所に形成（たとえば、成長）され得る。他の実施形態では、第２の誘電体材料１１６は、指定された領域すべて（たとえば、両方）に隣接するよう形成でき、第１の誘電体材料１１４は、特定の領域で第２の誘電体材料１１６に隣接し、第２の誘電体材料と接触するよう形成され、その結果、第１及び第２の誘電体材料の最終状態における材料の組み合わされた厚さは、以前の実施形態で実現した厚さと同様である。さらに他の実施形態では、第１の誘電体材料１１４及び第２の誘電体材料１１６は、実質的に同時に形成され得る。かかる実施形態では、第１の誘電体材料１１４及び第２の誘電体材料１１６のそれぞれの最初の厚さは実質的に同じであり得る。その後、第１及び第２の誘電体材料の最終状態における、相異なる厚さを実現させるために、第２の誘電体材料１１６の一部が、従来の技法（たとえば、湿式又は乾式エッチング）によって除去され得る。
結果として、活性領域１１０の上にある、且つ／又は活性領域の近位にある、第１の誘電体材料１１４と第２の誘電体材料１１６との一様でない（たとえば、相異なる）厚さの組合せにより、縁部１１０ｃに沿って沿った漏れが低減され（たとえば、最小限に抑えられ）、半導体構造体１００の信頼性が向上する、誘電体材料の最適な厚さがもたらされる。図１Ａ及び図１Ｂは、第１の誘電体材料１１４及び第２の誘電体材料１１６の形成後の、半導体構造体１００の簡略化された、部分断面図及び上から見た図である。以下に説明されるように、半導体構造体１００の結果的に得られた形態により、誘電体材料の組み合わされた形態（たとえば、微細構成）の上に続いて形成されるゲート材料（図１Ｃ及び図１Ｄ参照）の、適切な配置が可能になる。
図１Ｃ及び図１Ｄに示されるように、半導体構造体１００のコンデンサ構造体１０２の第１及び第２の誘電体材料１１４、１１６に隣接し、第１及び第２の誘電体材料と接触する（たとえば、直接物理的に接触する）半導体材料１２８が形成される。半導体材料１２８には、ポリシリコンが含まれ得るが、これに限定されるものではない。金属含有材料（たとえば、タングステン含有材料）又は他の従来の材料などの導電性材料１４０が、半導体材料１２８に隣接し、半導体材料と接触して形成され、ゲート領域１３０を形成する。ゲート領域１３０はまた、ゲート電極１３４も有することができる。図１Ｃの断面図に示されるように、基材１０４に分離領域１３６が形成される。分離領域１３６は、たとえば、いわゆる「浅いトレンチ分離」（ＳＴＩ：ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構造体であり得る。いくつかの実施形態では、半導体材料１２８の形成後で導電性材料１４０の形成前に、分離領域１３６が形成され得る。分離領域１３６は、隣接するコンデンサ構造体１０２間で横方向に、たとえば、隣接するコンデンサ構造体１０２の第１の誘電体材料１１４の近位に（たとえば、直接隣接して）、且つ隣接するコンデンサ構造体間に延在する中間領域１１２の一部の下に配置される。いくつかの実施形態では、分離領域１３６は、第１の誘電体材料１１４の一部を完全に置き換えることができる。分離領域１３６は、個々のコンデンサ構造体１０２の領域を、隣接するコンデンサ構造体１０２の領域及び／又は他のデバイス（たとえば、トランジスタ）から電気的に分離するために使用され得る。さらに、コンタクト１４４は、活性領域１１０及び／若しくはゲート領域１３０の近位に、且つ／又は活性領域及び／若しくはゲート領域を貫通して延在するように位置し得る。コンタクト１４４は、従来の技法によって形成される。いくつかの実施形態では、ソース／ドレイン領域（図示せず）は、基材１０４の一部に、ゲート領域１３０の外側でそれぞれのコンデンサ構造体１０２に近位の領域に、形成され得る。基材１０４がｐドープされた領域１０６内にｎウェル領域１０８を有する実施形態では、コンタクト１４４と基材１０４との間の接続の抵抗値を低くするために、ソース／ドレイン領域の一方又は両方が、ｎウェル領域１０８の濃度よりも比較的高い、ｎ型導電性材料（たとえば、ｎ＋ドープされた）の濃度を有することができる。いくつかの実施形態では、領域１３８は、少なくとも一部の分離領域１３６の下面の下に延在できる。領域１３８は、図１Ａ及び図１Ｂの実施形態に示される、誘電体材料を形成する際の処理技法（たとえば、乾式エッチング）の生成物であり得る。たとえば、領域１３８は、分離領域１３６の開口部（たとえば、トレンチ）の下面に凹部を有する場合があり、凹部は、分離領域１３６を形成する際に下方へ、少なくとも一部の開口部の下面まで位置を変える、上にある層（たとえば、第１の誘電体材料１１４及び第２の誘電体材料１１６）の微細構成に、少なくとも部分的に起因する可能性がある。別の言い方をすれば、図１Ａ及び図１Ｂに示される、第２の誘電体材料１１６が、中間領域１１２に隣接する第１の誘電体材料１４４の隣接部分に対してわずかに凹んでいる結果として、領域１３８は、分離領域１３６の下面の隣接する部分に比べてわずかに凹み得る。
半導体材料１２８には、シリコンゲルマニウム、ゲルマニウム、及び多結晶シリコン（「ポリシリコン」としても知られる）のうちの１つ又は複数などの、半導体材料が含まれ得る。導電性材料１４０には、タングステン含有材料、チタン含有材料、又はその組合せが含まれ得るが、これらに限定されるものではない。導電性材料１４０には、たとえば、珪化タングステン（ＷＳｉｘ）材料などの珪化金属材料、又はタングステン、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、その組合せ、若しくはそれらの合金などの金属材料が含まれ得る。いくつかの実施形態では、導電性材料１４０はタングステンである。他の実施形態では、導電性材料１４０はＷＳｉｘである。
したがって、ゲート領域１３０は、半導体材料１２８と、半導体材料１２８に隣接する（たとえば、上にある）導電性材料１４０とを有する。導電性材料１４０は、配列になった隣接するコンデンサ構造体１０２の活性領域１１０の行（たとえば、第２の水平方向Ｙの）を接続するために、分離領域１３６の上に延在する。ゲート領域１３０は、図１Ｄの上から見た図に示されるように、第１の水平方向Ｘに平行な活性領域１１０の上下の縁部１１０ｃを横切る（たとえば、直角をなす）第２の水平方向Ｙに平行な、ゲート領域の両側のゲート縁部１３２によって画定される。加えて、フィールド縁部１４２は、第１の水平方向Ｘに延在できる。いくつかの実施形態では、フィールド縁部１４２は、活性領域１１０の上下の縁部１１０ｃに、実質的に平行であり得る。具体的には、フィールド縁部１４２は、活性領域１１０の上下の縁部１１０ｃと実質的に整列（たとえば、一致）し得る。いくつかの実施形態では、半導体材料１２８は、第１の誘電体材料１１４及び第２の誘電体材料１１６のそれぞれを覆う（たとえば、実質的に完全に覆う）ことができ、導電性材料１４０は、半導体材料１２８ばかりでなく分離領域１３６の少なくとも一部（たとえば、実質的にすべて）も覆うことができる。ゲート領域１３０は、半導体材料１２８及び／又は導電性材料１４０が、活性領域１１０の対向する側部の縁部１１０ｃと重なることなく、フィールド縁部１４２と重なるように形成され得る。別の言い方をすれば、周辺領域１１０ｂの少なくとも一部は、第２の水平方向Ｙに延在するゲート縁部１３２を超えて外側にあり得る（たとえば、露出している）。たとえば、半導体材料１２８は、活性領域の上下の縁部１１０ｃで、活性領域１１０の上に重なる（たとえば、活性領域を超えて延在する）ことができ、ゲート縁部１３２で、活性領域１１０が下にはみ出す形で重なる（たとえば、活性領域の手前で終端をなす）ことができる。特定の材料及び構造体（たとえば、導電性材料１４０、分離領域１３６）は、明確にするために、図１Ｄの上から見た図では省略されている。
したがって、個々のコンデンサ構造体１０２の静電容量領域は、第１の水平方向Ｘに平行な２つの対向する側部の縁部１１０ｃ（たとえば、フィールド縁部１４２）と、第２の水平方向Ｙに平行な残りの２つの対向する側部のゲート縁部１３２とによって境界を画され得る。上から見た図に示されるように、フィールド縁部１４２及びゲート縁部１３２のそれぞれは、ｎウェル領域１０８の境界内に位置することができる。加えて、コンタクト１４４は、フィールド縁部１４２及びゲート縁部１３２のそれぞれの外側に位置することができ、活性領域１１０の縁部１１０ｃ内又は縁部１１０ｃに隣接して位置することができる。たとえば、コンタクト１４４は、活性領域１１０の上下の縁部１１０ｃ、並びに第１の水平方向Ｘに平行なフィールド縁部１４２の外側に位置することができ、一方、追加のコンタクト１４４は、第２の水平方向Ｙに平行な活性領域１１０の対向する側面の縁部１１０ｃ内に位置することができる。いくつかの実施形態では、フィールド縁部１４２及び／又はゲート縁部１３２は、第１の誘電体材料１１４と第２の誘電体材料１１６との間の接合部１２４と自己整列することができ、それにより第１の誘電体材料１１４及びゲート領域１３０は、実質的に等しい幅を有する。上記のように、第１の誘電体材料１１４は、活性領域１１０の縁部１１０ｃのそれぞれに（たとえば、４つの側部すべてに）形成できるか、或いは活性領域１１０の縁部１１０ｃの一部だけ（たとえば、１つの側部、２つの対向する若しくは隣接する側部、３つの側部、又はこれらの一部）に形成できる。第１の誘電体材料１１４は、第２の誘電体材料１１６の周りの全側面に延在するよう示されているが、第１の誘電体材料１１４は、たとえば、ゲート縁部１３２の対向する側部だけに沿って、又はフィールド縁部１４２の対向する側部だけに沿って形成されてもよい。いくつかの実施形態では、第１の誘電体材料１１４は、隣接する側部間の角までは、且つ／又は角の周囲には延在せず、直線部分（たとえば、直線部分だけ）に沿って延在し得る。他の実施形態では、第１の誘電体材料１１４は、隣接する直線部分間に位置する一部の又はすべての角の周囲にも延在し得る。
したがって、コンデンサ構造体及びゲート領域を有する半導体構造体が開示される。コンデンサ構造体は、第１の水平方向に平行な対向するフィールド縁部を有する、活性領域を有する。ゲート領域は、第１の水平方向を横切る第２の水平方向に平行な対向するゲート縁部を有する。半導体構造体はまた、対向するフィールド縁部又は対向するゲート縁部のうちの少なくとも１つに隣接する第１の誘電体材料と、活性領域に隣接し、第１の誘電体材料の一部に当接する、第２の誘電体材料とを有する。第１の誘電体材料及び第２の誘電体材料のそれぞれは、第１の水平方向及び第２の水平方向を横切る垂直方向の高さを有する。垂直方向における第２の誘電体材料の高さは、第１の誘電体材料の高さより低い。
いくつかの実施形態では、半導体材料１２８及び導電性材料１４０のそれぞれは、堆積又は他の従来のプロセスによって、誘電体材料に隣接して個別に形成され得る。たとえば、半導体材料１２８は、第１の誘電体材料１１４及び第２の誘電体材料１１６の上面の上に形成（たとえば、ブランケット蒸着、ＣＶＤ、ＡＬＤなど）され、露出され得る。半導体材料１２８が形成されると、半導体材料１２８、第１の誘電体材料１１４の一部、及び基材１０４のｎウェル領域１０８の指定された一部に、開口部（図示せず）が形成される。開口部は、最終的に分離領域１３６が形成されるべき場所に形成される。分離領域１３６は、開口部の中に充填材料（たとえば、誘電体材料）を堆積することによって形成される。従来のライナ及び／又はスペーサ材料を利用することもできる。その後、化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ－ｍｅｃｈａｎｉａｌ ｐｏｌｉｓｈｉｎｇ）などによって充填材料の一部を除去でき、スペーサ材料が存在する場合は、湿式エッチング又は乾式エッチングによって除去できる。分離領域１３６の充填材料を除去すると、下にある誘電体材料１１４、１１６の厚さが相異なることによる一様でない形態（たとえば、微細構成）が、分離領域１３６（たとえば、中間領域１１２）にはもはや存在しないことになるが、下にある誘電体材料１１４、１１６の厚さが相異なることにより、半導体材料１２８を有する領域には一様でない微細構成が残ることになる。
分離領域１３６の形成に続いて、導電性材料１４０が、半導体材料１２８及び分離領域１３６の上面に隣接し、且つ上面に接触（たとえば、直接接触）して形成される。導電性材料１４０は、単一の材料であってもよく、又は互いに隣接して形成された複数の部分又は複数の材料（図示せず）を有してもよい。たとえば、半導体材料１２８と導電性材料１４０との間に、ライナ材料が形成され得る。導電性材料１４０は、化学気相蒸着（ＣＶＤ）などの従来の堆積プロセスで形成され得る。半導体材料１２８及び／又は導電性材料１４０の一部は、エッチングなどの従来の技法で除去し、ゲート領域１３０のゲート縁部１３２を画定し、活性領域１１０の対向する側部の縁部１１０ｃを露出させることができる。
上述のプロセスを利用して、半導体構造体１００を形成することにより、多くの利点が実現する。第１の誘電体材料１１４と第２の誘電体材料１１６との間の接合部１２４を利用することにより、誘電体材料の上に形成されるフィーチャは、半導体材料１２８及び／又は導電性材料１４０をパターン化することなく、自己整列して実質的に等しい幅を有することができる。たとえば、ゲート領域１３０及び第１の誘電体材料１１４は、実質的に等しい幅を有することができる。フィーチャは自己整列するので、半導体構造体１００は、１回のマスキング作業を使用して形成され得る。これにより、コスト及びさらなるプロセス作業が節約される。さらに、ＣＭＰ技法を使用するかかるプロセス作業は、たとえば、半導体材料１２８及び／又は導電性材料１４０の材料が、下にある誘電体材料の微細構成に続くかかる材料の微細構成によって、結果的に最小限に抑えられる可能性があり、さらなるコストの節約をもたらす。コンデンサ構造体１０２を有する半導体構造体１００の形成を完了するために、本明細書では詳細に説明されていない従来の技法によって、導電性材料１４０上に追加の材料が形成され得る。
したがって、半導体デバイスを形成する方法が開示される。この方法は、活性領域が第１の水平方向に平行な対向するフィールド縁部を有する、コンデンサ構造体の活性領域の、周辺領域に隣接する第１の誘電体材料を形成するステップと、第１の誘電体材料の一部を活性領域の中央領域から除去するステップとを含む。この方法はまた、活性領域の中央領域に隣接し、第１の誘電体材料の一部に当接する、第２の誘電体材料を形成するステップを含む。第１の誘電体材料及び第２の誘電体材料のそれぞれは、第１の水平方向を横切る垂直方向の高さを有する。第２の誘電体材料の高さは、第１の誘電体材料の高さより低い。加えて、この方法は、第１の誘電体材料及び第２の誘電体材料の少なくとも一方の上にあるゲート領域を形成するステップを含む。ゲート領域は、第１の水平方向及び垂直方向を横切る第２の水平方向に平行な対向するゲート縁部を有する。
図１Ｃ及び図１Ｄは、上記の複数のプロセス作業が実施された後の半導体構造体１００を示す。たとえば、半導体構造体１００は、コンデンサ構造体１０２の半導体材料１２８及び導電性材料１４０を有し、図１Ｃに最も明確に示されるように、かかる材料は、かかる材料の下に位置する誘電体材料と自己整列した結果としての、はっきりした微細構成を示す。加えて、第１の誘電体材料１１４の狭い隆起部を有する、誘電体材料の相異なる厚さは、静電容量の低下を最小限に抑えながら、端部に沿った、たとえば活性領域１１０の縁部１１０ｃに沿った漏れを減少させるように、最適化された誘電体材料の厚さを実現している。
当業者は、本開示の追加の実施形態によって、図１Ａから図１Ｄに関する上記のフィーチャ及びフィーチャ構成が、様々な半導体デバイス（たとえば、様々なメモリデバイス）の設計ニーズに適合され得ることを理解されよう。非限定的な実施例として、図２Ａから図２Ｄは、本開示の追加の実施形態による、以前の半導体構造体１００とは相異なる構成を有する半導体構造体の、簡略化された部分断面図及び上から見た図を示す。残りの説明及び添付の図を通して、機能的に同様のフィーチャ（たとえば、構造体、デバイス）は、同様の参照番号で参照される。繰り返しを避けるために、残りの図（図２Ａから図２Ｄを含む）に示されているすべてのフィーチャが、本明細書で詳細に説明されているわけではない。それどころか、以下に別段の記載がない限り、以前に記載されたフィーチャの参照番号で指定されているフィーチャは（以前に記載されたフィーチャが、本段落の前に最初に記載されているか、本段落の後に最初に記載されているかにかかわらず）、前述のフィーチャと実質的に同様であると理解されよう。
コンデンサ構造体１０２を有する半導体構造体１００’が、図２Ａ及び図２Ｂに示されている。コンデンサ構造体１０２はまた、上記で説明され図１Ａ及び図１Ｂに示された半導体構造体１００’と同様に、基材１０４に隣接して（たとえば、接して、又はその上に）形成され得る。さらに、基材１０４は、ｐ型導電性材料を有するｐドープされた領域１０６と、ｐドープされた領域１０６内に位置するｎ型導電性材料を有するｎウェル領域１０８とを有することができる。しかし、本実施形態では、第１の誘電体材料１１４は、第２の誘電体材料１１６で占められていない、コンデンサ構造体１０２の活性領域１１０の全上面にわたって延在する（たとえば、実質的に覆う）ことができる。かかる実施形態では、第１の誘電体材料１１４は、隣接するコンデンサ構造体１０２の活性領域１１０の縁部１１０ｃで画定される中間領域１１２（たとえば、間隙）の、実質的に全体にわたって延在する（たとえば、完全に延在する）ことができる。
以前の実施形態と同様に、本実施形態の第２の誘電体材料１１６は、周辺領域１１０ｂのブロックされた領域１２２には形成されず、中央領域１１０ａの近位（たとえば、真上）の開口部１２０に形成され得る一方で、第１の誘電体材料１１４は、活性領域１１０の周辺領域１１０ｂの近位（たとえば、真上）に形成され得る。別の言い方をすれば、第１の誘電体材料１１４は、それぞれの活性領域１１０の中央領域１１０ａに隣接して形成されることはなく、活性領域１１０の周辺領域１１０ｂのそれぞれ及び縁部１１０ｃのそれぞれ、並びに活性領域間の、第１の水平方向Ｘ及び／又は第２の水平方向Ｙに平行な、中間領域１１２の少なくともいくつかの（たとえば、それぞれの）部分に隣接して（たとえば、完全に覆って）形成され得る。図２Ａの断面図及び図２Ｂの上から見た図のそれぞれに示されるように、第１の誘電体材料１１４は、第１の誘電体材料と第２の誘電体材料との間の接合部１２４に沿って、第２の誘電体材料１１６に当接する（たとえば、直接物理的に接触する）よう配置され得る。さらに、第１の誘電体材料１１４の場所を除いて、第１の誘電体材料１１４及び第２の誘電体材料１１６の誘電体材料及び寸法は、図１Ａ及び図１Ｂを参照して上記で説明された誘電体材料及び寸法と同様（たとえば、同じ）であり得る。具体的には、比較的薄い誘電体材料の中央領域を囲む、比較的厚い誘電体材料の「狭い隆起部」として特徴付けられるのではなく、第１の誘電体材料１１４が、第２の誘電体材料１１６の全側部（たとえば、４つの側部）を完全に囲み、隣接するコンデンサ構造体１０２間に位置する中間領域１１２を含む、利用可能な全領域を覆うことができる。別法として、第１の誘電体材料１１４は、単一の方向に沿った、中間領域１１２を含む（たとえば、ゲート縁部１３２に沿った）２つの対向する側部だけで、第２の誘電体材料１１６を囲んでもよい。
結果として、図２Ａ及び図２Ｂの活性領域１１０の上にある、且つ／又は活性領域の近位にある、第１の誘電体材料１１４と第２の誘電体材料１１６との一様でない（たとえば、相異なる）厚さの組合せにより、やはり、端部に沿った漏れが低減され（たとえば、最小限に抑えられ）、半導体構造体１００’の信頼性が向上するような、誘電体材料の最適な厚さがもたらされる。さらに、プロセス作業は、図１Ａ及び図１Ｂを参照して上記で説明されたプロセス作業と同じであり得る。したがって、図２Ａ及び図２Ｂは、第１の誘電体材料１１４及び第２の誘電体材料１１６の形成後の、半導体構造体１００’の簡略化された部分断面図及び上から見た図である。半導体構造体１００’の結果的に得られた形態により、誘電体材料の組み合わされた形態の上に続いて形成されるゲート材料（図２Ｃ及び図２Ｄ参照）の、適切な配置が可能になる。
図２Ｃ及び図２Ｄに示されるように、半導体材料１２８もやはり、半導体構造体１００’のコンデンサ構造体１０２の誘電体材料に隣接し、誘電体材料と接触する（たとえば、直接物理的に接触する）ように形成される。たとえば、ゲート領域１３０、分離領域１３６、及び導電性材料１４０を含む他のすべての材料及びデバイスは、本実施形態での第１の誘電体材料１１４の場所にかかわらず、図１Ｃ及び図１Ｄを参照して上記で説明されたものと同様である。特定の材料及び構造体（たとえば、導電性材料１４０、分離領域１３６）は、明確にするために、図２Ｄの上から見た図では省略されている。加えて、本実施形態には、本実施形態における誘電体材料を形成する処理技法が異なるため、図２Ｃの断面図に示されるような、分離領域１３６の少なくとも一部の下面より下に延在する領域１３８（図１Ｃ）がない。
ゲート領域１３０は、形成されると、図１Ｃ及び図１Ｄを参照して上記でより詳細に説明されたように、ゲート縁部１３２によって画定される。加えて、フィールド縁部１４２は、活性領域１１０の上下の縁部１１０ｃと実質的に平行であり、いくつかの実施形態では縁部１１０ｃと一致し得る。以前の実施形態と同様に、本実施形態のゲート領域１３０の半導体材料１２８及び／又は導電性材料１４０は、活性領域１１０の対向する側部の縁部１１０ｃと重なることなく、フィールド縁部１４２と重なり、ゲート縁部１３２を超えた周辺領域１１０ｂの少なくとも一部を露出させることができる。加えて、コンタクト１４４の配置は、上述のものと同様であり得る。本実施形態では、フィールド縁部１４２及び／又はゲート縁部１３２はやはり、第１の誘電体材料１１４と第２の誘電体材料１１６との間の接合部１２４と自己整列することができ、それにより第１の誘電体材料１１４及びゲート領域１３０は、実質的に等しい幅を有する。さらに、第１の誘電体材料１１４はやはり、活性領域１１０の縁部１１０ｃのそれぞれに（たとえば、４つの側部すべてに）形成され得るか、又は活性領域１１０の縁部１１０ｃの一部だけ（たとえば、１つの側部、２つの対向する若しくは隣接する側部、３つの側部、又はその一部）に形成され得る。たとえば、第１の誘電体材料１１４は、ゲート縁部１３２だけに沿って、又はフィールド縁部１４２だけに沿って、形成され得る。
半導体材料１２８及び導電性材料１４０の材料は、上記で説明された材料と同様であり得る。さらに、プロセス作業は、図１Ｃ及び図１Ｄを参照して上記で説明されたプロセス作業と同様であり得る。したがって、図２Ｃ及び図２Ｄは、上記の複数のプロセス作業が実施された後の結果として得られた構造体を示す。たとえば、結果として得られた本実施形態の半導体構造体１００’は、コンデンサ構造体１０２の半導体材料１２８及び導電性材料１４０を有し、かかる材料が、かかる材料の下に位置する誘電体材料と自己整列した結果としての、はっきりした微細構成を示す。加えて、第１の誘電体材料１１４の拡張エリアを含む、誘電体材料の相異なる厚さは、静電容量の低下を最小限に抑えながら、端部に沿った漏れを減少させるように、最適化された誘電体材料の厚さを実現している。本開示の実施形態にしたがって形成された半導体構造体１００’のコンデンサ構造体１０２を有する半導体デバイスは、本明細書では詳細に説明されていない、追加のプロセス作業を実施することにより形成され得る。
使用中及び動作中、コンデンサ構造体１０２（たとえば、ＭＯＳ構造体）の静電容量は、ゲート領域１３０への印加電圧（たとえば、バイアス）によって変わる。「印加電圧」という用語は、メモリセルのゲートを充電又は放電するのに十分な大きさの電圧を指す。印加電圧は、ゲート領域１３０と、ＮＡＮＤ型メモリデバイスなどのメモリデバイスに隣接するそれぞれのソース／ドレイン領域との間に電圧差を誘起する。たとえば、ゲート領域１３０は、基材１０４のソース／ドレイン領域に対して正にバイアスされ得る。いくつかの実施形態では、印加電圧は、約１Ｖから約２０Ｖ（たとえば、１．２Ｖ又は１．４５Ｖ）であり得、コンデンサ構造体１０２に印加され得る最大電圧までのバイアスを含み得る。他の実施形態では、印加電圧は、１Ｖ以下（たとえば、０．８Ｖ）であり得る。最大静電容量は、誘電体材料１１４、１１６（たとえば、酸化物材料）の誘電率に直接関係し、基材１０４（たとえば、本体）のソース／ドレイン領域とコンデンサ構造体１０２のゲート領域１３０（たとえば、ゲート）との間に位置する、誘電体材料１１４、１１６の厚さ（たとえば、いわゆる「ｔｏｘ」）に反比例し得る。したがって、半導体構造体１００、１００’の、最大静電容量を増やすことばかりでなく、個々の機能の寸法を縮小することも望まれている。しかし、デバイスの密度の増加を促進するために、誘電体材料の厚さをさらに薄くするにつれて、かかる誘電体材料の厚さを薄くした結果として、絶縁破壊が生じる可能性がある。いくつかのシステムでは、最大電圧を下げることが可能であり得る。ただし、システムの他のコンポーネントの要件により、特定の印加電圧が必要となる場合、誘電体材料（たとえば、超低電圧材料）の厚さを最小限にすると、望ましからざるレベルの漏れが発生する可能性がある。上述のように、第２の誘電体材料１１６の配置に加えて、第１の誘電体材料１１４の特定の配置により、半導体構造体１００、１００’のコンデンサ構造体１０２が、端部（たとえば、周辺）に沿った望ましからざるレベルの漏れなしに、動作することが可能である。いくつかの実施形態では、第１の誘電体材料１１４は、低電圧酸化物材料を含むことができ、第２の誘電体材料１１６は、超低電圧酸化物材料を含むことができ、第２の誘電体材料１１６は、第１の誘電体材料１１４の低電圧酸化物材料の厚さよりも薄い、厚さを有する。非限定的な実施例として、第１の誘電体材料１１４は、約６４Å（たとえば、１．４５Ｖ酸化物）など、約５０Åから約７０Åの厚さ（たとえば、高さ）で形成され得、第２の誘電体材料１１６は、約２７Å（たとえば、１．２Ｖ酸化物）など、約２０Åから約４５Åの厚さ（たとえば、高さ）で形成され得る。かかる構成は、結果的に、ただ単に静電容量の減少を最小限に抑えながら、たとえば電場を約５０％低減させ得る。
図１Ａから図１Ｄ及び図２Ａから図２Ｄに示されるコンデンサなどのコンデンサは、本開示の半導体デバイスの実施形態で使用され得る。図３Ａは、本開示の一実施形態による例示的な半導体デバイス３００（たとえば、メモリデバイス）の構成図である。半導体デバイス３００は、たとえば、複数のＮＡＮＤ型メモリ配列などの、少なくとも１つのメモリセル配列３０２を有することができる。半導体デバイス３００は、半導体デバイス３００の外部からデータを入力する、少なくとも１つの周辺回路３０４をさらに有することができ、それにより、少なくとも１つのメモリセル配列３０２へのアクセスを可能にする。半導体デバイス３００は、入力電圧を生成するチャージポンプ回路３０６をさらに有することができる。周辺回路３０４及びチャージポンプ回路３０６は、図１Ａから図１Ｄ及び図２Ａから図２Ｄに示される半導体構造体１００、１００’のコンデンサ構造体１０２の実施形態など、１つ又は複数のコンデンサを有することができる。周辺回路３０４及びチャージポンプ回路３０６は、コンデンサ構造体１０２を介して、少なくとも１つのメモリセル配列３０２と電気的に通信できる。個々のコンデンサ構造体１０２内に相異なる厚さの誘電体材料（たとえば、酸化物材料）を設けることにより、コンデンサ構造体１０２は、周辺回路３０４及びチャージポンプ回路３０６が、漏れを減らしながらも、より高い電圧に耐え、半導体デバイス３００の信頼性を向上させることを可能にする。半導体デバイス３００は、任意選択で、少なくとも１つのデコーダを有することができる。
図３Ｂは、図３Ａの半導体デバイス３００の概略図の一部である。いくつかの実施形態では、半導体デバイス３００は、図３Ｂの簡略化された概略図に示されるように、電源電極ＶＣＣと接地電極ＧＮＤとの間に電気的に接続された１つ又は複数のコンデンサ構造体１０２を有することができる。かかる実施形態では、コンデンサ構造体１０２は、コンデンサ構造体１０２を利用するいわゆる「静音化」回路において、電源（図示せず）からの電気信号（たとえば、ノイズ）を実質的に低減又は実質的に除去（たとえば、フィルタ処理）するよう構成され得る。上記でさらに詳細に論じられた誘電体材料の配置が、電源電極ＶＣＣと接地電極ＧＮＤとの間に位置するコンデンサ構造体１０２の漏れが減少し（たとえば、最小限に抑えられ）、半導体デバイス３００の信頼性が向上するように、最適化された誘電体材料の厚さを実現している。
したがって、メモリセルの配列、及びコンデンサ構造体の配列を有する、チャージポンプ回路を有する半導体デバイスが開示される。配列の各コンデンサ構造体は、周辺部分に囲まれた中央部分を有する活性領域を有する。コンデンサ構造体はまた、活性領域の周辺部分の少なくとも一部の上にある第１の誘電体材料と、第１の誘電体材料に隣接し、活性領域の中央部分の上にある第２の誘電体材料とを有する。第２の誘電体材料は、第１の誘電体材料の閾値電圧の大きさよりも小さい、閾値電圧の大きさを有する。加えて、コンデンサ構造体は、コンデンサ構造体の配列の、個々のコンデンサ構造体の活性領域を電気的に接続するゲートを有する。
本開示の実施形態によるデバイス構造体（たとえば、半導体構造体１００、１００’）を有する半導体デバイスは、本開示の電子システムの実施形態において使用され得る。たとえば、図４は、本開示の実施形態による、例示的な電子システム４００の構成図である。電子システム４００には、たとえば、コンピュータ又はコンピュータハードウェアコンポーネント、サーバ又は他のネットワークハードウェアコンポーネント、携帯電話、デジタルカメラ、携帯情報端末（ＰＤＡ：ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、携帯型メディア（たとえば、音楽）プレーヤ、たとえばｉＰＡＤ（Ｒ）又はＳＵＲＦＡＣＥ（Ｒ）タブレット、電子ブック、ナビゲーションデバイスなどのＷｉ－Ｆｉ又は携帯電話対応タブレットが含まれ得る。電子システム４００は、少なくとも１つのメモリデバイス４２０を有する。メモリデバイス４２０は、たとえば、本明細書で以前に説明された本明細書で以前に説明された半導体デバイス（たとえば、半導体構造体１００、１００’）の一実施形態を有することができる。電子システム４００は、少なくとも１つの電子信号プロセッサデバイス４１０（「マイクロプロセッサ」と呼ばれることが多い）をさらに有することができる。電子信号プロセッサデバイス４１０は、任意選択で、本明細書で以前に説明された半導体デバイスの一実施形態（たとえば、半導体構造体１００、１００’）を有することができる。電子システム４００は、たとえば、マウス又は他のポインティングデバイス、キーボード、タッチパッド、釦、又はコントロールパネルなど、ユーザが電子システム４００に情報を入力するための、１つ又は複数の入力デバイス４３０をさらに有することができる。電子システム４００は、たとえば、モニタ、ディスプレイ、プリンタ、音声出力ジャック、スピーカなど、ユーザへ情報（たとえば、視覚又は音声出力）を出力するための、１つ又は複数の出力デバイス４４０をさらに有することができる。いくつかの実施形態では、入力デバイス４３０及び出力デバイス４４０は、電子システム４００への情報の入力及びユーザへの視覚情報の出力の両方に使用できる、単一のタッチスクリーンデバイスを有することができる。入力デバイス４３０及び出力デバイス４４０は、メモリデバイス４２０及び電子信号プロセッサデバイス４１０のうちの一方又は両方と、電気的に通信できる。
本明細書に開示される誘電体材料を有するコンデンサ構造体１０２は、端部に沿った漏れの低減を示し、３Ｄメモリ配列における電流伝送の信頼性を高めることができ、これは、積層トランジスタの数が増加した半導体デバイスでの使用に好適であり得る。どんな理論に束縛されることもないが、漏れは、電場によって指数関数的に変わることが知られており、したがって、漏れる可能性が高い領域での誘電体材料の厚さを増やすと、漏れが指数関数的に減少するであろう。したがって、それぞれのコンデンサ構造体１０２の活性領域１１０の周辺に隣接する戦略的場所に位置する、開示された低電圧誘電体材料の相異なる（たとえば、より厚い）厚さは、結果的に、従来の超低電圧誘電体材料しか使用しない場合と比較して、システム内の静電容量を過度に減らすことなく、記憶部の信頼性を向上させるために漏れを低減させることができる。したがって、本開示の実施形態によるコンデンサ構造体１０２は、周辺回路が実質的に高い電圧で動作することを可能にする一方で、静電容量の減少を最小限に抑えながら、誘電体材料の破壊のリスクを、実質的に低減又は排除する。加えて、ゲートのフィーチャは、誘電体材料と自己整列するので、かかる構造体は、１回のマスキングプロセスを使用して形成され得、これによりコストが節約され、追加のプロセス作業数が減少する。さらに、誘電体材料の構成は、コンデンサを有するすべての３Ｄメモリアーキテクチャに適用可能であり得る。
本開示の実施形態は、以下に記載されるように、限定されることなく、さらに特徴付けられ得る。
実施形態１
第１の水平方向に平行な対向するフィールド縁部を有する活性領域を有する、少なくとも１つのコンデンサ構造体と、第１の水平方向を横切る第２の水平方向に平行な対向するゲート縁部を有する、ゲート領域と、対向するフィールド縁部又は対向するゲート縁部のうちの少なくとも１つに隣接する、第１の誘電体材料と、活性領域に隣接し、第１の誘電体材料の一部に当接する第２の誘電体材料とを有する、半導体構造体であって、第１の誘電体材料及び第２の誘電体材料のそれぞれが、第１の水平方向及び第２の水平方向を横切る垂直方向の高さを有し、第２の誘電体材料の高さは、第１の誘電体材料の高さよりも低い、半導体構造体。
実施形態２
活性領域の少なくとも２つの周縁部に隣接して位置するコンタクトをさらに有し、コンタクトは、対向するフィールド縁部又は対向するゲート縁部のうちの少なくとも１つの外側に位置している、実施形態１の半導体構造体。
実施形態３
活性領域が、中央領域及び周辺領域を有し、第２の誘電体材料は中央領域の上にあり、第１の誘電体材料は周辺領域の少なくとも一部の上にある、実施形態１又は実施形態２の半導体構造体。
実施形態４
対向するゲート縁部が、第２の水平方向と平行な、活性領域の対向する側縁部の内側に位置し、第１の誘電体材料が、第２の誘電体材料と対向するゲート縁部との間に位置する、実施形態１から３のいずれか１つに記載の半導体構造体。
実施形態５
第１の誘電体材料が、対向するフィールド縁部に隣接することなく、対向するゲート縁部に隣接している、実施形態１から４のいずれか１つに記載の半導体構造体。
実施形態６
隣接するコンデンサ構造体間に間隙をさらに有し、第１の誘電体材料が、第２の誘電体材料と間隙との間に延在する材料の狭い隆起部を有する、実施形態１から５のいずれか１つに記載の半導体構造体。
実施形態７
第１の誘電体材料は、隣接するコンデンサ構造体の第２の誘電体材料間に延在し、その結果、隣接するコンデンサ構造体のそれぞれの活性領域間の全中間領域が、第１の誘電体材料で完全に覆われ、第２の誘電体材料の全側部が、第１の誘電体材料で完全に囲まれている、実施形態１から４のいずれか１つに記載の半導体構造体。
実施形態８
ゲート領域が、半導体材料と、半導体材料の上にある導電性材料とを有し、半導体材料がポリシリコン材料を含み、導電性材料が珪化タングステン材料を含む、実施形態１から７のいずれか１つに記載の半導体構造体。
実施形態９
メモリセルの配列と、コンデンサ構造体の配列を有する少なくとも１つのチャージポンプ回路とを有する半導体デバイスであって、配列の各コンデンサ構造体は、周辺部分に囲まれた中央部分を有する活性領域と、活性領域の周辺部分の少なくとも一部の上にある第１の誘電体材料と、第１の誘電体材料に隣接し、活性領域の中央部分の上にある、第２の誘電体材料であって、第２の誘電体材料は、第１の誘電体材料の閾値電圧の大きさよりも小さい閾値電圧の大きさを有する、第２の誘電体材料と、コンデンサ構造体の配列の個々のコンデンサ構造体の活性領域を電気的に接続するゲートとを有する、半導体デバイス。
実施形態１０
第１の誘電体材料が、低電圧酸化物材料を含み、第２の誘電体材料が、第１の誘電体材料の低電圧酸化物材料の厚さよりも薄い、超低電圧酸化物材料を含む、実施形態９の半導体デバイス。
実施形態１１
配列内の隣接するコンデンサ構造体を隔離する分離領域をさらに有し、分離領域の側壁は、個々のコンデンサ構造体の、第１の誘電体材料と第２の誘電体材料との間の接合部の外側の場所で、第１の誘電体材料の一部に当接する、実施形態９又は実施形態１０の半導体デバイス。
実施形態１２
配列のコンデンサ構造体の少なくともいくつかが、電源電極と接地電極との間に電気的に接続されている、実施形態１１の半導体デバイス。
実施形態１３
ゲートのそれぞれが、ポリシリコン材料の上に導電性材料を有し、それにより、導電性材料又はポリシリコン材料のうちの少なくとも一方の縁部が、第１の誘電体材料と第２の誘電体材料との間の接合部と自己整列する、実施形態１１の半導体デバイス。
実施形態１４
半導体デバイスを形成する方法であって、活性領域が第１の水平方向に平行な対向するフィールド縁部を有する、コンデンサ構造体の活性領域の、周辺領域に隣接する第１の誘電体材料を形成するステップと、第１誘電体材料の一部を、活性領域の中央領域から除去するステップと、活性領域の中央領域に隣接し、第１の誘電体材料の一部に当接する第２の誘電体材料を形成するステップであって、第１の誘電体材料及び第２の誘電体材料のそれぞれが、第１の水平方向を横切る垂直方向の高さを有し、第２の誘電体材料の高さは、第１の誘電体材料の高さよりも低い、第２の誘電体材料を形成するステップと、第１の誘電体材料又は第２の誘電体材料の少なくとも一方の上にあり、第１の水平方向及び垂直方向を横切る第２の水平方向に平行な対向するゲート縁部を有する、ゲート領域を形成するステップとを含む、方法。
実施形態１５
第１の誘電体材料を形成するステップ及び第２の誘電体材料を形成するステップが、２重酸化物プロセスを使用するステップを含む、実施形態１４の方法。
実施形態１６
第１の誘電体材料を形成するステップが、対向するフィールド縁部に隣接する、第１の水平方向に平行な細長い部分を形成するように、第１の誘電体材料をパターン化するステップと、対向するゲート縁部に隣接する、第２の水平方向に平行な細長い部分を形成するように、第１の誘電体材料をパターン化するステップとを含む、実施形態１４又は実施形態１５の方法。
実施形態１７
第１の誘電体材料の一部を除去するステップが、第２の誘電体材料用に指定された、中央領域の実質的に全体を露出させるために、中央領域の上にある第１の誘電体材料の一部を除去するステップを含む、実施形態１４から１６のいずれか１つの方法。
実施形態１８
隣接するコンデンサ構造体間に分離領域を形成するステップをさらに含み、分離領域は、分離領域の側壁が、少なくとも２つの側部で第２の誘電体材料に直接隣接するよう形成される、実施形態１４から１７のいずれか１つの方法。
実施形態１９
ゲート領域を形成するステップが、分離領域を形成するステップの前に、ポリシリコンを含む半導体材料を形成するステップと、分離領域を形成するステップの後に、半導体材料の上に、珪化タングステン材料を含む導電性材料を形成するステップと、半導体材料及び導電性材料をパターン化するステップなしで、ゲート領域を形成するために、半導体材料及び導電性材料のそれぞれの一部を除去するステップとを含む、実施形態１８の方法。
実施形態２０
半導体材料を形成するステップ及び導電性材料を形成するステップが、半導体材料及び導電性材料の一部が、第１の誘電体材料と第２の誘電体材料との間の接合部と自己整列するステップを含む、実施形態１９の方法。
図と共に特定の例示的な実施形態が説明されてきたが、当業者は、本開示に包含される実施形態が、本明細書に明示的に示され説明された実施形態に限定されないことを、認識し理解されよう。むしろ、本明細書に記載される実施形態に対する多くの追加、削除、及び修正が、これ以降で特許請求されるものなど、法的同等物を含む、本開示に包含される実施形態の範囲から逸脱することなく、行われ得る。加えて、開示された一実施形態の機能は、この開示の範囲内に依然として包含される一方で、開示された別の実施形態の機能と組み合わせることができる。

Claims (20)

  1. 周辺領域によって囲まれた中央領域を含む活性領域を有する少なくとも１つのコンデンサ構造体であって、前記活性領域は、第１の水平方向に平行な対向するフィールド縁部を有する、少なくとも１つのコンデンサ構造体と、
    前記第１の水平方向を横切る第２の水平方向に平行な対向するゲート縁部を有するゲート領域と、
    前記活性領域の前記周辺領域の少なくとも一部の上にあり、且つ、前記対向するフィールド縁部又は前記対向するゲート縁部のうちの少なくとも一方に隣接する、第１の誘電体材料と、
    前記活性領域の前記中央領域の上にあり、且つ、前記第１の誘電体材料の一部に当接する第２の誘電体材料であって、全側部が前記第１の誘電体材料によって完全に囲まれている第２の誘電体材料と、
    を有するマイクロ電子デバイスであって、
    前記第１の誘電体材料及び前記第２の誘電体材料のそれぞれが、前記第１の水平方向及び前記第２の水平方向を横切る垂直方向の高さを有し、前記第２の誘電体材料の前記高さは、前記第１の誘電体材料の前記高さよりも低い、マイクロ電子デバイス。
  2. 前記活性領域の少なくとも２つの周縁部に隣接して位置するコンタクトをさらに有し、前記コンタクトは、前記対向するフィールド縁部又は前記対向するゲート縁部のうちの少なくとも一方の外側に位置している、請求項１に記載のマイクロ電子デバイス。
  3. 前記第２の誘電体材料が、前記周辺領域の上にはなく、前記中央領域の上に位置し、前記第１の誘電体材料が、前記中央領域の上にはなく、前記周辺領域の少なくとも一部の上に位置する、請求項１に記載のマイクロ電子デバイス。
  4. 前記対向するゲート縁部が、前記第２の水平方向と平行な、前記活性領域の対向する側縁部の内側に位置し、前記第１の誘電体材料が、前記第２の誘電体材料と前記対向するゲート縁部との間に位置する、請求項１に記載のマイクロ電子デバイス。
  5. 前記第１の誘電体材料が、前記対向するフィールド縁部に隣接することなく、前記対向するゲート縁部に隣接している、請求項１に記載のマイクロ電子デバイス。
  6. 隣接するコンデンサ構造体間の間隙をさらに有し、前記第１の誘電体材料が、前記第２の誘電体材料と前記間隙との間に延在する材料の狭い隆起部を有する、請求項１に記載のマイクロ電子デバイス。
  7. 第１の水平方向に平行な対向するフィールド縁部を含む活性領域を有する少なくとも１つのコンデンサ構造体と、
    前記第１の水平方向を横切る第２の水平方向に平行な対向するゲート縁部を有するゲート領域と、
    前記対向するフィールド縁部又は前記対向するゲート縁部のうちの少なくとも一方に隣接する第１の誘電体材料と、
    前記活性領域に隣接し、且つ、前記第１の誘電体材料の一部に当接する第２の誘電体材料と、
    を有するマイクロ電子デバイスであって、
    前記第１の誘電体材料及び前記第２の誘電体材料のそれぞれが、前記第１の水平方向及び前記第２の水平方向を横切る垂直方向の高さを有し、前記第２の誘電体材料の前記高さは、前記第１の誘電体材料の前記高さよりも低く、
    隣接するコンデンサ構造体のそれぞれの活性領域間の全中間領域が前記第１の誘電体材料で完全に覆われ、且つ、前記第２の誘電体材料の全側部が前記第１の誘電体材料で完全に囲まれるように、前記第１の誘電体材料が、隣接するコンデンサ構造体の前記第２の誘電体材料間に延在する、マイクロ電子デバイス。
  8. 前記ゲート領域が、半導体材料と、前記半導体材料の上にある導電性材料とを有し、前記半導体材料がポリシリコン材料を含み、前記導電性材料が珪化タングステン材料を含む、請求項１に記載のマイクロ電子デバイス。
  9. 前記第２の誘電体材料の前記高さは、前記第１の誘電体材料によって提供される閾値電圧の大きさよりも小さい、前記少なくとも１つのコンデンサ構造体の閾値電圧の大きさを提供するように構成される、請求項１に記載のマイクロ電子デバイス。
  10. 第１の抵抗値を示す前記第１の誘電体材料が低電圧酸化物材料を含み、第２の抵抗値を示す前記第２の誘電体材料が超低電圧酸化物材料を含み、前記第２の誘電体材料によって示される前記第２の抵抗値は、前記第１の誘電体材料によって示される前記第１の抵抗値よりも低い、請求項９に記載のマイクロ電子デバイス。
  11. 隣接するコンデンサ構造体を隔離する分離領域をさらに有し、前記分離領域の側壁は、個々のコンデンサ構造体の、前記第１の誘電体材料と前記第２の誘電体材料との間の接合部の外側の場所で、前記第１の誘電体材料の一部に当接する、請求項１に記載のマイクロ電子デバイス。
  12. 前記コンデンサ構造体の１つ以上が、電源電極と接地電極との間に電気的に接続されている、請求項１に記載のマイクロ電子デバイス。
  13. 前記ゲート領域が、ポリシリコン材料の上に導電性材料を有し、
    前記導電性材料又は前記ポリシリコン材料のうちの少なくとも一方の縁部が、前記第１の誘電体材料と前記第２の誘電体材料との間の前記接合部と自己整列するように、前記導電性材料が前記ポリシリコン材料の上にある、請求項１１に記載のマイクロ電子デバイス。
  14. マイクロ電子デバイスを形成する方法であって、
    コンデンサ構造体の活性領域の周辺領域の少なくとも一部の上に、第１の誘電体材料を形成することであって、前記活性領域が、第１の水平方向に平行な対向するフィールド縁部を有する、ことと、
    前記第１の誘電体材料の一部を、前記周辺領域によって囲まれた前記活性領域の中央領域から除去することと、
    前記活性領域の前記中央領域の上にあり、且つ、前記第１の誘電体材料の一部に当接する、第２の誘電体材料を形成することであって、前記第２の誘電体材料の全側部が、前記第１の誘電体材料で完全に囲まれ、前記第１の誘電体材料及び前記第２の誘電体材料のそれぞれが、前記第１の水平方向を横切る垂直方向の高さを有し、前記第２の誘電体材料の前記高さは、前記第１の誘電体材料の前記高さよりも低い、ことと、
    前記第１の誘電体材料又は前記第２の誘電体材料の少なくとも一方の上に、ゲート領域を形成することであって、前記ゲート領域は、前記第１の水平方向及び前記垂直方向を横切る第２の水平方向に平行な対向するゲート縁部を有し、前記第１の誘電体材料が、前記対向するフィールド縁部又は前記対向するゲート縁部のうちの少なくとも一方に隣接する、ことと、
    を含む方法。
  15. 前記第１の誘電体材料及び前記第２の誘電体材料を形成することが、２重酸化物プロセスを使用することを含む、請求項１４に記載の方法。
  16. 前記第１の誘電体材料を形成することが、
    前記対向するフィールド縁部に隣接する、前記第１の水平方向に平行な細長い部分を形成するように、前記第１の誘電体材料をパターン化することと、
    前記対向するゲート縁部に隣接する、前記第２の水平方向に平行な細長い部分を形成するように、前記第１の誘電体材料をパターン化することと、
    を含む、請求項１４に記載の方法。
  17. 前記第１の誘電体材料の前記一部を除去することが、前記中央領域の上にある前記第１の誘電体材料の一部を除去して、前記第２の誘電体材料用に指定された前記中央領域の全体を露出させることを含む、請求項１４に記載の方法。
  18. 隣接するコンデンサ構造体間に分離領域を形成することをさらに含み、前記分離領域は、前記分離領域の側壁が、少なくとも２つの側部で前記第２の誘電体材料に直接隣接するよう形成される、請求項１４に記載の方法。
  19. 前記ゲート領域を形成することが、
    前記分離領域を形成する前に、ポリシリコンを含む半導体材料を形成することと、
    前記分離領域を形成した後に、前記半導体材料の上に、珪化タングステン材料を含む導電性材料を形成することと、
    前記半導体材料及び前記導電性材料のそれぞれの一部を除去して、前記半導体材料及び前記導電性材料をパターン化することなしに前記ゲート領域を形成することと、
    を含む、請求項１８に記載の方法。
  20. 前記半導体材料及び前記導電性材料を形成することが、前記半導体材料及び前記導電性材料の一部が、前記第１の誘電体材料と前記第２の誘電体材料との間の接合部と自己整列することを含む、請求項１９に記載の方法。
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