TWI817903B - 半導體元件的製作方法 - Google Patents
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Abstract
一種半導體元件的製作方法，包含形成插入材料於半導體結構的上方，其中半導體結構包含導體層以及被導體層環繞包覆的第一介電結構，插入材料具有鏤空部暴露導體層的頂面的第一部位，且插入材料覆蓋頂面的第二部位；由第一部位形成第一溝槽以暴露第一介電結構的一部分；形成第二介電結構覆蓋插入材料且填充第一溝槽；形成第三介電結構於第二介電結構的上方；以及執行蝕刻製程形成第二溝槽，其中第二溝槽貫穿第三介電結構、第二介電結構以及插入材料，並暴露導體層的第二部位。
Description
本揭露是有關於一種半導體元件的製作方法。
隨著半導體技術發展，需要利用蝕刻製程形成的溝槽越來越深且密集，如何精準的只去除需要被移除的部位成為重要的技術問題。
乾蝕刻製程更易產生這個問題。利用離子、電漿蝕刻溝槽的深處時，會因為距離溝槽底部的距離拉長而使蝕刻不精準而造成蝕刻的不完全。
在記憶體電容的製程中，溝槽的蝕刻不完全會導致暴露的導體層面積(也就是後續製程中接合墊的面積)縮小，造成電阻值上升。雖然可以利用增大溝槽的寬度使暴露的導體層面積增加以減緩電阻值的上升，但上述方法會造成關鍵尺寸(critical dimension)的增大。
因此，如何提出一種改善蝕刻製程的半導體元件的製作方法，是目前業界亟欲投入研發資源解決的問題之一。
有鑑於此，本揭露之一目的在於提出一種解決上述問題之半導體元件的製作方法。
為了達到上述目的，依據本揭露之一實施方式，一種半導體元件的製作方法包含：形成插入材料於半導體結構的上方，其中半導體結構包含導體層以及被導體層環繞包覆的第一介電結構，插入材料具有鏤空部暴露導體層的頂面的第一部位，且插入材料覆蓋頂面的第二部位；由第一部位形成第一溝槽以暴露第一介電結構的一部分；形成第二介電結構覆蓋插入材料且填充第一溝槽；形成第三介電結構於第二介電結構的上方；以及執行蝕刻製程形成第二溝槽，其中第二溝槽貫穿第三介電結構、第二介電結構以及插入材料，並暴露導體層的第二部位。其中插入材料與第二介電結構於蝕刻製程中分別具有第一蝕刻速率以及第二蝕刻速率，且第一蝕刻速率大於第二蝕刻速率。
於本揭露的一或多個實施方式中，形成該第一溝槽的步驟包含利用該插入材料作為硬遮罩以蝕刻該半導體結構。
於本揭露的一或多個實施方式中，半導體元件的製作方法進一步包含對該第二介電結構遠離該半導體結構的一側進行平坦化製程。
於本揭露的一或多個實施方式中，導體層在蝕刻製程中具有第三蝕刻速率。第三蝕刻速率小於第一蝕刻速
率。
於本揭露的一或多個實施方式中，執行該蝕刻製程的步驟包含形成圖案化的一光阻層於該第三介電結構上方及利用圖案化的該光阻層進行該蝕刻製程。
依據本揭露之一實施方式，一種記憶體電容的製作方法包含：形成插入材料於半導體結構的上方，其中半導體結構包含導體層以及被導體層環繞包覆的兩第一介電結構，插入材料具有鏤空部暴露導體層的頂面的第一部位，且插入材料覆蓋頂面的第二部位；由第一部位形成兩第一溝槽以分別暴露兩第一介電結構的一部分；形成第二介電結構覆蓋插入材料且填充兩第一溝槽；形成第三介電結構於第二介電結構的上方；執行一乾蝕刻製程形成兩第二溝槽，其中兩第二溝槽分別貫穿第三介電結構、第二介電結構以及插入材料，並暴露導體層的第二部位，其中插入材料、第二介電結構以及導體層於乾蝕刻製程中分別具有第一蝕刻速率、第二蝕刻速率以及第三蝕刻速率，且第一蝕刻速率大於第二蝕刻速率以及第三蝕刻速率；以及分別形成兩導體柱於兩第二溝槽中。
於本揭露的一或多個實施方式中，插入材料的材質包含二氧化矽(SiO2)、矽(Si)以及氮化鈦(TiN)。
於本揭露的一或多個實施方式中，插入材料的材質包含二氧化矽，導體層的材質包含鎢(W)，且第二介電結構的材質包含氮化矽。執行乾蝕刻製程的步驟中包含利用第一氣體執行乾蝕刻製程，第一氣體包含氬氣(Ar)、氟仿
(CHF3)、二氟甲烷(CH2F2)、氟甲烷(CH3F)、四氟化碳(CF4)、八氟環丁烷(C4F8)、二氧化碳(CO2)、氧氣(O2)、氮氣(N2)或是上述氣體的組合。
於本揭露的一或多個實施方式中，插入材料的材質包含矽，導體層的材質包含鎢，且第二介電結構的材質包含氮化矽。執行乾蝕刻製程的步驟中包含利用第二氣體執行乾蝕刻製程，第二氣體包含氬氣(Ar)、溴化氫(HBr)、氟仿(CHF3)、氯氣(Cl2)、六氟化硫(SF6)、三氟化氮(NF3)、氧氣(O2)、氮氣(N2)或是上述氣體的組合。
於本揭露的一或多個實施方式中，插入材料的材質包含氮化鈦，導體層的材質包含鎢，且第二介電結構的材質包含氮化矽。執行乾蝕刻製程的步驟中，包含利用第三氣體執行乾蝕刻製程，第三氣體包含氬氣(Ar)、氟仿(CHF3)、三氯化硼(BCl3)、二氟甲烷(CH2F2)、氟甲烷(CH3F)、四氟化碳(CF4)、氯氣(Cl2)、氫氣(H2)、氮氣(N2)、三氟化氮(NF3)或是上述氣體的組合。
綜上所述，於本揭露的半導體元件的製作方法中，由於插入材料和第二介電結構在蝕刻製程的步驟中具有不同蝕刻速率，能精準的去除插入材料，完整的暴露導體層的第二部位且不會損傷導體層。
以上所述僅係用以闡述本揭露所欲解決的問題、解決問題的技術手段、及其產生的功效等等，本揭露之具體細節將在下文的實施方式及相關圖式中詳細介紹。
M1:半導體元件的製作方法
M2:記憶體電容的製作方法
S10,S20,S30,S40,S50,S60:步驟
S10’,S20’,S30’,S40’,S50’:步驟
P1:第一部位
P2:第二部位
100:半導體結構
110:導體層
120:第一介電結構
200:插入材料
210:鏤空部
310:第一溝槽
320:第二溝槽
400:第二介電結構
500:第三介電結構
600:導體柱
為讓本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：
第1圖為繪示根據本揭露之一實施方式之半導體元件的製作方法的流程圖。
第2圖至第6圖為繪示根據本揭露之一實施方式之半導體元件的製作方法及記憶體電容的製作方法的不同製作階段的示意圖。
第7圖為繪示根據本揭露之一實施方式之記憶體電容的製作方法的流程圖。
第8圖為繪示根據本揭露之一實施方式之記憶體電容的製作方法的一製作階段的示意圖。
以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，於本揭露部分實施方式中，這些實務上的細節是非必要的。除此之外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。在所有圖式中相同的標號將用於表示相同或相似的元件。
空間相對的詞彙(例如，「低於」、「下方」、「之下」、「上方」、「之上」等相關詞彙)於此用以簡單描述如圖所示之元件或特徵與另一元件或特徵的關係。在使
用或操作時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋裝置的不同轉向。再者，這些裝置可旋轉(旋轉90度或其他角度)，且在此使用之空間相對的描述語可作對應的解讀。另外，術語「由…製成」可以表示「包含」或「由…組成」。
請參考第1圖，其為根據本揭露之一實施方式繪示之半導體元件的製作方法M1的流程圖。如第1圖所示，半導體元件的製作方法M1包含步驟S10、步驟S20、步驟S30、步驟S40以及步驟S50。本文在詳細敘述第1圖的步驟S10、步驟S20、步驟S30、步驟S40以及步驟S50時請同時參考第2圖至第6圖。第2圖至第6圖為繪示根據本揭露之一實施方式之半導體元件的製作方法M1的不同製作階段的示意圖。
以下詳細敘述步驟S10、步驟S20、步驟S30、步驟S40以及步驟S50的操作。
首先，執行步驟S10：形成插入材料200於半導體結構100的上方。
請參考第2圖，在本實施方式中，插入材料200形成於半導體結構100的上方。半導體結構100包含導體層110以及第一介電結構120。更準確地說，插入材料200形成於導體層110的上方。導體層110的頂面具有第一部位P1以及第二部位P2。插入材料200具有暴露第一部位P1的鏤空部210，並覆蓋第二部位P2。換言之，第一部位P1定義為導體層110的頂面由鏤空部210暴露出
的部位，而第二部位P2定義為導體層110的頂面被插入材料200覆蓋的部位。
在一些實施方式中，插入材料200可以為矽(例如多晶矽)、二氧化矽、氮化鈦或是任何其他合適的材料。
在一些實施方式中，導體層110可以為任意合適的導體，例如鎢。
在一些實施方式中，第一介電結構120可以由不同材質的複數介電層堆疊而成。複數介電層的材質可以包含例如：氮化矽、二氧化矽或是任何其他合適的材料。
接著，執行步驟S20：由第一部位P1形成第一溝槽310以暴露第一介電結構120的一部分。
請同時參考第2圖及第3圖，在本實施方式中，通過蝕刻半導體結構100的第一部位P1形成第一溝槽310以暴露第一介電結構120的一部分。在步驟S20中，插入材料200和其所覆蓋的導體層110有蝕刻速率差，導體層110的蝕刻速率較插入材料200的蝕刻速率快。由於上述的蝕刻速率差，插入材料200可以作為硬遮罩，在形成第一溝槽310的製程中保護下方的導體層110。
在一些實施方式中，可以藉由濕蝕刻製程、乾蝕刻製程或是任何合適的方法形成第一溝槽310，以暴露第一介電結構120的一部分。
接著，執行步驟S30，形成第二介電結構400覆蓋插入材料200且填充第一溝槽310。
請參考第4圖，在本實施方式中，第二介電結構
400覆蓋於插入材料200的上方。第二介電結構400填充第一溝槽310，接觸第一介電結構120。
在一些實施方式中，第二介電結構400可以為任意合適的介電材質，例如氮化矽。
在一些實施方式中，執行步驟S30後會接著執行平坦化製程，例如：化學機械平坦化(CMP)製程。研磨第二介電結構400遠離導體層110一側的表面，使表面平坦便於後續加工。
接著，執行步驟S40，形成第三介電結構500於第二介電結構400的上方。
請參考第5圖，在本實施方式中，形成於第二介電結構400的上方的第三介電結構500是由複數介電層堆疊形成。複數介電層的材質可以為任意合適的介電材料例如：氮化矽、四乙氧基矽烷(Si(OC2H5)4)、硼磷矽玻璃(boro-phospho-silicate glass,BPSG)。優選的，第三介電結構500由交互堆疊的氮化矽和其他介電材料形成。交互堆疊的氮化矽配置以穩定第三介電結構500的物理結構。
接著，執行步驟S50，執行蝕刻製程形成第二溝槽320，其中第二溝槽320貫穿第三介電結構500、第二介電結構400以及插入材料200，並暴露導體層110的頂面原本被插入材料200覆蓋的第二部位P2。
請參考第6圖。在本實施方式中，插入材料200、第二介電結構400以及導體層110於蝕刻製程中分別具有
第一蝕刻速率、第二蝕刻速率以及第三蝕刻速率，且第一蝕刻速率大於第二蝕刻速率以及第三蝕刻速率。據此，由於第一蝕刻速率大於第二蝕刻速率，能完全移除插入材料200，避免蝕刻不完全導致暴露的第二部位P2的面積縮小。此外，由於第一蝕刻速率大於第三蝕刻速率，不易過度蝕刻導體層110造成不必要的損傷，或是蝕穿、蝕偏而導致後續製程的定位產生偏差。
在一些實施方式中，第三介電結構500包含與第二介電結構400相同的材質，例如第三介電結構500和第二介電結構400都包含氮化矽。在本實施方式中，使用了具有高蝕刻選擇比的蝕刻製程，致使蝕刻插入材料200的速度較蝕刻第三介電結構500和第二介電結構400的速度快。除了不易過度蝕刻第二介電結構400造成損耗之外，還能進一步減少蝕刻過程中包含相同材質的第三介電結構500的損耗。
在一些實施方式中，用以形成第二溝槽320的蝕刻製程可以包含在第三介電結構500上方利用微影製程形成圖案化的光阻層後，利用圖案化的光阻層執行蝕刻製程形成第二溝槽320。
在一些實施方式中，用以形成第二溝槽320的蝕刻製程可以為任意合適的蝕刻製程，例如乾蝕刻製程或是濕蝕刻製程。優選的，蝕刻製程為乾蝕刻製程。乾蝕刻製程雖然具有製程簡單且快速的優點，但也更易因為第二溝槽320逐漸加深，而產生電漿難以精準的蝕刻溝槽底部的
問題。本揭露的一實施方式中具有插入材料200的半導體元件能藉由蝕刻的速率差，使乾蝕刻製程形成的第二溝槽320能精準的貫穿插入材料200，有效克服乾蝕刻製程在溝槽底部蝕刻不精準及蝕刻不完全的問題。
在一些實施例中，本揭露的半導體元件的製作方法M1可以應用於製作記憶體的電容。請參考第7圖。於本揭露的一實施方式中，記憶體電容的製作方法M2包含步驟S10’、步驟S20’、步驟S30’、步驟S40’、步驟S50’以及步驟S60。需要說明的是，記憶體電容的製作方法M2為半導體元件的製作方法M1的一種具體應用方式，包含利用半導體元件的製作方法M1的一實施方式暴露導體層110表面的第二部位P2。第2圖至第6圖及第8圖為繪示根據本揭露之一實施方式之記憶體電容的製作方法M2的不同製作階段的示意圖。
以下詳細敘述記憶體電容的製作方法M2的操作。請同時參考第2圖至第6圖及第8圖。
在本揭露的一實施方式中，首先執行步驟S10’，形成插入材料200於半導體結構100的上方，半導體結構100包含導體層110以及第一介電結構120，導體層110的頂面具有第一部位P1以及第二部位P2，插入材料200覆蓋第二部位P2，並具有暴露第一部位P1的鏤空部210。接著，執行步驟S20’，由第一部位P1形成兩道第一溝槽310分別暴露第一介電結構120的一部分，將導體層110分割為複數個的區域。接著，執行步驟S30’，填充第二介
電結構400至兩道第一溝槽310中並覆蓋插入材料200。接著，執行步驟S40’，形成第三介電結構500於第二介電結構400上方。接著，執行步驟S50’，執行蝕刻製程以形成兩道第二溝槽320分別貫穿第三介電結構500、第二介電結構400及插入材料200，分別暴露導體層110頂面的第二部位P2。最後，執行步驟S60，形成兩導體柱600於兩第二溝槽320中，其中該兩導體柱600分別接觸且導通導體層110。在本實施方式中，由於步驟S50’中插入材料200和第二介電結構400具有蝕刻速率差，能完整的暴露第二部位P2，致使導體柱600能完整覆蓋並接觸第二部位P2，以提供更低的電阻。
在一些實施例中，形成第二溝槽320的步驟S50中包含利用第一氣體執行乾蝕刻製程，第一氣體包含氬氣、氟仿、二氟甲烷、氟甲烷、四氟化碳、八氟環丁烷、二氧化碳、氧氣、氮氣或是上述氣體的組合。通過調整第一氣體中組成氣體的比例，能變動氮化矽和二氧化矽的蝕刻速率。
在一些實施例中，插入材料200的材質包含二氧化矽，且第二介電結構400的材質包含氮化矽。通過調整第一氣體中組成氣體的比例，使包含二氧化矽的插入材料200的蝕刻速率大於包含氮化矽的第二介電結構400。據此，通過調整第一氣體的比例形成插入材料200和第二介電結構400之間的蝕刻速率差，能充分移除插入材料200且不損傷第二介電結構400，達到完整暴露第二部位P2
的功效。
在一些實施例中，導體層110的材質包含鎢，插入材料200的材質包含矽，且第二介電結構400的材質包含氮化矽。執行乾蝕刻製程的步驟S50中包含利用第二氣體執行乾蝕刻製程，第二氣體包含氬氣、溴化氫、氟仿、氯氣、六氟化硫、三氟化氮、氧氣、氮氣或是上述氣體的組合。在形成第二溝槽320的步驟S50中，利用第二氣體執行的乾蝕刻製程對包含矽(例如多晶矽)的插入材料200的蝕刻速率大於包含氮化矽的第二介電結構400。
在一些實施例中，導體層110的材質包含鎢，插入材料200的材質包含氮化鈦，且第二介電結構400的材質包含氮化矽。執行乾蝕刻製程的步驟S50中，包含利用第三氣體執行乾蝕刻製程，第三氣體包含氬氣、氟仿、三氯化硼、二氟甲烷、氟甲烷、四氟化碳、氯氣、氫氣、氮氣、三氟化氮或是上述氣體的組合。形成第二溝槽320的步驟S50中，利用第三氣體執行的乾蝕刻製程對包含氮化鈦的插入材料200的蝕刻速率大於包含氮化矽的第二介電結構400。
由以上對於本揭露之具體實施方式之詳述，可以明顯地看出，在本揭露之半導體元件的製作方法中，由於在執行乾蝕刻製程以形形第二溝槽的步驟中，插入材料的蝕刻速率大於第二介電結構的蝕刻速率也大於導體層的蝕刻速率，可以避免蝕刻不完全、蝕穿，達到完整暴露導體層頂面第二部位的功效。此外，在本揭露之記憶體電容的製
作方法中，由於導體柱可以接觸並完整覆蓋第二部位，可以達到減低電阻的功效。
上述內容概述若干實施方式之特徵，使得熟習此項技術者可更好地理解本案之態樣。熟習此項技術者應瞭解，在不脫離本案的精神和範圍的情況下，可輕易使用上述內容作為設計或修改為其他變化的基礎，以便實施本文所介紹之實施方式的相同目的及/或實現相同優勢。上述內容應當被理解為本揭露的舉例，其保護範圍應以申請專利範圍為準。
M1:半導體元件的製作方法
S10,S20,S30,S40,S50:步驟
Claims (10)
- 一種半導體元件的製作方法，包含：形成一插入材料於一半導體結構的上方，其中該半導體結構包含一導體層以及被該導體層環繞包覆的一第一介電結構，該插入材料具有一鏤空部暴露該導體層的一頂面的一第一部位，且該插入材料覆蓋該頂面的一第二部位；由該第一部位形成一第一溝槽以暴露該第一介電結構的一部分；形成一第二介電結構覆蓋該插入材料且填充該第一溝槽；形成一第三介電結構於該第二介電結構的上方；以及執行一蝕刻製程形成一第二溝槽，其中該第二溝槽貫穿該第三介電結構、該第二介電結構以及該插入材料，並暴露該導體層的該第二部位，其中該插入材料與該第二介電結構於該蝕刻製程中分別具有一第一蝕刻速率以及一第二蝕刻速率，且該第一蝕刻速率大於該第二蝕刻速率。
- 如請求項1所述之半導體元件的製作方法，其中形成該第一溝槽的步驟包含利用該插入材料作為硬遮罩以蝕刻該半導體結構。
- 如請求項1所述之半導體元件的製作方法，進一步包含對該第二介電結構遠離該半導體結構的一側進行一平坦化製程。
- 如請求項1所述之半導體元件的製作方法，其中該導體層在該蝕刻製程中具有一第三蝕刻速率，且該第三蝕刻速率小於該第一蝕刻速率。
- 如請求項1所述之半導體元件的製作方法，其中該執行該蝕刻製程的步驟包含：形成圖案化的一光阻層於該第三介電結構上方；以及利用圖案化的該光阻層進行該蝕刻製程。
- 一種半導體元件的製作方法，包含：形成一插入材料於一半導體結構的上方，其中該半導體結構包含一導體層以及被該導體層環繞包覆的兩第一介電結構，該插入材料具有一鏤空部暴露該導體層的一頂面的一第一部位，且該插入材料覆蓋該頂面的一第二部位；由該第一部位形成兩第一溝槽以分別暴露該兩第一介電結構的一部分；形成一第二介電結構覆蓋該插入材料且填充該兩第一溝槽；形成一第三介電結構於該第二介電結構的上方；執行一乾蝕刻製程形成兩第二溝槽，其中該兩第二溝槽分別貫穿該第三介電結構、該第二介電結構以及該插入材料，並暴露該導體層的該第二部位，其中該插入材料、該第二介電結構以及該導體層於該乾蝕刻製程中分別具有一 第一蝕刻速率、一第二蝕刻速率以及一第三蝕刻速率，且該第一蝕刻速率大於該第二蝕刻速率以及該第三蝕刻速率；以及分別形成兩導體柱於該兩第二溝槽中。
- 如請求項6所述之半導體元件的製作方法，其中該插入材料的材質包含二氧化矽、矽以及氮化鈦中的一者。
- 如請求項6所述之半導體元件的製作方法，其中執行該乾蝕刻製程的步驟中，該插入材料的材質包含二氧化矽，該導體層的材質包含鎢，且該第二介電結構的材質包含氮化矽，包含利用一第一氣體執行該乾蝕刻製程，該第一氣體包含氬氣、氟仿、二氟甲烷、氟甲烷、四氟化碳、八氟環丁烷、二氧化碳、氧氣以及氮氣中的至少兩者。
- 如請求項6所述之半導體元件的製作方法，其中執行該乾蝕刻製程的步驟中，該插入材料的材質包含矽，該導體層的材質包含鎢，且該第二介電結構的材質包含氮化矽，包含利用一第二氣體執行該乾蝕刻製程，該第二氣體包含氬氣、溴化氫、氟仿、氯氣、六氟化硫、三氟化氮、氧氣以及氮氣中的至少一者。
- 如請求項6所述之半導體元件的製作方法， 其中執行該乾蝕刻製程的步驟中，該插入材料的材質包含氮化鈦，該導體層的材質包含鎢，且該第二介電結構的材質包含氮化矽，包含利用一第三氣體執行該乾蝕刻製程，該第三氣體包含氬氣、氟仿、三氯化硼、二氟甲烷、氟甲烷、四氟化碳、氯氣、氫氣、氮氣以及三氟化氮中的至少一者。
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Citations (4)
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| US20020192902A1 (en) * | 1995-11-20 | 2002-12-19 | Shinichiro Kimura | Semiconductor memory device and manufacturing method thereof |
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-
2023
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