TW202135297A - 包含電容器結構之微電子裝置及形成微電子裝置之方法 - Google Patents

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Abstract

本發明揭示一種半導體結構，其包含：一電容器結構，其包括包含平行於一第一水平方向之相對場邊緣之一作用區域；及一閘極區域，其包括平行於橫向於該第一水平方向之一第二水平方向之相對閘極邊緣。該半導體結構亦包括：一第一介電材料，其鄰近該等相對場邊緣或該等相對閘極邊緣之至少一者；及一第二介電材料，其鄰近該作用區域且鄰接該第一介電材料之若干部分。該第二介電材料在一垂直方向上之一高度可小於該第一介電材料之高度。亦揭示若干半導體裝置及相關方法。

Description

包含電容器結構之微電子裝置及形成微電子裝置之方法
本發明之實施例係關於半導體裝置設計及製造之領域。更明確言之，本發明之實施例係關於包含電容器結構之半導體結構，且係關於相關半導體裝置及方法。
半導體裝置設計者通常期望藉由減小個別特徵之尺寸及藉由減小鄰近特徵之間的距離來增加一半導體裝置內之特徵之整合位準(其亦可特性化為密度)。另外，半導體裝置設計者通常期望設計不僅緊湊而且提供效能優點以及簡化設計之架構。半導體行業之一持續目標係增加記憶體裝置，諸如非揮發性記憶體裝置(例如，NAND快閃記憶體裝置)之記憶體密度(例如，每記憶體晶粒之記憶體胞元之數目)。增加非揮發性記憶體裝置中之記憶體密度之一方式係實施垂直記憶體陣列(亦被稱為一「三維(3D)記憶體陣列」)架構。在此等記憶體裝置中，電容器係用於各種類型之周邊電路(諸如充電泵電路、感測放大器及類似者)中。此等電容器係藉由與用於形成其他電路中所使用之電晶體之程序相同之程序形成為一半導體基板上方之金屬氧化物半導體(MOS)電容器或阱電容器。
隨著電子系統之效能及複雜性增加，對一系統中之額外記憶體及記憶體密度之要求亦增加。隨著介電材料之一厚度進一步按比例縮小以促進增加之裝置密度，降低之可靠性變得愈來愈成問題。特定言之，減小「高應力」電路中所使用之介電材料之厚度可導致介電崩潰。介電材料愈薄，其對於一給定表面區域可維持之應力愈低。在一NAND裝置中，需要許多不同種類之充電泵電路來提供不同內部產生之電壓位準。此等充電泵電路通常配備有包含所謂的「低電壓」或「超低電壓」介電材料之若干不同大小之充電泵電路電容器。當充電泵電路之數目增加且充電泵電路中所使用之充電泵電路電容器之大小減小時，電容器介電質之可靠性成為問題，尤其是對於在相對較高電壓位準下操作之彼等電容器。
揭示一種包括一電容器結構及一閘極區域之半導體裝置。該電容器結構包括包含平行於一第一水平方向之相對場邊緣之一作用區域。該閘極區域包括平行於橫向於該第一水平方向之一第二水平方向之相對閘極邊緣。該半導體裝置亦包括：一第一介電材料，其鄰近該等相對場邊緣或該等相對閘極邊緣之至少一者；及一第二介電材料，其鄰近該作用區域且鄰接該第一介電材料之若干部分。該第一介電材料及該第二介電材料之各者具有在橫向於該第一水平方向及該第二水平方向之一垂直方向上之一高度。該第二介電材料在一垂直方向上之該高度小於該第一介電材料之該高度。
亦揭示一種形成一半導體裝置之方法。該方法包括：形成鄰近一電容器結構之一作用區域之一周邊區域之一第一介電材料，該作用區域包括平行於一第一水平方向之相對場邊緣；及自該作用區域之一中心區域移除該第一介電材料之一部分。該方法亦包括形成鄰近該作用區域之該中心區域且鄰接該第一介電材料之若干部分之一第二介電材料。該第一介電材料及該第二介電材料之各者具有在橫向於該第一水平方向之一垂直方向上之一高度。該第二介電材料之該高度小於該第一介電材料之該高度。另外，該方法包括形成上覆於該第一介電材料及該第二介電材料之至少一者之一閘極區域。該閘極區域包括平行於橫向於該第一水平方向及該垂直方向之一第二水平方向之相對閘極邊緣。
優先 權主張 本申請案主張於2018年12月11日針對「SEMICONDUCTOR STRUCTURES, SEMICONDUCTOR DEVICES, AND RELATED METHODS」申請之美國專利申請案第16/215,929號之申請日期之權利。
如下文進一步詳細論述，在一些實施例中，本發明包含用於半導體裝置(諸如NAND裝置)之電容器結構。該等電容器結構相較於習知電容器結構可具有展現增加之電阻之介電材料(例如，氧化物材料)之最佳化(例如，增加)之區域且可包含具有不同厚度之介電材料之一或多個區域。此等電容器結構可經定製以耐受(例如)一NAND記憶體裝置之周邊電路及充電泵電路中所利用之經增加電壓。電容器結構之各者可包含上覆於一作用區域之一周邊區域之一第一介電材料(例如，一低電壓或「LV」介電材料)及上覆於電容器結構之作用區域之一中心區域之一第二介電材料(例如，一超低電壓或「SLV」介電材料)。該第二介電材料可具有小於該第一介電材料之厚度之一厚度，使得第二介電材料之一電阻相對低於第一介電材料之電阻。介電材料之不同厚度可回應於其之一介電常數及電容器結構必須耐受之一所要施加電壓而選擇。另外，一閘極之相對閘極邊緣及/或作用區域之相對場邊緣可與下伏介電材料自對準。此一電容器結構可用於(例如)一NAND記憶體裝置之一充電泵電路或其他周邊電路中，此將在下文進一步詳細論述。在其他實施例中，本發明包含包括電容器結構之一半導體裝置及形成此等半導體裝置之方法。
以下描述提供特定細節(諸如材料類型、材料厚度及程序條件)以便提供本文中所描述之實施例之一透徹描述。然而，一般技術人員將理解，可在不採用此等特定細節之情況下實踐本文中所揭示之實施例。實際上，可結合半導體行業中所採用之習知製造技術實踐實施例。另外，本文中所提供之描述並未形成一半導體裝置之一完整描述或用於製造該半導體裝置之一完整程序流程且下文所描述之結構並未形成一完整半導體裝置。下文僅詳細描述理解本文中所描述之實施例所需之該等程序動作及結構。形成一完整半導體裝置之額外動作可藉由習知技術來執行。
本文中所描述之材料可藉由習知技術形成，包含(但不限於)：自旋塗佈、毯覆式塗佈、化學汽相沈積(CVD)、原子層沈積(ALD)、電漿增強型ALD或物理汽相沈積(PVD)。替代地，材料可原地生長。取決於待形成之特定材料，可由一般技術人員來選擇用於沈積或生長材料之技術。除非上下文另有指示，否則可藉由任何合適技術來完成材料移除，包含(但不限於)：蝕刻、研磨平坦化(例如，化學機械平坦化)或其他已知方法。
本文中呈現之圖式僅供闡釋性目的，且並非意指任何特定材料、組件、結構、裝置或系統之實際視圖。預期由於(例如)製造技術及/或容限所致之圖式中所描繪之形狀之變動。因此，本文中所描述之實施例不應被解釋為限於如所繪示之特定形狀或區域，而是應包含由(例如)製造所引起之形狀偏差。例如，繪示或描述為框形之一區域可具有粗糙及/或非線性特徵，且繪示或描述為圓形之一區域可包含一些粗糙及/或線性特徵。此外，所繪示之銳角可為圓形且反之亦然。因此，圖中所繪示之區域本質上係示意性的且其形狀並非旨在繪示一區域之精確形狀且並不限制本發明申請專利範圍之範疇。圖式並不一定按比例繪製。此外，圖中共有之元件可保持相同數字標識。
如本文中所使用，除非上下文另有清楚指示，否則單數形式「一」或「一個」及「該」旨在亦包含複數形式。
如本文中所使用，關於一特定參數之一數值之「大約」或「近似」包含該數值及一般技術人員將理解之在該特定參數之可接受容限內之與該數值之一差異度。例如，關於一數值之「大約」或「近似」可包含在該數值之90.0%至110.0%之一範圍內(諸如在數值之95.0%至105.0%之一範圍內、在數值之97.5%至102.5%之一範圍內、在數值之99.0%至101.0%之一範圍內、在數值之99.5%至100.5%之一範圍內或在數值之99.9%至100.1%之一範圍內)之額外數值。
如本文中所使用，空間關係術語(諸如「在…下面」、「在…下方」、「下」、「底部」、「上方」、「上」、「頂部」、「前」、「後」、「左」、「右」及類似者)可為易於描述而用於描述如圖中所繪示之一元件或特徵與另一(些)元件或特徵之關係。除非另有指定，否則該等空間關係術語旨在涵蓋除如圖中所描繪之定向之外之不同材料定向。例如，若將圖中之材料反轉，則描述為在其他元件或特徵「下方」或「下面」或「之下」或「底部上」之元件將接著定向於其他元件或特徵之「上方」或「頂部上」。因此，取決於使用術語之背景內容，術語「下方」可涵蓋上方及下方兩種定向，此對於一般技術人員而言係顯而易見的。材料可以其他方式定向(例如，旋轉90度、反轉、翻轉)且相應地解釋本文中所使用之空間關係描述符。
如本文中所使用，術語「經組態」係指至少一結構及至少一設備之一或多者以一預定方式促進該結構及該設備之一或多者之操作之一大小、形狀、材料組合物及配置。
如本文中所使用，術語「間距」係指兩個鄰近(即，相鄰)特徵中之相同點之間的距離。
如本文中所使用，術語「選擇性可蝕刻」意謂及包含相對於曝露至相同蝕刻化學物質之另一材料，回應於曝露至一給定蝕刻化學物質展現一較大蝕刻率之一材料。例如，該材料可展現另一材料之蝕刻率至少約五倍的一蝕刻率，諸如另一材料之蝕刻率約十倍、約二十倍或約四十倍的一蝕刻率。可由一般技術人員選擇用於選擇性蝕刻一所要材料之蝕刻化學物質及蝕刻條件。
如本文中所使用，術語「半導體裝置」包含(但不限於)一記憶體裝置，以及可或可不併入有記憶體之其他半導體裝置，諸如一邏輯裝置、一處理器裝置或一射頻(RF)裝置。此外，除了其他功能外，一半導體裝置亦可併入有記憶體，舉例而言，諸如包括一處理器及記憶體之一所謂的「系統單晶片」(SoC)，或包括邏輯及記憶體之一半導體裝置。
如本文中所使用，關於一給定參數、性質或條件之術語「實質上」意謂及包含達到一般技術人員將理解該給定參數、性質或條件符合一差異度(諸如在可接受製造容限內)之一程度。藉由實例，取決於實質上滿足之特定參數、性質或條件，該參數、性質或條件可滿足至少90.0%、滿足至少95.0%、滿足至少99.0%或甚至滿足至少99.9%。
如本文中所使用，術語「基板」意謂及包含其上形成額外材料之一基底材料或構造。該基板可為一半導體基板、一支撐結構上之一基底半導體層、一金屬電極或其上形成有一或多個材料、層、結構或區域之一半導體基板。該半導體基板上之材料可包含(但不限於)：半導體材料、絕緣材料、導電材料等。該基板可為一習知矽基板或包括一半導電材料層之其他塊體基板。如本文中所使用，術語「塊體基板」不僅意謂及包含矽晶圓，而且意謂及包含絕緣體上矽(「SOI」)基板(諸如藍寶石上矽(「SOS」)基板及玻璃上矽(「SOG」)基板)、一基底半導體基座上之矽之磊晶層及其他半導體或光電子材料(諸如矽鍺、鍺、砷化鎵、氮化鎵及磷化銦)。基板可經摻雜或未摻雜。
如本文中所使用，術語「垂直」、「縱向」、「水平」及「橫向」係關於一結構之一主平面且並不一定藉由地球引力場予以定義。一「水平」或「橫向」方向係實質上平行於該結構之主平面之一方向，而一「垂直」或「縱向」方向係實質上垂直於該結構之主平面之一方向。結構之主平面係藉由結構之相較於結構之其他表面具有一相對較大面積之一表面予以界定。
圖1A及圖1B中展示包含一或多個(例如，兩個)電容器結構102之一半導體結構100。電容器結構102可經形成鄰近一基底材料104 (例如，一基板) (例如，在基底材料104上或上方)。基底材料104可為一半導體基板、一支撐結構上之一基底半導體層、一金屬電極或其上形成有一或多個層、結構或區域之一半導體基板。基底材料104可包含(例如)絕緣體上矽(SOI)型基板、藍寶石上矽(SOS)型基板或藉由一基底材料層支撐之矽之磊晶層。另外，基底材料104可包含支撐及/或隔離一或多個導電材料與絕緣材料以用於將信號路由至導電材料及/或自導電材料路由信號之多個部分。例如，基底材料104可包含其中提供電路(例如，控制單元)及/或互連件以用於路由信號之一或多個導電材料。此外，基底材料104可未摻雜，或可包含一p型摻雜物或一n型摻雜物。例如，基底材料104之一部分可包含包括一p型導電性材料之一p摻雜區域106及定位於p摻雜區域106內之包含一n型導電性材料之一n阱區域108。替代地，基底材料104可包含定位於具有一n型導電性材料之一區域內之一p阱區域。電容器結構102可經定位使得其之部分上覆於基底材料104之n阱區域108之至少一部分。雖然為清楚起見展示兩個電容器結構102，但任何數目個電容器結構102可以一重複圖案(例如，一陣列)形成。個別電容器結構102可包含包括一中心區域110a、一周邊區域110b及邊緣110c之一作用區域110。作用區域110可藉由在頂部及底部上之平行於一第一水平方向X之邊緣110c及藉由在相對側上之平行於橫向(例如，垂直)於該第一水平方向X之一第二水平方向Y之邊緣110c所界定，如圖1B之俯視圖中所展示。雖然電容器結構102之作用區域110經展示為具有一實質上矩形截面形狀，但作用區域110可具有任何合適橫向截面形狀，舉例而言，諸如一圓形截面形狀、一正方形截面形狀、一橢圓形截面形狀或一三角形截面形狀。鄰近電容器結構102可藉由一中間區域112 (例如，一間隙)間隔開，如圖1B中所展示。
一或多個介電材料經形成上覆於及/或接近於作用區域110。例如，一第一介電材料114及一第二介電材料116可經形成彼此鄰近，其中其部分上覆於作用區域110之至少一部分。第一介電材料114及第二介電材料116可包含(但不限於)氧化物或氮化物。可藉由習知技術形成及圖案化介電材料以形成第一介電材料114及第二介電材料116。此外，第一介電材料114及第二介電材料116之至少若干部分係定位於基底材料104之n阱區域108上方，如圖1A之簡化部分截面視圖中所展示。在一些實施例中，第一介電材料114經形成上覆於作用區域110之周邊區域110b且第二介電材料116經形成上覆於個別電容器結構102之作用區域110之中心區域110a。例如，第二介電材料116可形成於接近於中心區域110a (例如，在中心區域110a正上方)之開口120中，而未形成於周邊區域110b中之經阻斷區域122中，而第一介電材料114可經形成接近於作用區域110之周邊區域110b (例如，在周邊區域110b正上方)，如下文更詳細描述。開口120係藉由習知技術形成於基底材料104之最終將形成第二介電材料116之位置處。如截面視圖及俯視圖之各者中所展示，第一介電材料114可經定位以沿著一或多個介面124鄰接(例如，直接實體接觸)第二介電材料116。雖然介面124在截面視圖中展示為實質上筆直、垂直的線，但介面124亦可經組態以包含傾斜、底切或以其他方式改變之部分。
第一介電材料114可經形成鄰近於作用區域110之一上表面且與該上表面接觸(例如，直接實體接觸)。第一介電材料114可藉由一習知沈積程序形成，諸如藉由化學汽相沈積(CVD)或原子層沈積(ALD)。替代地，第一介電材料114可藉由毯覆式塗佈形成或可生長於作用區域110之表面上。在一些實施例中，第一介電材料114可經形成上覆於周邊區域110b，而未經形成上覆於作用區域110之中心區域110a。例如，第一介電材料114之一內橫向表面可沿著介面124抵靠第二介電材料116之一外橫向表面，該介面124沿著中心區域110a與周邊區域110b之間的一邊界延伸且界定該邊界。在一些實施例中，第一介電材料114之外表面可與作用區域110之至少一些(例如，所有)邊緣110c垂直對準。在其他實施例中，第一介電材料114之外表面可覆蓋邊緣110c且在邊緣110c上方(例如，較遠離邊緣110c)延伸。在此等實施例中，第一介電材料114之若干部分可上覆於中間區域112之至少一部分。在又其他實施例中，第一介電材料114之外表面可能未完全覆蓋周邊區域110b使得第一介電材料114之至少一些外表面定位於邊緣110c內部而非上覆於中間區域112之任何部分。
在圖1A及圖1B中所展示之實施例中，第一介電材料114之放置可特性化為介電材料之一所謂的「窄脊」。例如，第一介電材料114之該窄脊可包含相對大於在第一水平方向X及第二水平方向Y之一或多者上之一寬度之在垂直方向Z上之一厚度(例如，高度)，使得第一介電材料114之相對較厚介電材料經定位以包圍(例如，完全包圍)第二介電材料116之相對較薄介電材料之中心區域110a。換言之，第一介電材料114可形成於作用區域110之邊緣110c之各者上(例如，作用區域110之所有四側上)，如圖1B中最清楚展示。替代地，第一介電材料114可形成於作用區域110之僅一些邊緣110c (例如，作用區域110之一側、兩側或三側或其部分)上。例如，第一介電材料114可僅沿著兩個相對側形成，如下文更詳細描述。在此等實施例中，第二介電材料116可經形成鄰近任何剩餘邊緣110c。一般技術人員將瞭解，第一介電材料114可經選擇性地定位以達成所要電阻要求同時最小化電容之減小。
選擇第一介電材料114用作一所謂的「低電壓」介電材料。例如，第一介電材料114可為氧化矽(SiOx )材料。作為一非限制性實例，第一介電材料114可包含二氧化矽(SiO2 )、五氧化二鉭(Ta2 O5 )、氮化矽(Si3 N4 )、氧化鉿(HfO2 )、氧化鋁(Al2 O3 )。在一些實施例中，第一介電材料114係二氧化矽(SiO2 )。
第一介電材料114之尺寸(例如，厚度)可根據其之一介電常數及完全形成之半導體結構100之一所施加電壓來判定。第一介電材料114具有在橫向(例如，垂直)於第一水平方向X及第二水平方向Y之一垂直方向Z上之一高度，如圖1A中所展示。第一介電材料114之尺寸可足以操作為低電壓介電材料。第一介電材料114之尺寸可藉由電容器結構102之電阻要求判定且此等尺寸可藉由調整(例如，增加、減小)第一介電材料114所形成之一厚度(例如，高度)而擴縮。僅藉由實例，第一介電材料114可以約50 Å至約70 Å (諸如約54 Å或約64 Å)之一厚度(例如，高度)形成。第一介電材料114之一長度及寬度亦可藉由電容器結構之電阻要求判定。
第二介電材料116可經形成鄰近於作用區域110之一上表面且與該上表面接觸(例如，直接實體接觸)。第二介電材料116可藉由一習知沈積程序形成，諸如藉由化學汽相沈積(CVD)或原子層沈積(ALD)。替代地，第二介電材料116亦可藉由毯覆式塗佈形成或可生長於作用區域110之表面上。在一些實施例中，第二介電材料116可經形成上覆於中心區域110a，而未經形成上覆於周邊區域110b且未接觸作用區域110之邊緣110c。例如，第二介電材料116之一外表面可沿著介面124抵靠第一介電材料114之一內表面，在一些實施例中，介面124與介於中心區域110a與周邊區域110b之間的介面重合。
選擇第二介電材料116用作一所謂的「超低電壓」介電材料。例如，第二介電材料116可為與第一介電材料114相同之材料或不同之一材料。例如，第二介電材料116可為氧化矽(SiOx )材料。作為一非限制性實例，第二介電材料116可包含二氧化矽(SiO2 )、五氧化二鉭(Ta2 O5 )、氮化矽(Si3 N4 )、氧化鉿(HfO2 )、氧化鋁(Al2 O3 )。在一些實施例中，第二介電材料116係二氧化矽(SiO2 )。
第二介電材料116之尺寸(例如，厚度)可根據其之一介電常數及完全形成之半導體結構100之一所施加電壓來判定。第二介電材料116亦具有在橫向於第一水平方向X及第二水平方向Y之垂直方向Z上之一高度。第二介電材料116之一厚度(例如，高度)可不同於第一介電材料114之一厚度。例如，第二介電材料116可以小於第一介電材料114之一相對厚度形成。在一些實施例中，第二介電材料116之厚度可為第一介電材料114之厚度之約一半。若使用相同材料，則第一介電材料114及第二介電材料116可(例如，僅)藉由厚度而彼此不同，其中其間的一邊界係藉由介面124界定。第二介電材料116之尺寸可足以操作為超低電壓介電材料。第二介電材料116之尺寸可藉由電容器結構102之電阻要求判定且此等尺寸可藉由調整(例如，增加、減小)第二介電材料116所形成之一厚度(例如，高度)而擴縮。僅藉由實例，第二介電材料116可以約20 Å至約45Å (諸如約27 Å (例如，1.2 V氧化物)或約34 Å)之一厚度(例如，高度)形成。因此，第二介電材料116之一臨限電壓量值可低於第一介電材料114之一臨限電壓量值。第二介電材料116之一區域亦可藉由電容器結構之電阻要求判定。
視需要，一或多個額外介電材料(未展示)可形成(例如，毯覆式塗佈、沈積或生長)於包含半導體結構100之一電路內。可選擇此等額外介電材料用作所謂的「高電壓」介電材料。在一些實施例中，額外介電材料可為與第一介電材料114及第二介電材料116相同之材料或不同之一材料(例如，氧化物或氮化物)。額外介電材料之位置及尺寸(例如，厚度)可根據其之一介電常數及完全形成之半導體結構100之一所施加電壓來判定。例如，額外介電材料可以大於第一介電材料114及第二介電材料116之各者之一相對厚度形成。在其中形成額外介電材料之實施例中，除了第一介電材料114及第二介電材料116之外，電容器結構102亦可藉由一所謂的「三氧化物」程序形成。在其中僅形成第一介電材料114及第二介電材料116之其他實施例中，電容器結構102可藉由一所謂的「雙氧化物」程序形成。替代地，半導體結構100可使用利用任何合適數目個介電材料之一程序形成。
第一介電材料114可形成(例如，生長)於半導體結構100之經指定區域中。此後，可在經指定以含有第二介電材料116之位置(舉例而言，諸如作用區域110之中心區域110a)中移除(例如，蝕除)第一介電材料114之若干部分。此後，第二介電材料116可形成(例如，生長)於經指定區域中。替代地，第一介電材料114及/或第二介電材料116可使用一遮罩材料(未展示)形成及圖案化在作用區域110上。例如，一遮罩材料(例如，光阻)可在形成第一介電材料114之前形成(例如，沈積)於作用區域110之周邊區域110b上方且隨後在第一介電材料114之移除程序之後且在形成第二介電材料116之前加以移除。在一些實施例中，遮罩材料可定位於周邊區域110b內且可與作用區域110之邊緣110c向內間隔約200 nm至約500 nm。藉由非限制性實例，遮罩材料可自作用區域110之邊緣110c向內間隔約325 nm。在一些實施例中，第一介電材料114及第二介電材料116可如上文所描述般形成。替代地，第二介電材料116可在形成第一介電材料114之前形成。在此等實施例中，第二介電材料116及第一介電材料114之各者可形成(例如，生長)於各自經指定位置中。在其他實施例中，第二介電材料116可經形成鄰近所有(例如，兩個)經指定區域，其中第一介電材料114鄰近於第二介電材料116形成在指定區域中且與第二介電材料116接觸，使得在其最終狀態中之材料之經組合厚度係類似於在先前實施例中所達成之厚度。在又其他實施例中，第一介電材料114及第二介電材料116可實質上同時形成。在此等實施例中，第一介電材料114及第二介電材料116之各者之一初始厚度可實質上相同且此後，可藉由習知技術(例如，濕式或乾式蝕刻)移除第二介電材料116之若干部分以達成其最終狀態中之不同厚度。
因此，上覆於及/或接近於作用區域110之第一介電材料114及第二介電材料116之變化(例如，不同)厚度之組合提供介電材料之一最佳化厚度使得減少(例如，最小化)沿著邊緣110c之洩漏且改良半導體結構100之可靠性。圖1A及圖1B係在形成第一介電材料114及第二介電材料116之後之半導體結構100之簡化部分截面視圖及俯視圖。如下文所描述，半導體結構100之所得輪廓容許隨後形成於介電材料之經組合輪廓(例如，拓撲)上之閘極材料(參見圖1C及圖1D)之適當放置。
如圖1C及圖1D中所展示，一半導體材料128經形成鄰近於半導體結構100之電容器結構102之第一介電材料114及第二介電材料116且與第一介電材料114及第二介電材料116接觸(例如，直接實體接觸)。半導體材料128可包含(但不限於)多晶矽。一導電材料140(諸如一含金屬材料(例如，含鎢材料)或其他習知材料)經形成鄰近於半導體材料128且與半導體材料128接觸，從而形成一閘極區域130。閘極區域130亦可包含一閘電極134。如圖1C之截面視圖中所展示，隔離區域136係形成於基底材料104中。例如，隔離區域136可為所謂的「淺溝槽隔離」(STI)結構。在一些實施例中，隔離區域136可在形成半導體材料128之後且在形成導電材料140之前形成。隔離區域136係橫向定位於鄰近電容器結構102之間(例如)接近於(例如，直接鄰近)鄰近電容器結構102之第一介電材料114及在鄰近電容器結構102之間延伸之中間區域112之若干下伏部分。在一些實施例中，隔離區域136可完全代替第一介電材料114之若干部分。隔離區域136可用於使個別電容器結構102之區域與鄰近電容器結構102之區域及/或與其他裝置(例如，電晶體)電隔離。此外，接觸件144可定位成接近於作用區域110及/或閘極區域130及/或延伸通過作用區域110及/或閘極區域130。接觸件144係藉由習知技術形成。在一些實施例中，源極/汲極區域(未展示)可形成於接近於閘極區域130外部之各自電容器結構102之區域中基底材料104之一部分中。在其中基底材料104在p摻雜區域106內包含n阱區域108之實施例中，源極/汲極區域之一或兩者可包含在濃度上相對高於n阱區域108之濃度之一n型導電性材料(例如，n+摻雜)之一濃度以在接觸件144與基底材料104之間產生一低電阻連接。在一些實施例中，一區域138可在至少一些隔離區域136之一下表面下方延伸。區域138可為形成介電材料期間之處理技術(例如，乾式蝕刻)之一產物，如圖1A及圖1B之實施例中所展示。例如，區域138可包括在隔離區域136之開口(例如，溝槽)之下表面中之一凹槽，該凹槽可至少部分歸因於上覆層(例如，第一介電材料114及第二介電材料116)之在形成隔離區域136期間已向下平移至至少一些開口之下表面之拓撲。換言之，區域138可由於第二介電材料116相對於鄰近中間區域112之第一介電材料114之若干鄰近部分略微凹入而相對於隔離區域136之下表面之若干鄰近部分略微凹入，如圖1A及圖1B中所展示。
半導體材料128可包含一半導體材料，諸如矽鍺、鍺及多結晶矽(亦被稱為「多晶矽」)之一或多者。導電材料140可包含(但不限於)含鎢材料、含鈦材料或其之一組合。導電材料140可(例如)包含：矽化金屬材料，諸如矽化鎢(WSix )材料；或一金屬材料，諸如鎢、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳、其之組合；或其之合金。在一些實施例中，導電材料140係鎢。在其他實施例中，導電材料140係WSix 。
因此，閘極區域130包含半導體材料128及鄰近(例如，上覆於)半導體材料128之導電材料140。導電材料140在隔離區域136上方延伸以連接陣列之鄰近電容器結構102之一列作用區域110 (例如，在第二水平方向Y上)。閘極區域130係藉由在其相對側上之平行於橫向(例如，垂直)於在作用區域110之頂部及底部上之平行於第一水平方向X之邊緣110c之第二水平方向Y之閘極邊緣132界定，如圖1D之俯視圖中所展示。另外，場邊緣142可在第一水平方向X上延伸。在一些實施例中，場邊緣142可實質上平行於在作用區域110之頂部及底部上之邊緣110c。特定言之，場邊緣142可實質上與作用區域110之頂部及底部上之邊緣110c對準(例如，重合)。在一些實施例中，半導體材料128可覆蓋(例如，實質上完全覆蓋)第一介電材料114及第二介電材料116之各者且導電材料140可覆蓋半導體材料128以及隔離區域136之至少一部分(例如，實質上部分)。閘極區域130可經形成使得半導體材料128及/或導電材料140與場邊緣142重疊而非與作用區域110之相對側上之邊緣110c重疊。換言之，周邊區域110b之至少一部分可在沿著第二水平方向Y延伸之閘極邊緣132外部(例如，超出閘極邊緣132曝露)。例如，半導體材料128可在作用區域110之頂部及底部上之邊緣110c處與作用區域110重疊(例如，延伸超出作用區域110)且可在閘極邊緣132處從作用區域110下面伸出(例如，在作用區域110之前終止)。為清楚起見已在圖1D之俯視圖中省略特定材料及結構(例如，導電材料140、隔離區域136)。
因此，個別電容器結構102之一電容區域可由兩個相對側上之平行於第一水平方向X之邊緣110c (例如，場邊緣142)及由剩餘兩個相對側上之平行於第二水平方向Y之閘極邊緣132定界。如俯視圖中所展示，場邊緣142及閘極邊緣132之各者可定位於n阱區域108之邊界內。另外，接觸件144可定位於場邊緣142及閘極邊緣132之各者外部且可定位於作用區域110之邊緣110c內或定位成鄰近於作用區域110之邊緣110c。例如，接觸件144可定位於作用區域110之頂部及底部上之邊緣110c以及平行於第一水平方向X之場邊緣142外部，而額外接觸件144可定位於作用區域110之相對側表面上之平行於第二水平方向Y之邊緣110c內。在一些實施例中，場邊緣142及/或閘極邊緣132可與介於第一介電材料114與第二介電材料116之間的介面124自對準使得第一介電材料114及閘極區域130具有實質上相等寬度。如上文所描述，第一介電材料114可形成於作用區域110之邊緣110c之各者(例如，作用區域110之所有四側)上或可形成於作用區域110之僅一些邊緣110c (例如，作用區域110之一側、兩個相對或鄰近側、三側或其部分)上。雖然第一介電材料114係繪示為在所有側上圍繞第二介電材料116延伸，但第一介電材料114亦可(例如)僅沿著閘極邊緣132之相對側或僅沿著場邊緣142之相對側形成。在一些實施例中，第一介電材料114可(例如，僅)沿著線性部分延伸而未延伸至鄰近側之間的隅角及/或圍繞該等隅角延伸。在其他實施例中，第一介電材料114亦可圍繞定位於鄰近線性部分之間的一些或所有隅角延伸。
因此，揭示一種包括一電容器結構及一閘極區域之半導體結構。該電容器結構包括包含平行於一第一水平方向之相對場邊緣之一作用區域。該閘極區域包括平行於橫向於該第一水平方向之一第二水平方向之相對閘極邊緣。該半導體結構亦包括：一第一介電材料，其鄰近該等相對場邊緣或該等相對閘極邊緣之至少一者；及一第二介電材料，其鄰近該作用區域且鄰接該第一介電材料之若干部分。該第一介電材料及該第二介電材料之各者具有在橫向於該第一水平方向及該第二水平方向之一垂直方向上之一高度。該第二介電材料在一垂直方向上之高度係小於該第一介電材料之該高度。
在一些實施例中，半導體材料128及導電材料140之各者可藉由沈積或其他習知程序鄰近介電材料個別地形成。例如，半導體材料128可形成(例如，毯覆式沈積、CVD、ALD等)於第一介電材料114及第二介電材料116之上表面上方且經曝露。一旦已形成半導體材料128，便可在半導體材料128中、在第一介電材料114之若干部分中及在基底材料104之n阱區域108之若干經指定部分中形成開口(未展示)。開口係形成於其中最終將形成隔離區域136之位置處。隔離區域136係藉由在開口中沈積一填充材料(例如，介電材料)而形成。亦可利用習知襯裡及/或間隔件材料。此後可諸如藉由化學機械拋光(CMP)移除填充材料之若干部分，且可藉由濕式蝕刻或乾式蝕刻移除間隔件材料(若存在)。在移除隔離區域136中之填充材料之後，歸因於下伏介電材料114、116之不同厚度之一變化輪廓(例如，拓撲)將不再存在於隔離區域136中(例如，在中間區域112中)，但該變化拓撲將歸因於下伏介電材料114、116之不同厚度而保持於含有半導體材料128之區域中。
在形成隔離區域136之後，導電材料140經形成鄰近於半導體材料128及隔離區域136之上表面且與該等上表面接觸(例如，直接接觸)。導電材料140可為單一材料或可包含形成為彼此鄰近之複數個部分或材料(未展示)。例如，一襯裡材料可形成於半導體材料128與導電材料140之間。導電材料140可藉由一習知沈積程序，諸如藉由化學汽相沈積(CVD)形成。可藉由習知技術(諸如蝕刻)移除半導體材料128及/或導電材料140之若干部分以界定閘極區域130之閘極邊緣132以曝露作用區域110之相對側上之邊緣110c。
藉由利用上文所描述之程序形成半導體結構100來達成諸多優點。藉由利用第一介電材料114與第二介電材料116之間的介面124，形成於介電材料上方之特徵可經自對準且具有一實質上相等寬度而無需圖案化半導體材料128及/或導電材料140。例如，閘極區域130及第一介電材料114可具有實質上相等寬度。因為諸特徵經自對準，所以半導體結構100可使用一個遮罩動作形成，此節省成本及額外程序動作。此外，使用(例如) CMP技術之此等程序動作可歸因於在下伏介電材料之拓撲之後之此等材料之拓撲而導致最小化半導體材料128及/或導電材料140之材料，此導致額外成本節省。為完全形成包含電容器結構102之半導體結構100，可藉由本文中未詳細描述之習知技術在導電材料140上形成額外材料。
因此，揭示一種形成一半導體裝置之方法。該方法包括：形成鄰近一電容器結構之一作用區域之一周邊區域之一第一介電材料，該作用區域包括平行於一第一水平方向之相對場邊緣；及自該作用區域之一中心區域移除該第一介電材料之一部分。該方法亦包括形成鄰近該作用區域之該中心區域且鄰接該第一介電材料之若干部分之一第二介電材料。該第一介電材料及該第二介電材料之各者具有在橫向於該第一水平方向之一垂直方向上之一高度。該第二介電材料之高度小於該第一介電材料之高度。另外，該方法包括形成上覆於該第一介電材料及該第二介電材料之至少一者之一閘極區域。該閘極區域包括平行於橫向於該第一水平方向及該垂直方向之一第二水平方向之相對閘極邊緣。
圖1C及圖1D展示在已進行上文所描述之多個程序動作之後之半導體結構100。例如，半導體結構100包含電容器結構102之半導體材料128及導電材料140，由於此等材料與定位於其下方之介電材料自對準，半導體材料128及導電材料140展現一相異拓撲，如圖1C中最清楚展示。另外，包含第一介電材料114之窄脊之介電材料之不同厚度提供介電材料之一最佳化厚度使得沿著邊緣(例如，沿著作用區域110之邊緣110c)之洩漏減少，而電容降低最小。
一般技術人員將瞭解，根據本發明之額外實施例，上文關於圖1A至圖1D所描述之特徵及特徵組態可適用於不同半導體裝置(例如，不同記憶體裝置)之設計需求。藉由非限制性實例，根據本發明之額外實施例，圖2A至圖2D展示具有不同於先前半導體結構100之一組態之一半導體結構的簡化部分截面視圖及俯視圖。貫穿其餘描述及隨附圖式，功能上類似之特徵(例如，結構、裝置)係用類似元件符號指代。為避免重複，在本文中未詳細描述剩餘圖(包含圖2A至圖2D)中所展示之所有特徵。實情係，除非下文另有描述，否則藉由先前所描述特徵之元件符號指定之一特徵(無論該先前所描述特徵是否在本段落之前首次描述，或在本段落之後首次描述)將被理解為實質上類似於該先前所描述特徵。
圖2A及圖2B中展示包含電容器結構102之一半導體結構100ʹ。電容器結構102亦可經形成鄰近基底材料104 (例如，在基底材料104上或上方)，類似於上文所描述且在圖1A及圖1B中所描繪之半導體結構100。此外，基底材料104可包含包括一p型導電性材料之p摻雜區域106及定位於p摻雜區域106內之包含一n型導電性材料之n阱區域108。然而，在本實施例中，第一介電材料114可跨未藉由第二介電材料116佔據之電容器結構102之作用區域110之所有上表面延伸(例如，實質上覆蓋所有上表面)。在此一實施例中，第一介電材料114可跨藉由鄰近電容器結構102之作用區域110之邊緣110c界定之實質上整個中間區域112 (例如，間隙)延伸(例如，完全延伸)。
如在先前實施例中，本實施例之第二介電材料116可形成於接近於中心區域110a (直接在中心區域110a上方)之開口120中，而非形成於周邊區域110b中之經阻斷區域122中，而第一介電材料114可經形成接近於作用區域110之周邊區域110b (例如，在周邊區域110b正上方)。換言之，第一介電材料114可經形成以鄰近(例如，完全覆蓋)周邊區域110b之各者及作用區域110之邊緣110c之各者，以及其間的至少一些(例如，各個)中間區域112之平行於第一水平方向X及/或第二水平方向Y之若干部分，而非經形成鄰近各自作用區域110之中心區域110a。如圖2A之截面視圖及圖2B之俯視圖之各者中所展示，第一介電材料114可經定位以沿著其與第二介電材料116之間的介面124鄰接(例如，直接實體接觸)第二介電材料116。此外，第一介電材料114及第二介電材料116之介電材料及尺寸可類似(例如，相同)於上文參考圖1A及圖1B所描述之介電材料及尺寸，惟第一介電材料114之位置除外。特定言之，第一介電材料114可在所有側(例如，四側)上完全包圍第二介電材料116且覆蓋所有可用區域(包含定位於鄰近電容器結構102之間的中間區域112)，而非特性化為包圍一相對較薄介電材料之一中心區域之一相對較厚介電材料之一「窄脊」。替代地，第一介電材料114可僅在兩個相對側上(例如，沿著閘極邊緣132)包圍第二介電材料116 (包含沿著一單一方向之中間區域112)。
因此，上覆於及/或接近於圖2A及圖2B之作用區域110之第一介電材料114及第二介電材料116之變化(例如，不同)厚度之組合亦提供介電材料之一最佳化厚度使得減少(例如，最小化)沿著邊緣之洩漏且改良半導體結構100ʹ之可靠性。此外，程序動作可與上文參考圖1A及圖1B所描述之程序動作相同。因此，圖2A及圖2B係在形成第一介電材料114及第二介電材料116之後之半導體結構100ʹ之簡化部分截面視圖及俯視圖。半導體結構100ʹ之所得輪廓容許隨後形成於介電材料之經組合輪廓上之閘極材料(參見圖2C及圖2D)之適當放置。
如圖2C及圖2D中所展示，半導體材料128亦經形成鄰近於半導體結構100ʹ之電容器結構102之介電材料且與該等介電材料接觸(例如，直接實體接觸)。例如，包含閘極區域130、隔離區域136及導電材料140之所有其他材料及裝置類似於上文參考圖1C及圖1D所描述之材料及裝置，無論本實施例中之第一介電材料114之位置為何。為清楚起見已在圖2D之俯視圖中省略特定材料及結構(例如，導電材料140、隔離區域136)。另外，歸因於本實施例中形成介電材料之不同處理技術，本實施例不具有在至少一些隔離區域136之一下表面下方延伸之區域138 (圖1C)，如圖2C之截面視圖中所展示。
一旦經形成，閘極區域130便可藉由閘極邊緣132界定，如上文參考圖1C及圖1D更詳細描述。另外，場邊緣142可實質上平行於作用區域110之頂部及底部上之邊緣110c且在一些實施例中，與作用區域110之頂部及底部上之邊緣110c重合。如在先前實施例中，本實施例之閘極區域130之半導體材料128及/或導電材料140可與場邊緣142重疊，而非與作用區域110之相對側上之邊緣110c重疊，從而曝露周邊區域110b之超出閘極邊緣132之至少一部分。另外，接觸件144之放置可類似於上文所描述之放置。在本實施例中，場邊緣142及/或閘極邊緣132亦可與介於第一介電材料114與第二介電材料116之間的介面124自對準使得第一介電材料114及閘極區域130具有實質上相等寬度。此外，第一介電材料114亦可形成於作用區域110之邊緣110c之各者(例如，作用區域110之全部四側)上或可僅形成於作用區域110之一些邊緣110c (例如，作用區域110之一側、兩個相對或鄰近側、三側或其部分)上。例如，第一介電材料114可僅沿著閘極邊緣132或僅沿著場邊緣142形成。
半導體材料128及導電材料140之材料可類似於上文所描述之彼等材料。此外，程序動作可類似於上文參考圖1C及圖1D所描述之程序動作。因此，圖2C及圖2D展示在已進行上文所描述之多個程序動作之後之所得結構。例如，本實施例之所得半導體結構100ʹ包含電容器結構102之半導體材料128及導電材料140，由於此等材料與定位於其下方之介電材料自對準，半導體材料128及導電材料140展現一相異拓撲。另外，介電材料(包含第一介電材料114之延伸區域)之不同厚度提供介電材料之一最佳化厚度使得沿著邊緣之洩漏減少，同時電容降低最小。根據本發明之實施例形成之包含半導體結構100ʹ之電容器結構102之半導體裝置可藉由進行本文中未詳細描述之額外程序動作而形成。
在使用及操作中，電容器結構102 (例如，MOS結構)之電容取決於閘極區域130上之所施加電壓(例如，偏壓)。術語「所施加電壓」係指具有足以對一記憶體胞元之一閘極充電或放電之一量值的一電壓。所施加電壓引發鄰近一記憶體裝置(諸如一NAND記憶體裝置)之閘極區域130與各自源極/汲極區域之間的一電壓差。例如，閘極區域130可相對於基底材料104之源極/汲極區域經正偏壓。在一些實施例中，所施加電壓可在約1 V與約20 V之間(例如，1.2 V或1.45 V)且可包含高達可施加至電容器結構102之一最大電壓之一偏壓。在其他實施例中，所施加電壓可小於或等於1 V (例如，0.8 V)。一最大電容可與介電材料114、116 (例如，氧化物材料)之一電容率正相關且與定位於基底材料104 (例如，主體)之源極/汲極區域與電容器結構102之閘極區域130 (例如，閘極)之間的介電材料114、116之一厚度(例如，所謂的「tox 」)負相關。因此，需要增加最大電容以及減小半導體結構100、100ʹ之個別特徵之尺寸。然而，隨著介電材料之厚度進一步按比例縮小以促進增加之裝置密度，介電崩潰可由於減小此等介電材料之厚度而發生。在一些系統中，可減小一最大電壓。然而，若系統之其他組件之要求需要特定施加電壓，則介電材料(例如，超低電壓材料)之最小厚度可導致非所要洩漏位準。如上文所描述，除了第二介電材料116之放置之外，第一介電材料114之特定放置亦容許半導體結構100、100ʹ之電容器結構102在無沿著邊緣(例如，周邊)之非所要洩漏位準之情況下操作。在一些實施例中，第一介電材料114可包括一低電壓氧化物材料且第二介電材料116可包括一超低電壓氧化物材料，第二介電材料116具有小於第一介電材料114之低電壓氧化物材料之一厚度之一厚度。藉由非限制性實例，第一介電材料114可以約50 Å至約70 Å(諸如約64 Å (例如，1.45 V氧化物))之一厚度(例如，高度)形成且第二介電材料116可以約20 Å至約45 Å(諸如約27 Å (例如，1.2 V氧化物))之一厚度(例如，高度)形成。此一組態可導致電場減小(例如)約50%，而僅具有一最小電容降低。
電容器(諸如圖1A至圖1D及圖2A至圖2D所展示之電容器)可用於本發明之半導體裝置之實施例中。圖3A係根據本發明之一實施例之一闡釋性半導體裝置300 (例如，一記憶體裝置)的一方塊圖。半導體裝置300可包含至少一記憶體胞元陣列302，舉例而言，諸如複數個NAND記憶體陣列。半導體裝置300可進一步包含自半導體裝置300外部輸入資料從而提供對至少一記憶體胞元陣列302之存取之至少一周邊電路304。半導體裝置300可進一步包含用於產生一輸入電壓之一充電泵電路306。周邊電路304及充電泵電路306可包含一或多個電容器，諸如圖1A至圖1D及圖2A至圖2D所展示之半導體結構100、100ʹ之電容器結構102之實施例。周邊電路304及充電泵電路306可藉由電容器結構102與至少一記憶體胞元陣列302電連通。藉由在個別電容器結構102內提供不同厚度之介電材料(例如，氧化物材料)，電容器結構102容許周邊電路304及充電泵電路306在洩漏減少之情況下耐受較高電壓且改良半導體裝置300之可靠性。半導體裝置300可視需要包含至少一解碼器。
圖3B係圖3A之半導體裝置300之一示意圖的一部分。在一些實施例中，半導體裝置300可包含電連接於一電源供應電極VCC 與一接地電極GND之間的電容器結構102之一或多者，如圖3B之簡化示意圖中所繪示。在此一實施例中，電容器結構102可經組態以實質上減少或實質上消除(例如，濾除)來自利用電容器結構102之所謂的「靜音」電路中之一電源供應器(未展示)之電信號(例如，雜訊)。如上文進一步詳細論述，介電材料之放置提供介電材料之一最佳化厚度使得定位於電源供應電極VCC 與接地電極GND之間的電容器結構102之洩漏減少(例如，最小化)且改良半導體裝置300之可靠性。
因此，揭示一種包括一記憶體胞元陣列及包含一電容器結構陣列之一充電泵電路之半導體裝置。該陣列之各電容器結構包括包含藉由一周邊部分包圍之一中心部分之一作用區域。電容器結構亦包括上覆於該作用區域之該周邊部分之至少一部分之一第一介電材料及鄰近該第一介電材料且上覆於該作用區域之該中心部分之一第二介電材料。該第二介電材料具有低於該第一介電材料之一臨限電壓量值之一臨限電壓量值。另外，電容器結構包括電連接電容器結構陣列之個別電容器結構之作用區域之閘極。
根據本發明之實施例之包含裝置結構(例如，半導體結構100、100ʹ)之半導體裝置可用於本發明之電子系統之實施例中。例如，圖4係根據本發明之實施例之一闡釋性電子系統400的一方塊圖。電子系統400可包括(例如)一電腦或電腦硬體組件、一伺服器或其他網路連結硬體組件、一蜂巢式電話、一數位相機、一個人數位助理(PDA)、可攜式媒體(例如，音樂)播放器、一Wi-Fi或具蜂巢式功能之平板電腦(舉例而言，諸如iPad®或SURFACE®平板電腦)、一電子書、一導航裝置等。電子系統400包含至少一記憶體裝置420。記憶體裝置420可包含(例如)本文中先前所描述之一半導體裝置(例如，半導體結構100、100ʹ)之一實施例。電子系統400可進一步包含至少一電子信號處理器裝置410 (通常被稱為一「微處理器」)。電子信號處理器裝置410可視需要包含(例如)本文中先前所描述之一半導體裝置(例如，半導體結構100、100ʹ)之一實施例。電子系統400可進一步包含用於由一使用者將資訊輸入至電子系統400中之一或多個輸入裝置430，舉例而言，諸如一滑鼠或其他指標裝置、一鍵盤、一觸控墊、一按鈕或一控制面板。電子系統400可進一步包含用於向一使用者輸出資訊(例如，視覺或音訊輸出)之一或多個輸出裝置440，舉例而言，諸如一監視器、一顯示器、一印表機、一音訊輸出插孔、一揚聲器等。在一些實施例中，輸入裝置430及輸出裝置440可包括既可用於將資訊輸入至電子系統400亦可向一使用者輸出視覺資訊之一單個觸控螢幕裝置。輸入裝置430及輸出裝置440可與記憶體裝置420及電子信號處理器裝置410之一或多者電通信。
本文中所揭示之包含介電材料之電容器結構102可展現沿著邊緣之經減少洩漏且對3D記憶體陣列中之電流傳輸提供增強之可靠性，其可適於與具有增加數目個經堆疊電晶體之半導體裝置一起使用。不欲受任何理論侷限，認為洩漏以指數方式取決於電場，因此，增加易於洩漏之區域中之介電材料之厚度將以指數方式減少洩漏。因此，相較於僅使用習知超低電壓介電材料，定位於鄰近各自電容器結構102之作用區域110之周邊之策略位置中之所揭示低電壓介電材料的不同(例如，更大)厚度針對改良之儲存可靠性可導致減少之洩漏，而不會過度地減小系統內之電容。因此，根據本發明之實施例之電容器結構102容許周邊電路以實質上增加之電壓操作，而介電材料崩潰之風險實質上降低或消除，同時電容降低最小。另外，因為閘極之特徵與介電材料自對準，所以此等結構可使用一遮罩程序形成，此節省成本且減少額外程序動作之數目。此外，介電材料之組態可適用於包含電容器之所有3D記憶體架構。
可進一步特性化本發明之實施例，不限於如下文所闡述。
實施例1：一種半導體結構，其包括：至少一電容器結構，其包括包含平行於一第一水平方向之相對場邊緣之一作用區域；一閘極區域，其包括平行於橫向於該第一水平方向之一第二水平方向之相對閘極邊緣；一第一介電材料，其鄰近該等相對場邊緣或該等相對閘極邊緣之至少一者；及一第二介電材料，其鄰近該作用區域且鄰接該第一介電材料之若干部分，該第一介電材料及該第二介電材料之各者具有在橫向於該第一水平方向及該第二水平方向之一垂直方向上之一高度，其中該第二介電材料之該高度係小於該第一介電材料之該高度。
實施例2：如實施例1之半導體結構，其進一步包括定位成鄰近於該作用區域之至少兩個周邊邊緣之接觸件，該等接觸件定位於該等相對場邊緣或該等相對閘極邊緣之至少一者外部。
實施例3：如實施例1或2之半導體結構，其中該作用區域包括一中心區域及一周邊區域，該第二介電材料上覆於該中心區域且該第一介電材料上覆於該周邊區域之至少一部分。
實施例4：如實施例1至3中任一項之半導體結構，其中該等相對閘極邊緣定位於該作用區域之平行於該第二水平方向之相對側邊緣內部，該第一介電材料定位於該第二介電材料與該等相對閘極邊緣之間。
實施例5：如實施例1至4中任一項之半導體結構，其中該第一介電材料係鄰近該等相對閘極邊緣而非鄰近該等相對場邊緣。
實施例6：如實施例1至5中任一項之半導體結構，其進一步包括在鄰近電容器結構之間的一間隙，其中該第一介電材料包括在該第二介電材料與該間隙之間延伸之材料之一窄脊。
實施例7：如實施例1至4中任一項之半導體結構，其中該第一介電材料在鄰近電容器結構之該第二介電材料之間延伸使得鄰近電容器結構之各自作用區域之間的所有中間區域係用該第一介電材料完全覆蓋且該第二介電材料在所有側上由該第一介電材料完全包圍。
實施例8：如實施例1至7中任一項之半導體結構，其中該閘極區域包括一半導體材料及上覆於該半導體材料之一導電材料，該半導體材料包括多晶矽材料且該導電材料包括矽化鎢材料。
實施例9：一種半導體裝置，其包括：一記憶體胞元陣列；及至少一充電泵電路，其包括一電容器結構陣列，其中該陣列之各電容器結構包括：一作用區域，其包括藉由一周邊部分包圍之一中心部分；一第一介電材料，其上覆於該作用區域之該周邊部分之至少一部分；及一第二介電材料，其鄰近該第一介電材料且上覆於該作用區域之該中心部分，該第二介電材料具有低於該第一介電材料之一臨限電壓量值之一臨限電壓量值；及閘極，其電連接該電容器結構陣列之個別電容器結構之該作用區域。
實施例10：如實施例9之半導體裝置，其中該第一介電材料包括一低電壓氧化物材料且該第二介電材料包括具有小於該第一介電材料之該低電壓氧化物材料之一厚度之一厚度的一超低電壓氧化物材料。
實施例11：如實施例9或10之半導體裝置，其進一步包括分離該陣列內之鄰近電容器結構之隔離區域，其中該等隔離區域之側壁鄰接該第一介電材料之在個別電容器結構上之該第一介電材料與該第二介電材料之間的一介面外部之一位置處的若干部分。
實施例12：如實施例11之半導體裝置，其中該陣列之至少一些該等電容器結構電連接於一電源供應電極與一接地電極之間。
實施例13：如實施例11之半導體裝置，其中該等閘極之各者包括上覆於一多晶矽材料之一導電材料使得該導電材料或該多晶矽材料之至少一者之邊緣與介於該第一介電材料與該第二介電材料之間的該介面自對準。
實施例14：一種形成一半導體裝置之方法，其包括：形成鄰近一電容器結構之一作用區域之一周邊區域之一第一介電材料，該作用區域包括平行於一第一水平方向之相對場邊緣；自該作用區域之一中心區域移除該第一介電材料之一部分；形成鄰近該作用區域之該中心區域且鄰接該第一介電材料之若干部分之一第二介電材料，該第一介電材料及該第二介電材料之各者具有在橫向於該第一水平方向之一垂直方向上之一高度，該第二介電材料之該高度小於該第一介電材料之該高度；及形成上覆於該第一介電材料或該第二介電材料之至少一者之一閘極區域，該閘極區域包括平行於橫向於該第一水平方向及該垂直方向之一第二水平方向之相對閘極邊緣。
實施例15：如實施例14之方法，其中形成該第一介電材料及該第二介電材料包括使用一雙氧化物程序。
實施例16：如實施例14或15之方法，其中形成該第一介電材料包括：圖案化該第一介電材料以形成鄰近該等相對場邊緣之平行於該第一水平方向之伸長部分；及圖案化該第一介電材料以形成鄰近該等相對閘極邊緣之平行於該第二水平方向之伸長部分。
實施例17：如實施例14至16中任一項之方法，其中移除該第一介電材料之該部分包括移除該第一介電材料之上覆於該中心區域之一部分以曝露經指定用於該第二介電材料之該中心區域之實質上一整個部分。
實施例18：如實施例14至17中任一項之方法，其進一步包括形成鄰近電容器結構之間的隔離區域，該等隔離區域經形成使得其側壁在至少兩側上直接鄰近該第二介電材料。
實施例19：如實施例18之方法，其中形成該閘極區域包括：在形成該等隔離區域之前形成包括多晶矽之一半導體材料；在形成該等隔離區域之後形成上覆於該半導體材料之包括矽化鎢材料之一導電材料；及移除該半導體材料及該導電材料之各者之若干部分以形成該閘極區域而無需圖案化該半導體材料及該導電材料。
實施例20：如實施例19之方法，其中形成該半導體材料及該導電材料包括使其部分與介於該第一介電材料與該第二介電材料之間的一介面自對準。
雖然已結合圖描述特定闡釋性實施例，然一般技術人員將認知及瞭解，本發明所涵蓋之實施例並不限於本文中明確展示及描述之該等實施例。實情係，可在不脫離本發明所涵蓋之實施例之範疇(諸如下文所主張之範疇，包括合法等效物)之情況下做出本文中所描述之實施例之許多添加、刪除及修改。另外，來自一所揭示實施例之特徵可與另一所揭示實施例之特徵組合同時仍涵蓋於本發明之範疇內。
100:(若干)半導體結構 100':半導體結構 102:電容器結構 104:基底材料 106:p摻雜區域 108:n阱區域 110:(若干)作用區域 110a:中心區域 110b:(若干)周邊區域 110c:邊緣 112:(若干)中間區域 114:第一介電材料 116:第二介電材料 118:第三介電材料 120:電容器結構 122:經阻斷區域 124:(若干)介面 126:區域 128:半導體材料 130:閘極區域 132:閘極邊緣 134:閘極電極 136:隔離區域 138:區域 140:導電材料 142:邊緣 144:接觸件 300:半導體裝置 302:胞元陣列 304:周邊電路 306:電路 400:電子系統 410:電子信號處理器裝置 420:記憶體裝置 430:(若干)輸入裝置 440:(若干)輸出裝置
圖1A及圖1C係展示根據本發明之實施例之製造一半導體裝置之一半導體結構之各種階段的簡化部分截面視圖； 圖1B及圖1D係展示根據本發明之實施例之製造半導體裝置之半導體結構之各種階段的俯視圖； 圖2A及圖2C係展示根據本發明之實施例之製造一半導體裝置之另一半導體結構之各種階段的簡化部分截面視圖； 圖2B及圖2D係展示根據本發明之實施例之製造半導體裝置之另一半導體結構之各種階段的俯視圖； 圖3A係繪示根據本發明之實施例之包括半導體結構之半導體裝置的一示意性方塊圖； 圖3B係圖3A之半導體裝置之一示意圖的一部分；及 圖4係繪示根據本發明之實施例之包含包括半導體結構之半導體裝置之一系統的一示意性方塊圖。
100:半導體結構
102:電容器結構
104:基底材料
106:p摻雜區域
108:n阱區域
110:作用區域
114:第一介電材料
116:第二介電材料
124:介面

Claims (20)

  1. 一種電子裝置，其包括： 記憶體胞元(memory cell)之一陣列； 至少一充電泵電路(charge pump circuit)，其包括電容器之一陣列，其中該陣列之各(each)電容器包括： 一作用區域(active area)，該作用區域包括由一周邊部分(peripheral portion)包圍(surround)之一中心部分(central portion)； 一第一介電材料，其上覆(overlie)於該作用區域之該周邊部分之至少一部分； 一第二介電材料，其鄰接(abut)該第一介電材料之若干部分且上覆於該作用區域之該中心部分，該第二介電材料在所有側上由該第一介電材料實質上完全包圍，及該第二介電材料具有低於該第一介電材料之一臨限電壓量值(threshold voltage magnitude)之一臨限電壓量值；及 多個閘極，其電連接電容器之該陣列之個別電容器之該作用區域。
  2. 如請求項1之電子裝置，其中展現一第一電阻(resistance)之該第一介電材料包括一低電壓(low-voltage)氧化物材料且展現一第二電阻之該第二介電材料包括一超低電壓(super low-voltage)氧化物材料，該第二介電材料之該第二電阻係相對低於該第一介電材料之該第一電阻。
  3. 如請求項1之電子裝置，其進一步包括分離(separate)在該陣列中鄰近電容器之多個隔離區域(isolation region)，其中該等隔離區域之側壁在個別電容器上之該第一介電材料與該第二介電材料之間的一介面外部之一位置處鄰接該第一介電材料之若干部分。
  4. 如請求項3之電子裝置，其中該等電容器之該陣列之一或多者係電連接於一電源供應電極與一接地電極之間。
  5. 如請求項3之電子裝置，其中該等閘極之各者包括上覆於一多晶矽材料之一導電材料，使得該導電材料及該多晶矽材料之一或多者之多個邊緣與介於該第一介電材料與該第二介電材料之間之該介面自對準(self-align)。
  6. 如請求項5之電子裝置，其中該導電材料及該多晶矽材料之各者之多個邊緣與介於該第一介電材料與該第二介電材料之間之該介面自對準。
  7. 如請求項1之電子裝置，其中該第二介電材料具有小於該第一介電材料之一厚度之一厚度。
  8. 如請求項1之電子裝置，其中該第一介電材料及該第二介電材料包括二氧化矽。
  9. 如請求項1之電子裝置，其中該第一介電材料展現約1.45V之一臨限電壓量值且該第二介電材料展現約1.2V之一臨限電壓量值。
  10. 一種電子裝置，其包括： 至少一電容器，其包括一作用區域(active region)，該作用區域包括由一周邊區域(peripheral region)包圍(surround)之一中心區域(central region)； 一第一介電材料，其上覆(overlie)於該作用區域之該周邊區域之至少一部分； 一第二介電材料，其上覆於該作用區域之該中心區域且鄰接(abut)該第一介電材料之若干部分，該第一介電材料橫向地(laterally)鄰近於(adjacent to)且至少部分地包圍該第二介電材料，及該第二介電材料具有低於該第一介電材料之一臨限電壓量值(threshold voltage magnitude)之一臨限電壓量值；及 多個隔離區域(isolation region)，其分離(separate)鄰近電容器，該等隔離區域之多個部分橫向地鄰近於該第一介電材料。
  11. 如請求項10之電子裝置，其中該第一介電材料實質上完全包圍該第二介電材料。
  12. 如請求項10之電子裝置，其中該第一介電材料包括直接鄰近於一各自(respective)電容器之該第二介電材料之介電材料之一脊(ridge)，及其中鄰近電容器之該第一介電材料之個別區域係彼此間隔開(spaced apart)。
  13. 如請求項10之電子裝置，其中該第一介電材料在鄰近電容器之該第二介電材料之間延伸，使得該等鄰近電容器之各自作用區域之間的所有中間區域(intermediary region)實質上係由該第一介電材料完全覆蓋。
  14. 如請求項10之電子裝置，其進一步包括： 一半導體材料，其上覆於該第一介電材料與該第二介電材料；及 一導電材料，其上覆於該半導體材料及該等隔離區域。
  15. 一種系統，其包括： 一處理器，其可操作地耦合至一輸入裝置及一輸出裝置；及 一電子裝置，其可操作地耦合至該處理器，該電子裝置包括： 一電容器，其包括一作用區域(active region)，該作用區域包括平行於一第一水平方向之多個相對場邊緣(opposing field edge)； 一閘極區域(gate region)，其包括平行於橫向(transverse)於該第一水平方向之一第二水平方向之多個相對閘極邊緣； 一第一介電材料，其上覆(overlie)於該作用區域且鄰近於(adjacent to)該等相對場邊緣及該等相對閘極邊緣之一或多者；及 一第二介電材料，其上覆於該作用區域而沒有接觸該等相對場邊緣及該等相對閘極邊緣，該第一介電材料在至少三側處上直接接觸且至少部分地包圍該第二介電材料，及該第二介電材料之一電阻相對地低於該第一介電材料之一電阻。
  16. 如請求項15之系統，其中該閘極區域包括一半導體材料及上覆於該半導體材料之一導電材料，該導電材料及該半導體材料之一或多者之邊緣係與介於該第一介電材料與該第二介電材料之間的一介面自對準(self-align)。
  17. 如請求項16之系統，其進一步包括分離(separate)鄰近電容器之多個隔離區域(isolation region)，其中該等隔離區域之側壁鄰接(abut)該閘極區域之該半導體材料之若干部分，及該等隔離區域之上表面鄰接該閘極區域之該導電材料之下表面。
  18. 如請求項15之系統，其中該第二介電材料之一厚度為該第一介電材料之一厚度之約1/2。
  19. 如請求項15之系統，其進一步包括多個接觸件(contact)，其位於該作用區域之多個相對周邊邊緣(peripheral edge)上且在該閘極區域之該等相對閘極邊緣之外部。
  20. 如請求項15之系統，其中該作用區域包括由一周邊區域(peripheral region)包圍(surround)之一中心區域(central region)，該第一介電材料上覆於該作用區域之該周邊區域之至少一部分，及該第二介電材料上覆於該作用區域之該中心區域。
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