KR101948998B1 - 산화물 반도체막 및 반도체 디바이스 - Google Patents

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Abstract

나노 결정 산화물 또는 비정질 산화물로 구성되는 산화물 반도체막으로서, 인듐, 텅스텐 및 아연을 함유하고, 산화물 반도체막 중의 인듐, 텅스텐 및 아연의 합계에 대한 텅스텐의 함유율이 0.5 원자%보다 크고 5 원자% 이하이며, 전기 저항률이 10-1 Ωcm 이상인 산화물 반도체막(14) 및 이것을 포함하는 반도체 디바이스(10)가 제공된다.

Description

산화물 반도체막 및 반도체 디바이스{OXIDE SEMICONDUCTOR FILM AND SEMICONDUCTOR DEVICE}
본 발명은, 산화물 반도체막 및 이것을 포함하는 반도체 디바이스에 관한 것이다.
종래, 액정 표시 장치, 박막 EL(일렉트로 루미너센스) 표시 장치, 유기 EL 표시 장치 등에 있어서, 반도체 디바이스인 TFT(박막 트랜지스터)의 채널층으로서 기능하는 반도체막으로서, 비정질 실리콘(a-Si)막이 주로 사용되어 왔다.
최근에는, a-Si를 대신하는 재료로서, 인듐(In), 갈륨(Ga) 및 아연(Zn)을 함유하는 복합 산화물, 즉 In-Ga-Zn계 복합 산화물(「IGZO」라고도 불림)이 주목받고 있다. IGZO계 산화물 반도체는 a-Si와 비교하여, 보다 높은 캐리어 이동도를 기대할 수 있다.
국제 공개 제2005/088726호(특허문헌 1)는, 전자 캐리어 농도가 1018/㎤ 미만인 비정질 산화물에 의하면, 이것을 TFT의 채널층에 이용한 경우, 0.5∼10 ㎠/Vs 정도의 전계 효과 이동도를 얻을 수 있는 것을 개시한다.
일본 특허 공개 제2008-192721호 공보(특허문헌 2)는, 산화물 반도체막을 스퍼터법 등에 의해 형성할 때에 적합하게 이용되는 재료로서, 주로 인듐으로 이루어지며 텅스텐을 포함하는 산화물 소결체를 개시한다.
특허문헌 1 : 국제 공개 제2005/088726호 특허문헌 2 : 일본 특허 공개 제2008-192721호 공보 특허문헌 3 : 일본 특허 제5172918호
비특허문헌 1 : 컬러 액정 디스플레이(호리 히로오, 스즈키 코지, 교리츠 출판 주식회사, 발행연월 : 2001년 6월) 비특허문헌 2 : Tetsufumi Kawamura 외, "Low-Voltage Operating Amorphous Oxide TFTs", IDW2009 AMD8-1, P1689-1692
특허문헌 1에 기재된 비정질 산화물은, 전계 효과 이동도가 높더라도 10 ㎠/Vs 정도인 점에서 과제를 갖는다.
또한, 특허문헌 2에 기재된 산화물 소결체를 이용하여 제작한 산화물 반도체막을 채널층으로서 포함하는 TFT는, 임계치 전압 Vth가 4 V보다 크다고 하는 문제가 있다. 상기 비특허문헌 1에 의하면, 지금까지 디스플레이 용도로 이용되어 온 TFT의 반도체 재료인 a-Si에 있어서는, Vth는 2∼4 V가 일반적이다. 반도체 재료를 산화물 반도체로 대체시킨 경우도 이것과 동일한 범위의 Vth에서 동작 가능한 것이, 디바이스 설계의 간편성 때문에 바람직하다.
본 발명은, 양호한 임계치 전압 및 전계 효과 이동도를 나타내는 반도체 디바이스를 부여할 수 있는 산화물 반도체막, 및 이것을 포함하는 반도체 디바이스의 제공을 목적으로 한다.
본 발명의 일양태에 따른 산화물 반도체막은, 나노 결정 산화물 또는 비정질 산화물로 구성되는 산화물 반도체막으로서, 인듐, 텅스텐 및 아연을 함유하고, 산화물 반도체막 중의 인듐, 텅스텐 및 아연의 합계에 대한 텅스텐의 함유율이 0.5 원자%보다 크고 5 원자% 이하이며, 전기 저항률이 10-1 Ωcm 이상이다.
본 발명의 다른 양태에 따른 반도체 디바이스는, 상기 양태의 산화물 반도체막을 포함한다.
상기에 의하면, 양호한 임계치 전압 및 전계 효과 이동도를 나타내는 반도체 디바이스를 부여할 수 있는 산화물 반도체막, 및 이것을 포함하는 반도체 디바이스를 제공할 수 있다.
도 1은 본 발명의 일양태에 따른 반도체 디바이스의 일례를 나타내는 개략도이며, (A)는 개략 평면도를 나타내고, (B)는 (A)에 나타낸 IB-IB선에서의 개략 단면도를 나타낸다.
도 2는 본 발명의 일양태에 따른 반도체 디바이스의 다른 일례를 나타내는 개략 단면도이다.
도 3은 본 발명의 일양태에 따른 반도체 디바이스의 또 다른 일례를 나타내는 개략 단면도이다.
도 4는 도 1에 나타낸 반도체 디바이스의 제조 방법의 일례를 나타내는 개략 단면도이다.
도 5는 도 2에 나타낸 반도체 디바이스의 제조 방법의 일례를 나타내는 개략 단면도이다.
<본 발명의 실시형태의 설명>
우선, 본 발명의 실시양태를 열기하여 설명한다.
[1] 본 발명의 일실시형태에 따른 산화물 반도체막은, 나노 결정 산화물 또는 비정질 산화물로 구성되는 산화물 반도체막이며, 인듐, 텅스텐 및 아연을 함유하고, 산화물 반도체막 중의 인듐, 텅스텐 및 아연의 합계에 대한 텅스텐의 함유율이 0.5 원자%보다 크고 5 원자% 이하이며, 전기 저항률이 10-1 Ωcm 이상이다. 본 실시형태에 따른 산화물 반도체막에 의하면, 이것을 채널층으로서 포함하는 반도체 디바이스(예를 들면 TFT)에 있어서, 임계치 전압 Vth를 0∼4 V(나아가 2∼4 V)로 할 수 있음과 함께, 높은 전계 효과 이동도를 실현할 수 있다. 또한, 본 실시형태에 따른 산화물 반도체막에 의하면, 이것을 채널층으로서 포함하는 반도체 디바이스(예를 들면 TFT)에 있어서, 그 OFF 전류를 작게 하면서, 상기 양호한 임계치 전압 Vth 및 전계 효과 이동도를 실현하는 것도 가능해진다. OFF 전류가 작아지는 것에 의해, 낮은 구동 전압으로 OFF 전류에 대한 ON 전류의 비를 높게 할 수 있다.
[2] 본 실시형태에 따른 산화물 반도체막은, 막두께가 2 nm 이상 25 nm 이하일 수 있다. 막두께를 이 범위 내로 하는 것은, 전계 효과 이동도의 향상, 임계치 전압 Vth의 저감 및/또는 OFF 전류의 저감에 유리하다.
[3] 본 실시형태에 따른 산화물 반도체막에 있어서, 그 산화물 반도체막 중의 텅스텐에 대한 아연의 원자비(Zn/W비)는 0.5 이상 30 이하일 수 있다. Zn/W비를 이 범위 내로 하는 것은, 전계 효과 이동도의 향상, 임계치 전압 Vth의 저감 및/또는 OFF 전류의 저감에 유리하다.
[4] 본 실시형태에 따른 산화물 반도체막은, 스퍼터링법에 의해 성막하는 공정을 포함하는 제조 방법에 의해 얻을 수 있다. 이것은, 산화물 반도체막을 채널층으로서 포함하는 반도체 디바이스(예를 들면 TFT)에 있어서, 임계치 전압 Vth를 0∼4 V(나아가 2∼4 V)로 함과 함께, 높은 전계 효과 이동도를 실현하는 데에 있어서 유리하다. 또한, 산화물 반도체막을 채널층으로서 포함하는 반도체 디바이스(예를 들면 TFT)에 있어서, 그 OFF 전류를 작게 하면서, 상기 양호한 임계치 전압 Vth 및 전계 효과 이동도를 실현하는 데에 있어서 유리하다.
[5] 본 실시형태에 따른 산화물 반도체막은, 스퍼터링법에 의한 성막후에 가열 처리하거나, 또는 스퍼터링법에 의해 성막을 행하면서 가열 처리함으로써 얻을 수 있다. 이것은, 산화물 반도체막을 채널층으로서 포함하는 반도체 디바이스(예를 들면 TFT)에 있어서, 임계치 전압 Vth를 0∼4 V(나아가 2∼4 V)로 함과 함께, 높은 전계 효과 이동도를 실현하는 데에 있어서 유리하다. 또한, 산화물 반도체막을 채널층으로서 포함하는 반도체 디바이스(예를 들면 TFT)에 있어서, 그 OFF 전류를 작게 하면서, 상기 양호한 임계치 전압 Vth 및 전계 효과 이동도를 실현하는 데에 있어서 유리하다.
[6] 본 발명의 다른 실시형태에 따른 반도체 디바이스는, 상기 실시형태에 따른 산화물 반도체막을 포함한다. 본 실시형태의 반도체 디바이스는, 상기 실시형태에 따른 산화물 반도체막을 포함하기 때문에, 임계치 전압 Vth를 0∼4 V(나아가 2∼4 V)로 할 수 있음과 함께, 높은 전계 효과 이동도를 실현할 수 있다. 또한, 본 실시형태의 반도체 디바이스에 있어서, 그 OFF 전류를 작게 하면서, 상기 양호한 임계치 전압 Vth 및 전계 효과 이동도를 실현하는 것도 가능해진다. 반도체 디바이스란, 특별히 제한은 없지만, 상기 실시형태에 따른 산화물 반도체막을 채널층으로서 포함하는 TFT(박막 트랜지스터)가 적합한 예이다.
[7] 본 실시형태에 따른 반도체 디바이스는, 산화물 반도체막의 적어도 일부와 접하여 배치되는 층을 더 포함할 수 있다. 이 경우에 있어서 그 층은, 나노 결정층 및 비정질층 중 적어도 어느 하나일 수 있다. 그 층을 더 포함하는 것은, 반도체 디바이스에 있어서, 임계치 전압 Vth를 0∼4 V(나아가 2∼4 V)로 함과 함께, 높은 전계 효과 이동도를 실현하는 데에 있어서 유리하다. 또한, 반도체 디바이스에 있어서, 그 OFF 전류를 작게 하면서, 상기 양호한 임계치 전압 Vth 및 전계 효과 이동도를 실현하는 데에 있어서 유리하다.
[8] 본 실시형태에 따른 반도체 디바이스에 있어서, 산화물 반도체막의 적어도 일부와 접하여 배치되는 상기 층은, 실리콘 및 알루미늄 중 적어도 어느 하나를 포함하는 산화물층일 수 있다. 그 층이 실리콘 및 알루미늄 중 적어도 어느 하나를 포함하는 산화물층인 것은, 반도체 디바이스에 있어서, 임계치 전압 Vth를 0∼4 V(나아가 2∼4 V)로 함과 함께, 높은 전계 효과 이동도를 실현하는 데에 있어서 유리하다. 또한, 반도체 디바이스에 있어서, 그 OFF 전류를 작게 하면서, 상기 양호한 임계치 전압 Vth 및 전계 효과 이동도를 실현하는 데에 있어서 유리하다.
<본 발명의 실시형태의 상세>
[실시형태 1 : 산화물 반도체막]
본 실시형태에 따른 산화물 반도체막은, 나노 결정 산화물 또는 비정질 산화물로 구성되는 산화물 반도체막이며, 인듐, 텅스텐 및 아연을 함유하고, 산화물 반도체막 중의 인듐, 텅스텐 및 아연의 합계에 대한 텅스텐의 함유율이 0.5 원자%보다 크고 5 원자% 이하이며, 전기 저항률이 10-1 Ωcm 이상이다. 본 실시형태에 따른 산화물 반도체막에 의하면, 이것을 채널층으로서 포함하는 반도체 디바이스(예를 들면 TFT)에 있어서, 임계치 전압 Vth를 0∼4 V(나아가 2∼4 V)로 할 수 있음과 함께, 높은 전계 효과 이동도를 실현할 수 있다. 또한, 본 실시형태에 따른 산화물 반도체막에 의하면, 이것을 채널층으로서 포함하는 반도체 디바이스(예를 들면 TFT)에 있어서, 그 OFF 전류를 작게 하면서, 상기 양호한 임계치 전압 Vth 및 전계 효과 이동도를 실현하는 것도 가능해진다. OFF 전류가 작아지는 것에 의해, 낮은 구동 전압으로 OFF 전류에 대한 ON 전류의 비를 높게 할 수 있다.
본 명세서에 있어서 「나노 결정 산화물」이란, 이하의 조건에 따르는 X선 회절 측정에 의해서도, 결정에 기인하는 피크가 관측되지 않고 할로라고 불리는 저각도측에 나타나는 넓은 피크만이 관측되고, 또한, 투과 전자 현미경을 이용하여, 이하의 조건에 따라서 미세 영역의 투과 전자선 회절 측정을 실시한 경우, 링형의 패턴이 관찰되는 산화물을 말한다. 링형의 패턴이란, 스폿이 집합하여 링형의 패턴을 형성하고 있는 경우를 포함한다.
또한, 본 명세서에 있어서 「비정질 산화물」이란, 이하의 조건에 따르는 X선 회절 측정에 의해서도, 결정에 기인하는 피크가 관측되지 않고 할로라고 불리는 저각도측에 나타나는 넓은 피크만이 관측되고, 또한, 투과 전자 현미경을 이용하여, 이하의 조건에 따라서 미세 영역의 투과 전자선 회절 측정을 실시하더라도, 역시 할로라고 불리는 불명료한 패턴이 관찰되는 산화물을 말한다.
(X선 회절 측정 조건)
측정 방법 : In-plane법(슬릿 콜리메이션법),
X선 발생부 : 쌍음극 Cu, 출력 50 kV 300 mA,
검출부 : 신틸레이션 카운터,
입사부 : 슬릿 콜리메이션,
솔라 슬릿 : 입사측 세로 발산각 0.48°
수광측 세로 발산각 0.41°,
슬릿 : 입사측 S1=1 mm*10 mm
수광측 S2=0.2 mm*10 mm,
주사 조건 : 주사축 2θχ/φ,
주사 모드 : 스텝 측정, 주사 범위 10∼80°, 스텝폭 0.1°, 스텝 시간 8 sec.
(투과 전자선 회절 측정 조건)
측정 방법 : 극미 전자선 회절법,
가속 전압 : 200 kV,
빔 직경 : 측정 대상인 산화물 반도체막의 막두께와 동일하거나 또는 동등.
본 실시형태에 따른 산화물 반도체막이 나노 결정 산화물로 구성되는 경우, 상기 조건에 따라서 미세 영역의 투과 전자선 회절 측정을 행하면, 전술한 바와 같이 링형의 패턴이 관찰되고, 스폿형의 패턴은 관찰되지 않는다. 이에 비해, 예를 들면 상기 특허문헌 3에 개시된 바와 같은 산화물 반도체막은, 그 막의 표면에 대하여 수직인 방향을 따르도록 c축 배향된 결정을 포함하고 있고, 이와 같이 미세 영역 중의 나노 결정이 어느 방향으로 배향되어 있는 경우에는, 스폿형의 패턴이 관찰된다. 본 실시형태에 따른 산화물 반도체막이 나노 결정 산화물로 구성되는 경우, 그 나노 결정은, 적어도 막면 내에 수직인 면(막단면)의 관찰을 행했을 때에, 그 막의 표면에 대하여 결정이 배향되지 않은 무배향이며 랜덤한 배향성을 갖고 있다. 즉, 막두께 방향에 대하여 결정축이 배향되지 않는다.
본 실시형태에 따른 산화물 반도체막은, 나노 결정 산화물 또는 비정질 산화물로 구성되기 때문에, 이것을 채널층으로서 포함하는 반도체 디바이스에 있어서, 예컨대 30 ㎠/Vs 이상의 높은 전계 효과 이동도를 달성하는 것이 가능하다. 이동도를 높이는 데에 있어서, 본 실시형태에 따른 산화물 반도체막은, 보다 바람직하게는 비정질 산화물로 구성된다.
본 실시형태에 따른 산화물 반도체막은, 인듐(In), 텅스텐(W) 및 아연(Zn)을 함유하고, 산화물 반도체막에 포함되는 In, W 및 Zn의 합계에 대한 W의 함유율(이하, 「W 함유율」이라고도 함)이 0.5 원자%보다 크고 5 원자% 이하이다. W 함유율이 0.5 원자%보다 큰 것에 의해, 산화물 반도체막을 채널층으로서 포함하는 반도체 디바이스(예를 들면 TFT)에 있어서, 임계치 전압 Vth를 0∼4 V(나아가 2∼4 V)로 할 수 있다. W 함유율이 0.5 원자% 이하인 경우에는, 캐리어 농도가 지나치게 높아져, 임계치 전압 Vth가 마이너스측으로 커져 버린다. 또한, 이러한 산화물 반도체막을 채널층으로서 포함하는 반도체 디바이스에 있어서, 가열 처리시에 전계 효과 이동도가 낮아져 버린다. 임계치 전압 Vth, 가열시의 전계 효과 이동도의 저하 억제의 관점에서, W 함유율은, 바람직하게는 0.55 원자% 이상이고, 보다 바람직하게는 0.6 원자% 이상이고, 더욱 바람직하게는 0.7 원자% 이상이다. W 함유율을 높이는 편이, 비정질 산화물을 실현하는 점에서 바람직하다.
한편, W 함유율이 5 원자% 이하인 것에 의해, 산화물 반도체막을 채널층으로서 포함하는 반도체 디바이스(예를 들면 TFT)에 있어서, 높은 전계 효과 이동도를 실현할 수 있다. W 함유율이 5 원자%를 초과하는 경우에는, 충분히 높은 전계 효과 이동도를 얻을 수 없다. 전계 효과 이동도의 관점에서, W 함유율은, 바람직하게는 4 원자% 이하이고, 보다 바람직하게는 3 원자% 이하이고, 더욱 바람직하게는 2 원자% 이하이고, 특히 바람직하게는 1.5 원자% 이하이다.
본 실시형태에 따른 산화물 반도체막은, 전기 저항률이 10-1 Ωcm 이상이다. 인듐을 포함하는 산화물은, 투명 도전막으로서 알려져 있지만, 일본 특허 공개 제2002-256424호 공보에 기재된 바와 같이, 투명 도전막에 사용되는 막으로는 전기 저항률이 10-1 Ωcm보다 낮은 것이 일반적이다. 한편, 본 발명과 같이 반도체 디바이스의 채널층으로서 이용하는 경우, 산화물 반도체막은 전기 저항률이 10-1 Ωcm 이상인 것이 필요하다. 그 전기 저항률을 실현하기 위해, 산화물 반도체막의 막두께, W 함유율, Zn 함유율, Zn/W비를 종합적으로 검토하는 것이 바람직하다. 또한, 그 전기 저항률을 실현하기 위해, 스퍼터링법에 의해 산화물 반도체막을 형성한 후의 가열 처리를 산소를 포함하는 분위기에서 실시하거나, 및/또는, 산화물 반도체막의 적어도 일부와 접하는 층(에치 스토퍼층, 게이트 절연막, 패시베이션막)에 산화물을 이용하여 가열 처리를 행하는 것이 바람직하다.
본 실시형태에 따른 산화물 반도체막은, 막두께가 2 nm 이상 25 nm 이하인 것이 바람직하다. 막두께가 2 nm 이상 25 nm 이하이면, 이것을 채널층으로서 포함하는 반도체 디바이스에 있어서, 높은 전계 효과 이동도를 실현하기 쉽게 할 수 있다. 막두께가 25 nm을 초과하면, 나노 결정 산화물 또는 비정질 산화물인 산화물 반도체막을 실현할 수 없는 경우가 있고, 이 경우 전계 효과 이동도가 저하되어 버린다.
막두께가 2 nm 이상 25 nm 이하이면, 나노 결정 산화물 또는 비정질 산화물인 산화물 반도체막을 실현하기 쉽고, 이것을 채널층으로서 포함하는 반도체 디바이스에 있어서, 높은 전계 효과 이동도를 달성할 수 있는 점에서 유리하다. 막두께가 2 nm 이상 25 nm 이하이고, 또한 나노 결정 산화물 또는 비정질 산화물로 구성되는 산화물 반도체막에 의하면, 이것을 채널층으로서 포함하는 반도체 디바이스에 있어서, 예컨대 30 ㎠/Vs 이상의 높은 전계 효과 이동도를 달성하는 것이 가능하다. 보다 높은 전계 효과 이동도를 실현하는 관점에서, 산화물 반도체막의 막두께는, 바람직하게는 5 nm 이상이고, 또한 바람직하게는 18 nm 이하이다.
산화물 반도체막의 막두께는, 막단면을 투과 전자 현미경에 의해 관찰하여, 막의 최하면으로부터 최상면까지의 거리를 측정하여 관찰 배율로 나눔으로써 산출된다. 거리의 측정은 5점에서 실시하여 그 평균치로부터 막두께를 산출한다.
본 실시형태에 따른 산화물 반도체막에 있어서, 그 산화물 반도체막 중의 W에 대한 Zn의 원자비(Zn/W비)는, 0.5 이상 30 이하인 것이 바람직하다. 후술하는 바와 같이, 본 실시형태에 따른 산화물 반도체막은, 예를 들면 스퍼터링법에 의한 성막후에 가열 처리하거나, 또는 스퍼터링법에 의해 성막을 행하면서 가열 처리함으로써 얻을 수 있지만, 이 가열 처리의 온도가 높아짐에 따라서 전계 효과 이동도가 낮아지는 경향이 있다. Zn/W비가 0.5 이상인 것에 의해, 가열 처리의 온도가 높아지더라도 전계 효과 이동도를 높게 유지할 수 있다. 즉, Zn/W비가 0.5 이상인 것에 의해, 가열 처리의 온도 상승에 따른 전계 효과 이동도의 저하를 적합하게 억제할 수 있다. Zn/W비가 0.5 미만인 경우에는, 가열 처리의 온도 상승에 따른 전계 효과 이동도의 저하의 억제가 충분하지 않은 경향이 있고, 그 저하도는, 예를 들면 Zn의 함유량이 제로일 때와 동등해질 수 있다. 전계 효과 이동도의 관점에서, Zn/W비는, 보다 바람직하게는 0.6 이상이고, 더욱 바람직하게는 1 이상이고, 특히 바람직하게는 3 이상이고, 가장 바람직하게는 5 이상이다.
한편, Zn/W비가 30 이하인 것에 의해, 산화물 반도체막을 채널층으로서 포함하는 반도체 디바이스(예를 들면 TFT)에 있어서, 그 OFF 전류를 작게 할 수 있다. OFF 전류를 작게 하는 관점에서, Zn/W비는, 보다 바람직하게는 20 이하이다. 또한, W 함유율의 증가, Zn/W비의 증가에 의해, 보다 큰 막두께까지 나노 결정 산화물 또는 비정질 산화물을 유지하는 것이 가능해진다. 그러나, Zn/(In+Zn) 원자비의 경우에 있어서, 0.2보다 작은 것이 전계 효과 이동도를 높게 하는 관점에서 바람직하다.
산화물 반도체막에서의 In, W 및 Zn의 함유량은, RBS(러더포드 후방 산란 분석)에 의해 측정된다. 이 측정 결과에 기초하여, W 함유율 및 Zn/W비가 산출된다. RBS에서의 분석을 실시할 수 없는 경우는, TEM-EDX(에너지 분산형 형광 X선 분석계를 부대하는 투과형 전자 현미경)에 의해 측정된다. 화학 조성 측정의 정확성 때문에, RBS에 의한 측정이 바람직하다. TEM-EDX를 이용하는 경우는 우선, 검량선 작성용의 시료로서, In, W, Zn 및 O로 이루어지고, 측정 대상인 산화물 반도체막에 가까운 조성을 가지며, 또한, RBS에 의한 분석을 실시할 수 있는 산화물 반도체막을 적어도 3개 이상 준비한다. 이어서, 이들 시료에 관해, RBS에 의해 In, W 및 Zn의 함유량을 측정함과 함께, TEM-EDX에 의해 In, W 및 Zn의 함유량을 측정한다. 이들 측정치로부터, TEM-EDX에 의한 In, W 및 Zn의 함유량의 측정치와, RBS에 의한 In, W 및 Zn의 함유량의 측정치의 관계를 나타내는 검량선을 작성한다. 그리고, 측정 대상인 산화물 반도체막에 관해, TEM-EDX에 의해 In, W 및 Zn의 함유량을 측정한 후, 이 측정치를, 상기 검량선에 기초하여 RBS에 의한 In, W 및 Zn의 함유량의 측정치로 변환한다. 이 변환된 값이, 측정 대상인 산화물 반도체막에 관한 In, W 및 Zn의 함유량이다.
본 실시형태에 따른 산화물 반도체막은, 스퍼터링법에 의해 성막하는 공정을 포함하는 제조 방법에 의해 얻을 수 있다. 이것은, 산화물 반도체막을 채널층으로서 포함하는 반도체 디바이스(예를 들면 TFT)에 있어서, 임계치 전압 Vth를 0∼4 V(나아가 2∼4 V)로 함과 함께, 높은 전계 효과 이동도를 실현하는 데에 있어서 유리하다. 또한, 산화물 반도체막을 채널층으로서 포함하는 반도체 디바이스(예를 들면 TFT)에 있어서, 그 OFF 전류를 작게 하면서, 상기 양호한 임계치 전압 Vth 및 전계 효과 이동도를 실현하는 데에 있어서 유리하다. 스퍼터링법에 의한 성막은, 그 중에서도 전계 효과 이동도를 높이는 데에 있어서 유효하다.
스퍼터링법이란, 성막실 내에 타겟과 기판을 대향시켜 배치하고, 타겟에 전압을 인가하여 희가스 이온으로 타겟의 표면을 스퍼터링하는 것에 의해, 타겟으로부터 타겟을 구성하는 원자를 방출시켜 기판 상에 퇴적시킴으로써 타겟을 구성하는 원자로 구성되는 막을 형성하는 방법을 말한다.
산화물 반도체막을 형성하는 방법으로는, 스퍼터링법 외에, 펄스 레이저 증착(PLD)법, 가열 증착법 등이 제안되어 있지만, 스퍼터링법을 이용하는 것이 상기 이유로 바람직하다.
스퍼터링법으로는, 마그네트론 스퍼터링법, 대향 타겟형 마그네트론 스퍼터링법 등을 이용할 수 있다. 스퍼터링시의 분위기 가스로서, Ar 가스, Kr 가스, Xe 가스를 이용할 수 있고, 이들 가스와 함께 산소 가스를 혼합하여 이용할 수도 있다.
또한, 본 실시형태에 따른 산화물 반도체막은, 스퍼터링법에 의한 성막후에 가열 처리하거나, 또는 스퍼터링법에 의해 성막을 행하면서 가열 처리함으로써 얻을 수도 있다. 이에 따라, 나노 결정 산화물 또는 비정질 산화물로 구성되는 산화물 반도체막을 얻기 쉬워진다. 또한, 이 방법에 의해 얻어지는 산화물 반도체막은, 이것을 채널층으로서 포함하는 반도체 디바이스(예를 들면 TFT)에 있어서, 임계치 전압 Vth를 0∼4 V(나아가 2∼4 V)로 함과 함께, 높은 전계 효과 이동도를 실현하는 데에 있어서 유리하다. 또한, 산화물 반도체막을 채널층으로서 포함하는 반도체 디바이스(예를 들면 TFT)에 있어서, 그 OFF 전류를 작게 하면서, 상기 양호한 임계치 전압 Vth 및 전계 효과 이동도를 실현하는 데에 있어서 유리하다. 상기 방법에 의한 산화물 반도체막의 형성은, 그 중에서도 전계 효과 이동도를 높이는 데에 있어서 유효하다.
스퍼터링법에 의한 성막을 행하면서 실시하는 가열 처리는, 그 성막중에 기판을 가열함으로써 실시할 수 있다. 기판 온도는, 바람직하게는 100℃ 이상 250℃ 이하이다. 가열 처리의 시간은 성막 시간에 상당하고, 성막 시간은 형성하는 산화물 반도체막의 막두께에 따르지만, 예를 들면 10초∼10분 정도일 수 있다.
스퍼터링법에 의한 성막후에 실시하는 가열 처리도 마찬가지로, 기판을 가열함으로써 실시할 수 있다. 기판 온도는, 바람직하게는 100℃ 이상 250℃ 이하이다. 가열 처리의 분위기는, 대기중, 질소 가스중, 질소 가스-산소 가스중, Ar 가스중, Ar-산소 가스중, 수증기 함유 대기중, 수증기 함유 질소중 등, 각종 분위기이어도 좋다. 분위기 압력은, 대기압 외에, 감압 조건하(예를 들면 0.1 Pa 미만), 가압 조건하(예를 들면 0.1 Pa∼9 MPa)일 수 있지만, 바람직하게는 대기압이다. 가열 처리의 시간은, 예를 들면 3분∼2시간 정도일 수 있고, 바람직하게는 10분∼90분 정도이다. 본 실시형태에 따른 반도체 디바이스에 있어서, 산화물 반도체막의 적어도 일부에 산화물층(에치 스토퍼층, 게이트 절연막, 패시베이션막)이 접하지 않는 경우, 산소를 포함하는 분위기에서 가열 처리하는 것이 바람직하다. 이 산소를 포함하는 분위기에서 가열함으로써 얻어지는 산화물 반도체막은, 10-1 Ωcm 이상의 전기 저항률을 얻는 데에 있어서 유리하다. 또한, 이것을 채널층으로서 포함하는 반도체 디바이스(예를 들면 TFT)에 있어서, 임계치 전압 Vth를 0∼4 V(나아가 2∼4 V)로 함과 함께, 높은 전계 효과 이동도를 실현하는 데에 있어서도 유리하다. 또한, 산화물 반도체막을 채널층으로서 포함하는 반도체 디바이스(예를 들면 TFT)에 있어서, 그 OFF 전류를 작게 하면서, 상기 양호한 임계치 전압 Vth 및 전계 효과 이동도를 실현하는 데에 있어서도 유리하다.
[실시형태 2 : 반도체 디바이스]
본 실시형태에 따른 반도체 디바이스는, 실시형태 1의 산화물 반도체막을 포함한다. 본 실시형태의 반도체 디바이스는, 실시형태 1의 산화물 반도체막을 포함하기 때문에, 임계치 전압 Vth를 0∼4 V(나아가 2∼4 V)로 할 수 있음과 함께, 높은 전계 효과 이동도를 실현할 수 있다. 또한, 본 실시형태의 반도체 디바이스에 있어서, 그 OFF 전류를 작게 하면서, 상기 양호한 임계치 전압 Vth 및 전계 효과 이동도를 실현하는 것도 가능해진다. 반도체 디바이스란, 특별히 제한은 없지만, 실시형태 1의 산화물 반도체막을 채널층으로서 포함하는 TFT가 적합한 예이다.
도 1∼도 3은, 본 실시형태에 따른 반도체 디바이스(TFT)의 몇가지 예를 나타내는 개략도이다. 도 1에 나타내는 반도체 디바이스(10)는, 기판(11)과, 기판(11) 상에 배치된 게이트 전극(12)과, 게이트 전극(12) 상에 절연층으로서 배치된 게이트 절연막(13)과, 게이트 절연막(13) 상에 채널층으로서 배치된 산화물 반도체막(14)과, 산화물 반도체막(14) 상에 서로 접촉하지 않도록 배치된 소스 전극(15) 및 드레인 전극(16)을 포함한다.
도 2에 나타낸 반도체 디바이스(20)는, 산화물 반도체막(14) 상에 배치되고, 컨택트홀을 갖는 에치 스토퍼층(17)과, 에치 스토퍼층(17), 소스 전극(15) 및 드레인 전극(16) 상에 배치되는 패시베이션막(18)을 더 포함하는 것 외에는, 도 1에 나타낸 반도체 디바이스(10)와 동일한 구성을 갖는다. 도 2에 나타낸 반도체 디바이스(20)에 있어서, 도 1에 나타낸 반도체 디바이스(10)와 같이 패시베이션막(18)을 생략할 수도 있다. 도 3에 나타낸 반도체 디바이스(30)는, 산화물 반도체막(14), 소스 전극(15) 및 드레인 전극(16) 상에 배치되는 패시베이션막(18)을 더 포함하는 것 외에는, 도 1에 나타낸 반도체 디바이스(10)와 동일한 구성을 갖는다.
본 실시형태에 따른 반도체 디바이스는, 실시형태 1의 산화물 반도체막을 포함하고, 또한, 이 산화물 반도체막의 적어도 일부와 접하여 배치되는 층으로서, 나노 결정층 및 비정질층 중 적어도 어느 하나인 층(이하, 이 층을 「인접층」이라고도 함)을 더 포함하는 것이 바람직하다. 그 인접층을 형성함으로써, 그것과 접하여 형성되는 산화물 반도체막(14)이 인접층의 결정성의 영향을 받아, 나노 결정 산화물 또는 비정질 산화물로 구성되는 막이 되기 쉬워지고, 또한 이것에 따라 반도체 디바이스에 양호한 전계 효과 이동도를 부여할 수 있다. 그 인접층을 포함하는 반도체 디바이스에 의하면, 전술한 가열 처리의 온도가 높은 경우라 하더라도, 높은 전계 효과 이동도를 유지할 수 있다. 가열 처리의 온도가 보다 높은 경우라 하더라도 비정질 산화물로 구성되는 막을 유지할 수 있는 경우, 높은 전계 효과 이동도를 유지할 수 있다.
상기 인접층은, 그 전체가 나노 결정 및 비정질 중 적어도 어느 하나이어도 좋고, 산화물 반도체막과 접하는 부분이 나노 결정 및 비정질 중 적어도 어느 하나이어도 좋다. 후자의 경우에 있어서, 나노 결정 및 비정질 중 적어도 어느 하나인 부분은, 인접층에서의 막면방향에 걸쳐서 전체이어도 좋고, 산화물 반도체막과 접하는 표면의 일부이어도 좋다.
나노 결정층 및 비정질층 중 적어도 어느 하나인 인접층은, 산화물 반도체막(14)의 하지(하층)로서 산화물 반도체막(14)에 접하여 형성되는 층이어도 좋고, 산화물 반도체막(14)의 위에 접하여 형성되는 상층이어도 좋다. 또한, 본 실시형태에 따른 반도체 디바이스는 인접층을 2층 이상 포함할 수 있고, 이 경우 이들 인접층은, 산화물 반도체막(14)의 하층과 상층일 수 있다.
예를 들면 도 1에 나타낸 반도체 디바이스(10)에 있어서는, 게이트 절연막(13)이 상기 인접층이어도 좋다. 도 2에 나타낸 반도체 디바이스(20)에 있어서는, 게이트 절연막(13) 및/또는 에치 스토퍼층(17)이 상기 인접층이어도 좋다. 도 3에 나타낸 반도체 디바이스(30)에 있어서는, 게이트 절연막(13) 및/또는 패시베이션막(18)이 상기 인접층이어도 좋다.
상기 인접층은, 실리콘 및 알루미늄 중 적어도 어느 하나를 포함하는 산화물층인 것이 바람직하다. 인접층이 실리콘 및 알루미늄 중 적어도 어느 하나를 포함하는 산화물층인 것은, 전기 저항률을 10-1 Ωcm 이상으로 하기 위해서 유리하다. 또한, 반도체 디바이스에 양호한 전계 효과 이동도를 부여하는 데에 있어서도 유리하며, 특히 전술한 가열 처리의 온도가 높은 경우라 하더라도, 높은 전계 효과 이동도를 유지할 수 있는 반도체 디바이스를 제공하는 데에 있어서 유리하다. 또한, 인접층이 실리콘 및 알루미늄 중 적어도 어느 하나를 포함하는 산화물층인 것은, OFF 전류의 저감에도 유리해질 수 있다. 실리콘 및 알루미늄 중 적어도 어느 하나를 포함하는 산화물로는, 특별히 제한되지 않지만, 산화실리콘(SiOx), 산화알루미늄(AlmOn) 등을 들 수 있다.
다음으로, 본 실시형태에 따른 반도체 디바이스의 제조 방법에 관해 설명한다. 우선, 도 1에 나타낸 반도체 디바이스(10)의 제조 방법에 관해 설명하면, 이 제조 방법은 특별히 제한되지 않지만, 효율적으로 고특성인 반도체 디바이스(10)를 제조하는 관점에서, 도 4를 참조하여, 기판(11) 상에 게이트 전극(12)을 형성하는 공정(도 4의 (A))과, 게이트 전극(12) 상에 절연층으로서 게이트 절연막(13)을 형성하는 공정(도 4의 (B))과, 게이트 절연막(13) 상에 채널층으로서 산화물 반도체막(14)을 형성하는 공정(도 4의 (C))과, 산화물 반도체막(14) 상에 소스 전극(15) 및 드레인 전극(16)을 서로 접촉하지 않도록 형성하는 공정(도 4의 (D))을 포함하는 것이 바람직하다.
(1) 게이트 전극을 형성하는 공정
도 4의 (A)를 참조하여, 기판(11) 상에 게이트 전극(12)을 형성한다. 기판(11)은 특별히 제한되지 않지만, 투명성, 가격 안정성 및 표면 평활성을 높게 하는 관점에서, 석영 유리 기판, 무알칼리 유리 기판, 알칼리 유리 기판 등인 것이 바람직하다. 게이트 전극(12)은 특별히 제한되지 않지만, 내산화성이 높고 또한 전기 저항이 낮은 점에서, Mo 전극, Ti 전극, W 전극, Al 전극, Cu 전극 등인 것이 바람직하다. 게이트 전극(12)의 형성 방법은 특별히 제한되지 않지만, 기판(11)의 주면 위에 대면적으로 균일하게 형성할 수 있는 점에서, 진공 증착법, 스퍼터링법 등인 것이 바람직하다.
(2) 게이트 절연막을 형성하는 공정
도 4의 (B)를 참조하여, 게이트 전극(12) 상에 절연층으로서 게이트 절연막(13)을 형성한다. 게이트 절연막(13)의 형성 방법은 특별히 제한은 없지만, 대면적으로 균일하게 형성할 수 있는 점 및 절연성을 확보하는 점에서, 플라즈마 CVD(화학 기상 퇴적)법 등인 것이 바람직하다.
게이트 절연막(13)의 재질은 특별히 제한되지 않지만, 절연성의 관점에서는, 산화실리콘(SiOx), 질화실리콘(SiNy) 등인 것이 바람직하다. 또한, 게이트 절연막(13)을 전술한 인접층으로 하는 경우, 산화실리콘(SiOx), 산화알루미늄(AlmOn) 등의 실리콘 및 알루미늄 중 적어도 어느 하나를 포함하는 산화물인 것이 바람직하다.
(3) 산화물 반도체막을 형성하는 공정
도 4의 (C)를 참조하여, 게이트 절연막(13) 상에 채널층으로서 산화물 반도체막(14)을 형성한다. 전술한 바와 같이, 산화물 반도체막(14)은, 스퍼터링법에 의해 성막하는 공정을 포함하여 형성되는 것이 바람직하고, 예를 들면 스퍼터링법에 의한 성막후에 가열 처리하거나, 또는 스퍼터링법에 의해 성막을 행하면서 가열 처리함으로써 형성되는 것이 바람직하다. 스퍼터링법의 원료 타겟으로는, In-W-Zn-O 소결체를 이용한다. 소결체 타겟으로는, 예를 들면 일본 특허 출원 제2014-164142호, 일본 특허 출원 제2014-061493호에 기재된 것을 이용할 수 있다.
(4) 소스 전극 및 드레인 전극을 형성하는 공정
도 4의 (D)를 참조하여, 산화물 반도체막(14) 상에 소스 전극(15) 및 드레인 전극(16)을 서로 접촉하지 않도록 형성한다. 소스 전극(15) 및 드레인 전극(16)은, 특별히 제한은 없지만, 내산화성이 높고, 전기 저항이 낮고, 또한 산화물 반도체막(14)과의 접촉 전기 저항이 낮다는 점에서, Mo 전극, Ti 전극, W 전극, Al 전극, Cu 전극 등인 것이 바람직하다. 소스 전극(15) 및 드레인 전극(16)을 형성하는 방법은, 특별히 제한은 없지만, 산화물 반도체막(14)이 형성된 기판(11)의 주면 위에 대면적으로 균일하게 형성할 수 있는 점에서, 진공 증착법, 스퍼터링법 등인 것이 바람직하다. 소스 전극(15) 및 드레인 전극(16)을 서로 접촉하지 않도록 형성하는 방법은, 특별히 제한은 없지만, 대면적으로 균일한 소스 전극(15)과 드레인 전극(16)의 패턴을 형성할 수 있는 점에서, 포토레지스트를 사용한 에칭법에 의한 형성인 것이 바람직하다.
다음으로, 도 2에 나타낸 반도체 디바이스(20)의 제조 방법에 관해 설명하면, 이 제조 방법은, 컨택트홀(17a)을 갖는 에치 스토퍼층(17)을 형성하는 공정 및 패시베이션막(18)을 형성하는 공정을 더 포함하는 것 외에는 도 1에 나타낸 반도체 디바이스(10)의 제조 방법과 동일할 수 있고, 구체적으로는, 도 4 및 도 5를 참조하여, 기판(11) 상에 게이트 전극(12)을 형성하는 공정(도 4의 (A))과, 게이트 전극(12) 상에 절연층으로서 게이트 절연막(13)을 형성하는 공정(도 4의 (B))과, 게이트 절연막(13) 상에 채널층으로서 산화물 반도체막(14)을 형성하는 공정(도 4의 (C))과, 산화물 반도체막(14) 상에 에치 스토퍼층(17)을 형성하는 공정(도 5의 (A))과, 에치 스토퍼층(17)에 컨택트홀(17a)을 형성하는 공정(도 5의 (B))과, 산화물 반도체막(14) 및 에치 스토퍼층(17) 상에 소스 전극(15) 및 드레인 전극(16)을 서로 접촉하지 않도록 형성하는 공정(도 5의 (C))과, 에치 스토퍼층(17), 소스 전극(15) 및 드레인 전극(16) 상에 패시베이션막(18)을 형성하는 공정(도 5의 (D))을 포함하는 것이 바람직하다.
에치 스토퍼층(17)의 재질은 특별히 제한되지 않지만, 절연성의 관점에서는, 산화실리콘(SiOx), 질화실리콘(SiNy), 산화알루미늄(AlmOn) 등인 것이 바람직하다. 또한, 에치 스토퍼층(17)을 전술한 인접층으로 하는 경우, 산화실리콘(SiOx), 산화알루미늄(AlmOn) 등의 실리콘 및 알루미늄 중 적어도 어느 하나를 포함하는 산화물인 것이 바람직하다. 에치 스토퍼층(17)은, 상이한 재질로 이루어진 막의 조합이어도 좋다. 에치 스토퍼층(17)의 형성 방법은 특별히 제한은 없지만, 대면적으로 균일하게 형성할 수 있는 점 및 절연성을 확보하는 점에서, 플라즈마 CVD(화학 기상 퇴적)법, 스퍼터링법, 진공 증착법 등인 것이 바람직하다.
소스 전극(15), 드레인 전극(16)은, 산화물 반도체막(14)에 접촉시킬 필요가 있다는 점에서, 에치 스토퍼층(17)을 산화물 반도체막(14) 상에 형성한 후, 에치 스토퍼층(17)에 컨택트홀(17a)을 형성한다(도 5의 (B)). 컨택트홀(17a)의 형성 방법으로는, 드라이 에칭 또는 웨트 에칭을 들 수 있다. 그 방법에 의해 에치 스토퍼층(17)을 에칭하여 컨택트홀(17a)을 형성함으로써, 에칭부에 있어서 산화물 반도체막(14)의 표면을 노출시킨다.
도 2에 나타낸 반도체 디바이스(20)의 제조 방법에 있어서는, 도 1에 나타낸 반도체 디바이스(10)의 제조 방법과 동일하게 하여, 산화물 반도체막(14) 및 에치 스토퍼층(17) 상에 소스 전극(15) 및 드레인 전극(16)을 서로 접촉하지 않도록 형성한 후(도 5의 (C)), 에치 스토퍼층(17), 소스 전극(15) 및 드레인 전극(16) 상에 패시베이션막(18)을 형성한다(도 5의 (D)).
패시베이션막(18)의 재질은 특별히 제한되지 않지만, 절연성의 관점에서는, 산화실리콘(SiOx), 질화실리콘(SiNy), 산화알루미늄(AlmOn) 등인 것이 바람직하다. 또한, 패시베이션막(18)을 전술한 인접층으로 하는 경우, 산화실리콘(SiOx), 산화알루미늄(AlmOn) 등의 실리콘 및 알루미늄 중 적어도 어느 하나를 포함하는 산화물인 것이 바람직하다. 패시베이션막(18)은, 상이한 재질로 이루어진 막의 조합이어도 좋다. 패시베이션막(18)의 형성 방법은 특별히 제한은 없지만, 대면적으로 균일하게 형성할 수 있는 점 및 절연성을 확보하는 점에서, 플라즈마 CVD(화학 기상 퇴적)법, 스퍼터링법, 진공 증착법 등인 것이 바람직하다.
또한, 도 3에 나타낸 반도체 디바이스(30)와 같이, 에치 스토퍼층(17)을 형성하지 않고 백채널 에치(BCE) 구조를 채택하여, 산화물 반도체막(14), 소스 전극(15) 및 드레인 전극(16)의 위에 패시베이션막(18)을 직접 형성해도 좋다. 이 경우의 패시베이션막(18)에 관해서는, 도 2에 나타낸 반도체 디바이스(20)가 갖는 패시베이션막(18)에 관한 상기 기술이 인용된다.
실시예
<실시예 1∼실시예 16, 비교예 1∼비교예 2>
(1) 산화물 반도체막을 구비하는 반도체 디바이스(TFT)의 제작
다음 순서로 도 3에 나타낸 반도체 디바이스(30)와 유사한 구성을 갖는 TFT를 제작했다. 도 4의 (A)를 참조하여, 우선, 기판(11)으로서 50 mm×50 mm×두께 0.6 mm의 합성 석영 유리 기판을 준비하고, 그 기판(11) 상에 스퍼터링법에 의해 게이트 전극(12)으로서 두께 100 nm의 Mo 전극을 형성했다.
도 4의 (B)를 참조하여, 다음으로, 게이트 전극(12) 상에 플라즈마 CVD법에 의해 게이트 절연막(13)으로서, 비정질 산화물층인 두께 200 nm의 SiOx막 또는 SiNy막을 형성했다. 하기의 표 1에서의 「GI층」의 란에는, 각 실시예 및 비교예에서 이용한 게이트 절연막(13)의 재질을 기재하고 있다.
도 4의 (C)를 참조하여, 다음으로, 게이트 절연막(13) 상에, DC(직류) 마그네트론 스퍼터링법에 의해, 두께 10 nm의 산화물 반도체막(14)을 형성했다. 타겟의 직경 3 인치(76.2 mm)의 평면이 스퍼터면이었다. 이용한 타겟은, In-W-Zn-O의 소결체이며, 산화물 반도체막(14) 중의 W 함유율 및 Zn/W비가 표 1에 나타낸 바와 같이 되도록 소결체 중의 W 함유량 및 Zn 함유량을 조정해 두었다.
산화물 반도체막(14)의 형성에 관해 보다 구체적으로 설명하면, 스퍼터링 장치(도시하지 않음)의 성막실 내의 수냉되어 있는 기판 홀더 상에, 상기 게이트 전극(12) 및 게이트 절연막(13)이 형성된 기판(11)을 게이트 절연막(13)이 노출되도록 배치했다. 상기 타겟을 게이트 절연막(13)에 대향하도록 90 mm의 거리로 배치했다. 성막실 내를 6×10-5 Pa 정도의 진공도로 하고, 타겟을 다음과 같이 하여 스퍼터링했다.
우선, 게이트 절연막(13)과 타겟 사이에 셔터를 넣은 상태로, 성막실 내에 Ar(아르곤) 가스와 O2(산소) 가스의 혼합 가스를 0.5 Pa의 압력까지 도입했다. 혼합 가스 중의 O2 가스 함유율은 20 체적%였다. 타겟에 110 W의 DC 전력을 인가하여 스퍼터링 방전을 일으키고, 이것에 의해 타겟 표면의 클리닝(프리스퍼터)을 5분간 행했다.
이어서, 동일한 타겟에 110 W의 DC 전력을 인가하여, 성막실 내의 분위기를 그대로 유지한 상태로, 상기 셔터를 제거함으로써, 게이트 절연막(13) 상에 산화물 반도체막(14)을 성막했다. 또, 기판 홀더에 대해서는, 특별히 바이어스 전압은 인가하지 않았다. 또한, 기판 홀더를 수냉 또는 가열하여, 성막시 및 성막후의 기판(11)의 온도를 조정했다. 실시예 및 비교예 중, 하기 표 1에서의 「가열 처리」의 란에 「성막시」라고 기재되어 있는 예에서는, 성막시에 있어서 기판 홀더를 가열하여 기판 온도를 표 1에서의 「처리 온도」의 란에 기재되어 있는 온도로 조정함으로써 성막과 동시에 가열 처리를 실시했다. 이 경우에 있어서 가열 처리의 시간은 성막 시간에 상당한다. 한편, 실시예 및 비교예 중, 하기의 표 1에서의 「가열 처리」의 란에 「성막후」라고 기재되어 있는 경우는, 성막시에 있어서는 기판 홀더를 수냉하여 기판 온도를 20℃ 정도로 하고, 성막후(후술하는 바와 같이, 구체적으로는 소스 전극(15) 및 드레인 전극(16) 형성후)에 기판 홀더를 가열하여 기판 온도를 표 1에서의 「처리 온도」의 란에 기재되어 있는 온도로 조정함으로써 가열 처리를 실시했다. 이 경우에 있어서 성막 시간은, 예를 들면 산화물 반도체막(14)의 막두께가 5 nm인 경우(실시예 16)에 약 14초이고, 산화물 반도체막(14)의 막두께가 25 nm인 경우(실시예 1)에 약 70초였다. 모든 실시예 및 비교예에 있어서, 산화물 반도체막(14)의 두께가 표 1에 나타내는 바와 같이 되도록 성막 시간을 조정했다.
이상과 같이 하여, 산화물 소결체로부터 가공된 타겟을 이용한 DC(직류) 마그네트론 스퍼터링법에 의해 산화물 반도체막(14)을 형성했다. 산화물 반도체막(14)은, TFT에 있어서 채널층으로서 기능한다. 각 실시예 및 비교예에서 형성한 산화물 반도체막(14)의 막두께를 표 1에 나타낸다. 산화물 반도체막의 막두께는, 막단면을 투과 전자 현미경에 의해 관찰하여, 막의 최하면으로부터 최상면까지의 거리를 측정하여 관찰 배율로 나눔으로써 산출했다. 거리의 측정은 5점에서 실시하여 그 평균치로부터 막두께를 산출했다.
다음으로, 형성된 산화물 반도체막(14)의 일부를 에칭함으로써, 소스 전극 형성용부(14s), 드레인 전극 형성용부(14d) 및 채널부(14c)를 형성했다. 소스 전극 형성용부(14s) 및 드레인 전극 형성용부(14d)의 주면의 크기는 50 ㎛×50 ㎛, 채널 길이 CL(도 1의 (A) 및 (B)를 참조하여, 채널 길이 CL란, 소스 전극(15)과 드레인 전극(16) 사이의 채널부(14c)의 거리를 말함)은 30 ㎛, 채널폭 CW(도 1의 (A) 및 (B)를 참조하여, 채널폭 CW란, 채널부(14c)의 폭을 말함)은 40 ㎛로 했다. 채널부(14c)는, TFT가 75 mm×75 mm의 기판 주면 내에 3 mm 간격으로 세로 25개×가로 25개 배치되도록, 75 mm×75 mm의 기판 주면 내에 3 mm 간격으로 세로 25개×가로 25개 배치했다.
산화물 반도체막(14)의 일부의 에칭은, 체적비로 옥살산:물=5:95인 에칭 수용액을 조제하고, 게이트 전극(12), 게이트 절연막(13) 및 산화물 반도체막(14)이 이 순으로 형성된 기판(11)을 그 에칭 수용액에 40℃에서 침지함으로써 행했다.
도 4의 (D)를 참조하여, 다음으로, 산화물 반도체막(14) 상에 소스 전극(15) 및 드레인 전극(16)을 서로 분리하여 형성했다.
구체적으로는 우선, 산화물 반도체막(14)의 소스 전극 형성용부(14s) 및 드레인 전극 형성용부(14d)의 주면만이 노출되도록, 산화물 반도체막(14) 상에 레지스트(도시하지 않음)를 도포, 노광 및 현상했다. 이어서 스퍼터링법에 의해, 산화물 반도체막(14)의 소스 전극 형성용부(14s) 및 드레인 전극 형성용부(14d)의 주면 상에, 각각 소스 전극(15), 드레인 전극(16)인 두께 100 nm의 Mo 전극을 형성했다. 그 후, 산화물 반도체막(14) 상의 레지스트를 박리했다. 소스 전극(15)으로서의 Mo 전극 및 드레인 전극(16)으로서의 Mo 전극은 각각, TFT가 75 mm×75 mm의 기판 주면 내에 3 mm 간격으로 세로 25개×가로 25개 배치되도록, 하나의 채널부(14c)에 대하여 1개씩 배치했다.
실시예 및 비교예 중, 하기의 표 1에서의 「가열 처리」의 란에 「성막후」라고 기재되어 있는 경우는, 소스 전극(15) 및 드레인 전극(16) 형성후에 기판 홀더를 가열하여 기판 온도를 표 1에서의 「처리 온도」의 란에 기재되어 있는 온도로 조정함으로써 대기 분위기 중에서 가열 처리를 실시했다. 가열 처리의 시간은 약 14분으로 했다.
도 3을 참조하여, 다음으로, 산화물 반도체막(14), 소스 전극(15) 및 드레인 전극(16)의 위에 패시베이션막(18)을 형성했다. 패시베이션막(18)은, 비정질 산화물층인 두께 100 nm의 SiOx막을 플라즈마 CVD법에 의해 형성한 후, 그 위에 두께 200 nm의 SiNy막을 플라즈마 CVD법에 의해 형성한 구성, 또는 비정질 산화물층인 두께 100 nm의 AlmOn막을 스퍼터링법에 의해 형성한 후, 그 위에 두께 200 nm의 SiNy막을 플라즈마 CVD법에 의해 형성한 구성으로 했다. 비정질 산화물층이 SiOx막인 경우, 하기의 표 1에서의 「PV층」의 란에는 「SiOx」로 기재하고, 비정질 산화물층이 AlmOn막인 경우, 「PV층」의 란에는 「AlmOn」로 기재하고 있다.
다음으로, 소스 전극(15), 드레인 전극(16) 상의 패시베이션막(18)을 반응성 이온 에칭에 의해 에칭하여 컨택트홀을 형성함으로써 소스 전극(15), 드레인 전극(16)의 표면의 일부를 노출시켰다.
마지막으로, 질소 분위기 중 250℃ 30분간의 어닐링 처리(열처리)를 실시했다. 이 어닐링 처리는, 모든 실시예 및 비교예에 관해 행했지만, 실시예에 있어서는, 질소 분위기 중 250℃ 30분간의 어닐링 처리에 이어서, 질소 분위기 중 300℃ 30분간의 어닐링 처리도 실시했다. 이상에 의해, 산화물 반도체막(14)을 채널층으로서 구비하는 TFT를 얻었다.
(2) 산화물 반도체막의 결정성, W 함유율 및 Zn/W비
제작한 TFT가 구비하는 산화물 반도체막(14)의 결정성을 전술한 측정 방법 및 정의에 따라서 평가했다. 표 1에서의 「결정성」의 란에는, 나노 결정인 경우에는 「나노 결정」, 비정질인 경우에는 「비정질」로 기재하고 있다. 또한, 산화물 반도체막(14) 중의 In, W 및 Zn의 함유량을, RBS(러더포드 후방 산란 분석)에 의해 측정했다. 이들 함유량에 기초하여 산화물 반도체막(14)의 W 함유율(원자%) 및 Zn/W비(원자수비)를 각각 산출했다. 결과를 표 1에 나타낸다.
(3) 산화물 반도체막의 전기 저항률의 측정
소스 전극(15)과 드레인 전극(16)에 측정침을 접촉시켰다. 다음으로, 소스-드레인 전극 사이에 전압을 1 V부터 20 V로 변화시켜 인가하면서, 소스-드레인간 전류 Ids를 측정했다. Ids-Vgs의 그래프를 그렸을 때의 기울기가 저항 R이다. 이 저항 R과, 채널 길이 CL(30 ㎛), 채널폭 CW(40 ㎛), 막두께 t로부터, 전기 저항률은 R×CW×t/CL로서 구할 수 있다. 실시예의 산화물 반도체막은 모두 10-1 Ωcm 이상인 것을 확인했다. 한편, 비교예의 산화물 반도체막은 모두 10-1 Ωcm 미만인 것을 확인했다.
(4) 반도체 디바이스의 특성 평가
반도체 디바이스(10)인 TFT의 특성을 다음과 같이 하여 평가했다. 우선, 게이트 전극(12), 소스 전극(15) 및 드레인 전극(16)에 측정침을 접촉시켰다. 소스 전극(15)과 드레인 전극(16) 사이에 0.3 V의 소스-드레인간 전압 Vds를 인가하고, 소스 전극(15)과 게이트 전극(12) 사이에 인가하는 소스-게이트간 전압 Vgs를 -10 V부터 15 V로 변화시켜 그 때의 소스-드레인간 전류 Ids를 측정했다. 그리고, 소스-게이트간 전압 Vgs와 소스-드레인간 전류 Ids의 평방근〔(Ids)1/2〕의 관계를 그래프화했다(이하, 이 그래프를 「Vgs-(Ids)1/2 곡선」이라고도 함). Vgs-(Ids)1/2 곡선에 접선을 긋고, 그 접선의 기울기가 최대가 되는 점을 접점으로 하는 접선이 x축(Vgs)과 교차하는 점(x 절편)을 임계치 전압 Vth로 했다. 또한, 소스-게이트간 전압 Vgs가 -5 V일 때의 소스-드레인간 전류 Ids를 OFF 전류로 했다. 임계치 전압 Vth 및 OFF 전류는, 질소 분위기 중 250℃ 30분간의 어닐링 처리를 실시한 후(질소 분위기 중 300℃ 30분간의 어닐링 처리전)의 TFT에 관해 측정했다.
또한 하기 식〔a〕:
gm=dIds/dVgs 〔a〕
에 따라서, 소스-드레인간 전류 Ids를 소스-게이트간 전압 Vgs에 관해 미분함으로써 gm을 도출했다. 그리고 Vgs=8.0 V에서의 gm의 값을 이용하여, 하기 식〔b〕:
μfe=gmㆍCL/(CWㆍCiㆍVds) 〔b〕
에 기초하여 전계 효과 이동도 μfe를 산출했다. 상기 식〔b〕에서의 채널 길이 CL은 30 ㎛이고, 채널폭 CW는 40 ㎛이다. 또한, 게이트 절연막(13)의 캐패시턴스 Ci는 3.4×10-8 F/㎠로 하고, 소스-드레인간 전압 Vds는 0.3 V로 했다.
질소 분위기 중 250℃ 30분간의 어닐링 처리를 실시한 후의 전계 효과 이동도 μfe를, 표 1의 「이동도(250℃)」의 란에 나타내고 있다. 또한, 실시예에 관해 측정한 질소 분위기 중 300℃ 30분간의 어닐링 처리를 실시한 후의 전계 효과 이동도 μfe를, 표 1의 「이동도(300℃)」의 란에 나타내고 있다. 표 1에 나타낸 바와 같이, Zn/W비가 큰 쪽이, 이동도(250℃)와 이동도(300℃)의 차가 작다는 것을 알 수 있다.
[표 1]
Figure 112016089621962-pct00001
이번에 개시된 실시형태는 모든 점에서 예시이며, 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기 실시형태가 아니라 청구범위에 의해 제시되며, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
10, 20, 30 : 반도체 디바이스(TFT), 11 : 기판, 12 : 게이트 전극, 13 : 게이트 절연막, 14 : 산화물 반도체막, 14c : 채널부, 14d : 드레인 전극 형성용부, 14s : 소스 전극 형성용부, 15 : 소스 전극, 16 : 드레인 전극, 17 : 에치 스토퍼층, 17a : 컨택트홀, 18 : 패시베이션막.

Claims (8)

  1. 나노 결정 산화물 또는 비정질 산화물로 구성되는 산화물 반도체막에 있어서,
    인듐, 텅스텐 및 아연을 함유하고,
    상기 산화물 반도체막 중의 인듐, 텅스텐 및 아연의 합계에 대한 텅스텐의 함유율은 0.5 원자%보다 크고 5 원자% 이하이며,
    상기 산화물 반도체막 중의 텅스텐에 대한 아연의 원자비(Zn/W비)가 3 이상 30 이하이고,
    전기 저항률은 10-1 Ωcm 이상인 것인, 산화물 반도체막.
  2. 제1항에 있어서,
    막두께는 2 nm 이상 25 nm 이하인 것인, 산화물 반도체막.
  3. 삭제
  4. 제1항에 있어서,
    스퍼터링법에 의해 성막하는 공정을 포함하는 제조 방법에 의해 얻어지는 산화물 반도체막.
  5. 제4항에 있어서,
    스퍼터링법에 의한 성막후에 가열 처리하거나, 또는 스퍼터링법에 의해 성막을 행하면서 가열 처리함으로써 얻어지는 산화물 반도체막.
  6. 제1항, 제2항, 제4항 또는 제5항 중 어느 한 항에 기재된 산화물 반도체막을 포함하는 반도체 디바이스.
  7. 제6항에 있어서,
    상기 산화물 반도체막의 적어도 일부와 접하여 배치되는 층을 더 포함하고,
    상기 층은, 나노 결정층과 비정질층 중 적어도 어느 하나인 것인, 반도체 디바이스.
  8. 제7항에 있어서,
    상기 층은 실리콘과 알루미늄 중 적어도 어느 하나를 포함하는 산화물층인 것인, 반도체 디바이스.
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