KR101873281B1 - 안티퓨즈 메모리 셀 - Google Patents

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Abstract

가변 두께 게이트 옥사이드를 가지는 안티퓨즈 메모리 셀. 상기 가변 두께 게이트 옥사이드는 상기 안티퓨즈 메모리 셀의 채널 부위 위에 제1 옥사이드를 증착하고, 상기 채널 부위의 얇은 옥사이드 영역에서 상기 제1 옥사이드를 제거한 다음에, 상기 얇은 옥사이드 영역에 제2 옥사이드를 열적으로 성장시킴으로써 형성된다. 상기 제2 옥사이드 성장은, 잔류하는 제1 옥사이드의 하부에서 발생하나, 그 속도는 상기 얇은 옥사이드 영역에서의 열 옥사이드 성장 속도보다 작다. 그 결과, 상기 두꺼운 옥사이드 영역에 있는 제1 옥사이드와 제2 옥사이드의 조합의 두께가 상기 얇은 옥사이드 영역에 있는 제2 옥사이드보다 크다.

Description

안티퓨즈 메모리 셀{Anti-fuse memory cell}
본 발명은 일반적으로 비휘발성 메모리(non-volatile memory)에 관한 것이다. 보다 구체적으로, 본 발명은 안티퓨즈 메모리 셀(anti-fuse memory 셀) 구조에 관한 것이다.
과거 30년 동안, 안티퓨즈 기술은 수많은 발명자, IC 디자이너 및 제조업자의 많은 관심을 끌어 왔다. 안티퓨즈는 통전(通電)) 상태로 변경가능한 구조, 바꿔 말하면 전기가 통하지 않다가 통하도록 상태를 변경하는 전자 디바이스이다. 마찬가지로, 이진(binary) 상태들이 프로그래밍 전압 또는 전류와 같은, 전기 스트레스(electric stress)에 대한 반응으로 높은 저항(high resistance) 및 낮은 저항성(low resistance) 중의 어느 하나일 수 있다. 마이크로일렉트로닉(microelectronic) 산업에서 안티퓨즈들을 개발하여 적용하고자 하는 많은 시도들이 있어 왔으나, 지금까지 가장 성공한 안티퓨즈 어플리케이션은 액텔(Actel) 및 퀵로직(Quicklogic)에 의해 제조된 FGPA 디바이스들, 및 마이크론(Micron)에 의해 DRAM에 사용된 리던던시(redundancy) 또는 옵션(option) 프로그래밍에서 볼 수 있다.
등록된 미국특허들에 의해 입증된 안티퓨즈 개발의 진행과정 개요는 다음과 같다.
안티퓨즈 기술 개발은, 교차점들에서 전도체들 사이의 얇은 유전체(알루미늄 옥사이드)를 갖는 수평 및 수직 전도체의 어레이로 구축된 얇은 형성 적합성(formable) 다이오드 PROM을 개시하고 있는 미국 특허 3,423,646호에 의해 시작되었다. 이러한 NVM 메모리는 상기 교차점들의 일부에서 유전체(dielectric)의 천공을 통해 프로그램되었다. 형성 적합성 다이오드는, 충분한 크기(magnitude) 및 지속시간(duration)의 전압이 상기 교차점에 인가되어 알루미늄 옥사이드 중간층(intermediate layer)을 형성하게 하여 디바이스가 터널링 다이오드(tunnelling diode)로 동작할때까지 개회로(open circuit)로 동작한다.
미국특허3,634,929호는, 반도체 다이오드 위에 배치되어 그에 연결된 두(Al) 전도체를 이용한 얇은 유전체 커패시터(AlO2, SiO2 또는 Si3N4)로 구성된 안티퓨즈의 구조로 된, 금속간 반도체(inter-metal semiconductor) 안티퓨즈 어레이를 개시하였다.
MOS 커패시터 및 MOS 스위칭 소자를 이용하는 프로그램가능한 유전 ROM 메모리 구조가 미국특허 4,322,822호(McPherson)에 제시되었다. 이 셀은, 매설된 접점을 이용하여 MOS 트랜지스터에 연결된 게이트를 가지는 표준 기판-상-게이트-옥사이드 커패시터로서 형성되었다. MOS 스위치에 대한 것보다 안티퓨즈 커패시터에 대한 것을 더 작게 할 필요가 있는, 옥사이드 파괴(항복) 전압(breakdown voltage)을 낮추기 위하여, 커패시터 영역내에 V-자형 홈을 제안하였다. 커패시터가 폴리 게이트(poly gate)와 접지된 p-형 기판 사이에 형성되었기 때문에, 파괴 전압(rupture voltage)이 액세스 트랜지스터(access transistor)를 통해 커패시터에 인가되어야 하였다. 상기 액세스 트랜지스터의 게이트/드레인(Gate/Drain) 및 게이트/소스(Gate/Source) 엣지들(edges)이 제2 필드 옥사이드에 배치되어, 채널 영역에서 게이트 옥사이드가 더 두꺼워져서, 게이트/S-D 파괴 전압을 크게 향상시켰다.
미국 특허 4,507,757호(McElroy)는 애벌란치 정션 파괴(avalanche junction breakdown)를 통해 게이트 옥사이드 파괴 전압을 낮추는 방법을 제안하였다. McElroy의 원래 아이디어는 애벌란치 파괴를 국부적으로 유도하기 위하여 게이트된 다이오드(gated diode) 사용과 관련하여 진화되었고, 이는 다시 향상된 전자 터널링에 의해 유전체 파괴 전압을 낮추었지만, McElroy는 그와 다른, 아마도 더 중요한 요소들을 안티퓨즈 기술에 사실상 도입 또는 구현하였으며 다음과 같다: (a) 듀얼 게이트 옥사이드 안티퓨즈: 안티퓨즈 유전체보다 두꺼운 액세스 트랜지스터 게이트 옥사이드. McElroy의 듀얼 게이트 옥사이드 공정 공정 단계들은, 상대적으로 얇은 게이트 옥사이드를 위한 초기 게이트 산화, 더 얇은 게이트 옥사이드를 위한 영역들의 에칭, 및 후속의 게이트 산화이다. 이러한 과정이 이제 "I/O" 및 "1T" 디바이스들을 위한 표준 CMOS 기술들에 이용된다. (b) 액세스 트랜지스터가 안티퓨즈 확산(Drain) 노드에 연결되고, 모든 안티퓨즈 게이트들이 서로 연결되는, "공통-게이트(common-gate)"(평면형 DRAM류) 안티퓨즈 연결부. 이는 맥퍼슨 배치구조(McPherson arrangement)와 반대이며, 매설된 접점이 제거되므로 셀이 훨씬 밀집하게 된다. (c) 공통 안티퓨즈 게이트와 외부 접지(external ground) 사이의 제한 저항기(limiting registor). (d) 2-단자 안티퓨즈 MOS 디바이스(하프 트랜지스터: half transistor): McElroy는 단지 두 단자, 즉, D 및 G 만이 안티퓨즈 커패시터에 필요하다고 결론지었다. 소스(Source) 단자는 안티퓨즈 프로그래밍 또는 오퍼레이션에 사실상 필요하지 않으며, 액티브 영역으로부터 완전히 절연될 수 있다는 것이다. 벌크 연결(bulk connection) 또한 애벌란치 파괴를 제외하고는 아무런 역할도 하지 않는다. 그래서 소스 역할은, 국부 기판 전위가 D, B 및 S에 의해 형성된 기생(parasitic) n-p-n 디바이스의 이미터(emitter)를 순방향 바이어스하기 위해 증가하면, 애벌란치 파괴로부터 캐리어들을 모으는 것으로 국한된다.
1985년이 되어서야, 미국 특허 4,543,594호(Mohsen)가 리던던시 회복(redundancy repair)에 적합한 안티퓨즈 디자인을 제안하였다. 이러한 어플리케이션은 PROM보다 훨씬 낮은 밀도를 필요로 하기 때문에, 옥사이드를 파괴하는데 필요한 외부 고전압을 액세스 트랜지스터들을 실질적으로 통과시킴이 없이 공급하는 것을 용이하게 하였다. Mohsen의 안티퓨즈 구조는 도핑된 부위(doped region) 위의 얇은 옥사이드 폴리실리콘(polysilicon) 커패시터로 구성되었다. Mohsen은 기판에서 유래한 규소 또는 폴리실리콘 전극이 사용된 전극에서 유래한 규소가 절연층의 핀홀들(pin holes) 속으로 녹아 들어가 전도체를 제공한다고 생각하였으며, 그의 실험 데이터는 옥사이드 층이 대략 100A 두께를 가지고, 10 내지 500 ㎛2 사이의 면적을 갖는 경우, 12 내지 16 볼트의 전압에서 용융(fusion)이 발생하는 것을 보여주었다. 이러한 용융을 일으키는데 필요한 전류는 커패시터의 면적(㎛2) 당 0.1 ㎂ 보다 적고, 그 결과의 용융된 링크는 대략 0.5 내지 2K 옴(ohm)의 저항을 갖는다. 일단 용융되면 링크는 개방형 퓨즈로 회복하기(heal) 전에 약 1초 동안 실온에서 100 밀리암페어까지의 전류를 처리할 수 있다. 전자 이동 소진(electron migration wear-out)을 고려할 때, 링크의 소진 예상 수명은, 일단 용융되면, 실질적으로 3E8 시간보다 길다.
전류 스트레스 하의 안티퓨즈 자기치유(anti-fuse self-healing)의 가능성은, 일정한 퓨즈 스트레스(constant fuse stress)가 요구되었던 PROM류, PLD류 및 FPGA류와 같은 영역들에 이 기술을 적용하는데 주된 장애물인 것으로 드러났다. 후에, 안티퓨즈 치유 문제는 미국 4,823,181호에서 액텔(Actel) 사의 Mohsen 등에 의해 해결되었다. Actel은 실리콘 옥사이드 대신에 ONO 구조를 사용함으로써 신뢰성 있는 프로그램가능한 저 임피던스 안티퓨즈 소자를 구현하는 방법을 가르친다. Actel의 방법은 유전 파열(dielectric rupture) 후에 옴 접촉(ohmic contact)을 필요로 하였다. 이는 고농도로 도핑된 확산(heavily doped diffusion)을 이용함으로써 또는 두 금속 전극 사이에 ONO 유전체를 배치함으로써 달성되었다. 그 후, 비소 도핑된(Arsenic doped) 저부 확산 전극(bottom diffusion electrode)의 필요성이 미국 특허 4,899,205호에서 수정되었으며, 여기서 상부-폴리(top-poly) 또는 저부-확산(bottom-diffusion)이 고도로 도핑되는 것이 허용되었다.
미국 특허 5,019,878호는 드레인이 실리사이드화되면(silicided), 드레인에서 소스로 10 내지 15 볼트 범위의 프로그래밍 전압의 인가는 채널 부위를 가로지르는 용융 필라멘트(melt filament)를 확실하게 형성한다는 것을 가르쳐주었다. 특정 트랜지스터들을 용융하는 것을 제어하기 위해 게이트 전압이 인가될 수도 있다. IBM은 미국 특허 5,672,994호에서 유사한 효과를 나타내는 것으로 발견된 채널 안티퓨즈를 제안하였다. 이들은, 0.5㎛ 기술로, nmos 트랜지스터를 위한 BVDSS가 대략 6.5V 일 뿐만 아니라, 일단 S-D 펀치 스루(punch through)가 발생하면 소스와 드레인 사이에 수 킬로 옴의 누설(leakage)을 초래하는 영구적인 손상을 일으킨다는 사실을 발견하였다.
마이크론(Micron)의 미국 특허 5,241,496호 및 5,110,754호는 DRAM 셀 기반 안티퓨즈(트렌치 및 스택)를 개시하였다. 1996년에 Micron은 미국 특허 5,742,555호에서 안티퓨즈로서 웰-투-게이트 커패시터(well-to-gate capacitor)를 소개하였다. 미국 특허 6,087,707호는 폴리실리콘 에칭과 관련된 언더컷 결함들(undercut defects)을 제거하기 위한 방법으로 N-웰 커플링된 안티퓨즈(N-Well coupled anti-fuse)를 제안하였다. 미국 특허출원 공개 2002/0027,822호는 드레인 전극으로 N-Well을 사용하는 비대칭("불균형") 고전압 액세스 트랜지스터를 생성하기 위하여 n+ 부위들이 제거된 것을 제외하고는, 유사한 안티퓨즈 구조를 제안하였다.
미국 특허 6,515,344호는, 두 개의 대향 형태 확산 부위들 사이의 최소 크기 게이트를 사용하여 구현된 , 다양한 P+/N+ 안티퓨즈 구성들을 제안하였다.
미국 특허에 표준 딥 N-웰 공정(Deep N-Well process)을 사용하여 절연된 P-Well 에 구축된 nmos 안티퓨즈가 제안되어 있다. 딥 N-Well 기반 안티퓨즈의 다른 변형이 미국 특허 6,611,040호에 개시되어 있다.
미국 특허출원 공개 2002/0074,616호 및 2004/0023,440호는 다른 딥 N-Well 안티퓨즈들을 개시한다. 이 안티퓨즈들은 파울러 노드하임 전류(Fowler Nordheim current)가 아닌 직접 터널링 전류를 특징으로 하는 커패시터로 이루어져 있다. 이러한 적용예들은, 얇은 게이트 옥사이드 커패시터들(약 20A, 이는 0.13㎛ 공정의 트랜지스터들에 대하여 전형적임)의 경우 안티퓨즈 성능이 일반적으로 개선되었음을 확인시켜준다.
미국 특허 6,580,145호는, nmos(또는 pmos) 액세스 트랜지스터에 사용된 상대적으로 두꺼운 게이트 옥사이드와 커패시터를 위한 상대적으로 얇은 게이트 옥사이드로 된, 듀얼 게이트 옥사이드를 이용한, 전통적인 안티퓨즈 구조의 새로운 버전을 개시하였다. N-Well(또는 P-Well)이 안티퓨즈 커패시터의 저부 플레이트(bottom plate)로 사용된다.
트랜지스터의 S-G 및 D-G 유전체 부위들을 따로 브레이킹(breaking)함으로써 게이트를 통한 소스 드레인 단락(source drain short)을 만들어내는 아이디어가 미국 특허 6,597,234호에 개시되어 있다.
미국 특허출원 공개 2004/0004269호는, 추가의 주입(다이오드)을 통한 채널 하부의 헤비 도핑 및 더 얇은 게이트 옥사이드에 의해 퇴화된(degenerated) 커패시터의 게이트에 연결된 게이트를 가지는, MOS 트랜지스터로 구축된 안티퓨즈를 개시하였다. 파괴 전압이 커패시터의 저부 플레이트에 인가된다.
미국 특허 6,667,902호(Peng)에서, 펭(Peng)은 커패시터에 연결하고 워드 라인들(word lines)과 평행하게 작동하는 "로우 프로그램 라인들(row program lines)"을 도입함으로써 고전적인 평면형 DRAM-류 안티퓨즈 어레이를 개선하려고 시도하였다. 디코드되면, 로우 프로그램 라인들은 높은 프로그래밍 전압에 대한 액세스 트랜지스터의 노출을 최소화할 수 있으며, 그렇지 않으면 이미 프로그램된 셀들을 통해 그러한 노출이 발생한다. 펭과 퐁(Fong)은 또한 미국 특허 6,671,040호에서 프로그래밍 전류를 제어하는, 가변 전압을 가하는 것에 의해 그들의 어레이를 개량하고 있으며, 주장한 바에 의하면 게이트 옥사이드 파괴의 정도를 제어하여 다중레벨 또는 아날로그 저장 어플리케이션들을 허용한다.
최근에, 미국 특허출원 공개 2003/0202376호(Peng)는 단일 트랜지스터 구조를 사용하는 메모리 어레이를 제시하고 있다. 제안된 메모리 셀에서, Peng은 레귤러 NMOS 트랜지스터로부터 LDD 확산을 제거한다. 크로스-포인트 어레이 구조가, 수직 폴리 게이트 스트라이프들(poly gate stripes)을 교차하는 수평 액티브 영역(S/D) 스트라이프들로 형성된다. 드레인 접점들이 이웃하는 셀들 사이에서 공유되고, 수평 워드라인들에 연결된다. 소스 부위들이 또한 공유되며 플로팅(floating) 상태로 된다. Peng은, LDD 확산이 생략되면, 게이트 옥사이드 파괴 위치가 드레인 영역에서 충분히 멀어지고, D-G(드레인-게이트) 단락보다는 국부적인 N+ 부위가 형성된다고 추정한다. 이러한 부위가 형성되면, 게이트를 양으로 바이어스하고 전류를 드레인하는 게이트를 감지함으로써, 프로그램된 셀들이 검출될 수 있다. G-D 또는 S-D(소스-드레인) 단락 가능성을 줄이기 위하여, Peng은, 게이트 측벽 산화 공정의 변경을 통해 G-D 및 S-D 엣지들에서 게이트 옥사이드 두께를 증가시키는 것을 제안한다. Peng의 어레이는, 소스 및 드레인 부위들 모두가 메모리 셀에 존재하고, 로우 워드라인들(row wordlines)이 트랜지스터 드레인 부위들에 커플링되며, 칼럼 비트라인들(column bitlines)이 트랜지스터 게이트들로부터 형성되는 것을 필요로 한다. 이와 같은 특이한 연결은, 프로그램될 한 개를 제외한 디코드된 고 전압(1.8V 공정에서 8V)이 모든 드레인 라인들에 인가되는 것을 필요로 하는, Peng의 프로그래밍 및 판독 방법에 매우 특유한 것임에 틀림없다. 디코드된 고전압(8V)은 프로그램될 칼럼(column)의 게이트들에 인가되는 한편, 다른 게이트들은 3.3V로 유지된다.
Peng은 크로스-포인트 메모리 구조를 달성하고 있지만, 그의 어레이는 CMOS 공정 수정들 (LDD 제거, 엣지의 상대적으로 두꺼운 게이트 옥사이드)을 필요로 하며, 다음과 같은 단점들이 있다: (a) 로우 디코더들(row decoders), 칼럼 디코더들(column decoders) 및 감지 증폭기들(sense amplifiers) 모두가 광범위의 전압들(즉, 8V/3.3V/0V 또는 8V/1.8V/0V)을 스위칭하여야 한다. (b) 프로그램 오퍼레이션(program operation) 중에, 3.3V 칼럼 드라이버들이 프로그램된 셀들을 통해 8V 로우 드라이버들 또는 0V 드라이버들에 효과적으로 단락된다. 이는 어레이 크기에 많은 제한을 가져오며, 드라이버 크기에 영향을 미치고, 프로그래밍의 신뢰도 및 효과에 영향을 준다. (c) 모든 프로그램 오퍼레이션은, (프로그램된 칼럼을 제외한) 어레이 액티브 영역들 모두가 8V로 바이어스되는 것을 필요로 한다. 이는 큰 N++ 접합 누설 전류(leakage current)를 초래하고, 이는 다시 어레이 크기를 제한한다. (d) 게이트 옥사이드 파괴점(breaking spot)이 드레인에서 충분히 멀리 위치하고, 그래서 펀치 스루가 8V 바이어스에서 발생하지 않을 것으로 추정된다. 이와 동시에, 트랜지스터는 채널 영역에 대한 1.8V 바이어싱-커넥팅(biasing-connecting)에서 정확하게 작동하여야 한다. 이는 유의적인 공정 변경이 없으면 달성할 수 없다. (e) Peng은, LDD가 존재하지 않으면, 게이트 옥사이드가 소스 또는 드레인 엣지가 파괴되지(break) 않을 것이라고 추정한다. 하지만, 샤프한 엣지 둘레의 결함들 및 전계 집중 때문에, S/D 엣지가 옥사이드 파괴 가능성이 가장 높은 위치인 것이 당 분야에 알려져 있다.
Peng은 미국 특허출원 공개 2003/0206467호에서 몇 가지의 고전압 스위칭 문제를 해결하고자 하였다. 여기서, 워드라인 및 비트라인 상의 높은 블로킹 전압이 "플로팅" 워드라인 및 비트라인으로 대체되고, 채널로부터 소스 및 드레인 부위까지의 거리에 대한 제한이 변경되었다. 플로팅 워드라인 및 비트라인이 고전압 스위칭이 갖는 문제점을 경감해 줄 수 있다 하더라도, 위에서 설명한 근본적인 문제점은 전혀 해결하지 못한다. 게다가 이는 스위칭된 라인과 플로팅 라인 사이에 심각한 커플링 문제를 가져온다.
미국 특허출원공개 20060292755호(Parris)는, 안티퓨즈 소자의 프로그래밍의 신뢰도를 높이기 위한 시도로서, 옥사이드 파괴(breakdown 또는 rupture)의 영역을 국한시킴으로써(localize) 열 산화 공정(thermal oxide process)을 통해 형성된 조정가능하고, 가변적인 게이트 옥사이드 두께(tunable, variable gate oxide thickness)를 가지는 안티퓨즈 소자로서 웰-투-게이트(well-to-gate) 커패시터를 소개한다. Parris의 안티퓨즈 커패시터의 상태는, 옥사이드 파괴 부위내의 프로그램된 전도성 링크를 통해 상부 플레이트(top plate)로부터, 저부 플레이트로 작용하는 웰로 흐르는, 웰내의 전류를 감지함으로써 검출된다. Parris의 안티퓨즈 커패시터는 트랜지스터로 기능하지 않는데, 그 이유는 "채널" 영역을 가지지 않기 때문이다. 웰 감지 스킴(well sensing scheme) 때문에, Parris는 각각의 안티퓨즈 커패시터가 분리된 웰 내에 형성되고, 대응하는 액세스 트랜지스터가 그 웰의 외부에 형성되는 것을 가르친다. 이러한 설계는, 액세스 트랜지스터들이 최소 설계 규칙 요건들(minimum design rule requirements)에 따라 웰에서 이격되어야 하기 때문에, 고밀도 어플리케이션들(high density applications)에 적합하지 않게 된다. 따라서, Parris의 메모리 어레이는 면적 효율(area efficiency)이 낮다.
오늘날, 안티퓨즈 개발은 3-차원 얇은 구조들 및 특수한 금속간 물질들에 대해 집중되어 있다. 이러한 안티퓨즈 기술들은, 표준 CMOS 공정에 이용할 수 없는 추가의 공정 단계들을 필요로 함으로써, 프로그램가능성(programmability)이 디바이스 수명 주기 단축의 문제점과 지속적인 칩 개발 비용 상승의 문제를 극복하는데 도움을 줄 수 있는 분야인, 전형적인 VLSI 및 ASIC 디자인에 안티퓨즈 적용을하지 못하게 한다. 따라서, 당 분야에서 표준 CMOS 공정를 이용한 신뢰성있는 안티퓨즈 구조들을 필요로 함이 분명하다.
선행기술의 모든 안티퓨즈 셀들 및 어레이들은 특별한 처리 단계들을 필요로 하거나 또는, MOS 스위칭 소자들의 고 전압 노출에 시달려서, 제조가능성(manufacturability) 및 신뢰성에 문제가 초래되고 있다. 또한, 상기한 것들은, Peng의 단일 트랜지스터 셀을 제외하고는, 저 밀도 메모리 어플리케이션으로 국한되며, Peng의 단일 트랜지스터 셀은 제조가능성이 매우 불확실하다.
따라서, 어떠한 부가적인 처리 단계들 없이, 표준 CMOS 기술로 구현하기에 적합한, 간단하면서 신뢰성 있으며, 고밀도인, 안티퓨즈 어레이 구조(architecture)를 제공할 필요가 있다.
본 발명의 하나의 목적은, 폴리실리콘 게이트(polysilicon gate)와 기판의 액티브 영역(active area) 사이에 형성된 가변 두께 게이트 옥사이드(또는 산화막)의 얇은 게이트 옥사이드 영역(thin gate oxide area)을 최소화함으로써 높은 신뢰도를 가지는 안티퓨즈 메모리 셀을 제공함으로써, 종래의 안티퓨즈 어레이들의 단점들 중 적어도 하나를 제거 또는 완화하는 것이다.
제1 측면에서, 안티퓨즈 트랜지스터를 위한 가변 두께 게이트 옥사이드를 형성하는 방법이 제공된다. 상기 방법은, 안티퓨즈 트랜지스터의 채널 부위에 제1 옥사이드를 성장시키는 단계; 상기 채널 부위의 얇은 옥사이드 영역에서 제1 옥사이드를 제거하는 단계; 상기 얇은 옥사이드 영역에, 그리고 상기 제1 옥사이드 하부의 상기 채널 부위의 두꺼운 게이트 옥사이드 영역(thick gate oxide area)에 제2 옥사이드를 열적으로 성장시켜, 상기 두꺼운 게이트 옥사이드 영역의 제1 옥사이드와 제2 옥사이드의 조합이 상기 얇은 옥사이드 영역의 제2 옥사이드 보다 큰 두께를 갖게 하는 단계; 및 상기 채널 부위로부터 전류를 받기 위하여 상기 두꺼운 옥사이드 영역에 인접하는 확산 부위를 형성하는 단계를 포함한다. 상기 제1 측면의 하나의 구체예에 의하면, 제1 옥사이드 하부의 제2 옥사이드가 얇은 옥사이드 영역의 제2 옥사이드보다 얇다. 상기 제1 측면의 또 하나의 구체예에 의하면, 본 방법은, 전도성 링크(conductive link)가 채널과 공통 게이트(common gate) 사이에 형성될 때, 공통 게이트로부터의 전류를 감지하기 위하여 상기 확산 부위와 전기 접촉하는 비트라인 접점을 형성하는 단계를 더 포함한다.
상기 제1 측면의 다른 또 하나의 구체예에 의하면, 열적 성장단계는 얇은 옥사이드 영역에서 제2 옥사이드를 제1 속도(rate)로 성장시키는 단계, 및 두꺼운 게이트 옥사이드 영역에서 제2 옥사이드를 상기 제1 속도 보다 낮은 제2 속도로 성장시키는 단계를 포함한다. 이 구체예에 있어서, 얇은 옥사이드 영역에 제2 옥사이드를 제1 속도로 성장시키는 단계는, 얇은 옥사이드 영역의 기판 표면을 제1 깊이로 소모시키는(consuming) 단계를 포함하고, 상기 두꺼운 게이트 옥사이드 영역에 제2 옥사이드를 성장시키는 단계는 상기 두꺼운 게이트 옥사이드 영역의 기판 표면을 상기 제1 깊이 보다 낮은 제2 깊이로 소모시키는 단계를 포함한다. 열적 성장 단계는 상기 두꺼운 게이트 옥사이드 영역과 상기 얇은 게이트 옥사이드 영역 사이에 각진(angled) 옥사이드 영역을 형성시키는 단계를 더 포함할 수 있으며, 여기서 상기 각진 옥사이드 영역의 두께는 상기 두꺼운 게이트 옥사이드 영역의 제2 옥사이드와 제1 옥사이드의 조합 두께와 다르며, 상기 얇은 옥사이드 영역의 제2 옥사이드 두께와 다르다. 이 구체예에서, 본 방법은 상기 제1 옥사이드, 상기 제2 옥사이드, 및 상기 각진 옥사이드 영역 위에 공통 게이트를 형성하는 단계를 더 포함한다.
제2 측면에서, 가변 두께 게이트 옥사이드를 갖는 안티퓨즈 메모리 셀이 제공된다. 본 발명의 안티퓨즈 메모리 셀은, 기판 내의 채널 부위, 제1 옥사이드, 제2 옥사이드, 확산 부위, 절연부(isolation), 및 상기 제1 옥사이드와 상기 제2 옥사이드 위의 게이트를 포함한다. 상기 제1 옥사이드는 채널 부위의 두꺼운 옥사이드 영역에 형성된다. 상기 제2 옥사이드는 상기 채널 부위의 얇은 옥사이드 영역 및 상기 제1 옥사이드 하부에서 상기 두꺼운 옥사이드 영역에 형성된다. 상기 확산 부위는 상기 채널 부위로부터 전류를 받기 위하여 상기 두꺼운 옥사이드 영역에 인접한다. 상기 절연부는 상기 얇은 게이트 옥사이드 영역에 인접한다. 상기 게이트는 상기 제1 옥사이드와 상기 제2 옥사이드 위에 형성된다.
제2 측면의 하나의 구체예에 의하면, 제1 옥사이드 하부에서 제2 옥사이드의 두께는 얇은 옥사이드 영역에 있는 제2 옥사이드 두께보다 얇고, 상기 두꺼운 옥사이드 영역에 있는 제1 옥사이드와 제2 옥사이드의 조합이 상기 얇은 옥사이드 영역에 있는 제2 옥사이드의 두께보다 두껍다. 이 구체예에서, 상기 얇은 옥사이드 영역에 있는 제2 옥사이드는 기판 내로 제1 깊이로 연장하고, 상기 두꺼운 옥사이드 영역에 있는 제2 옥사이드는 기판 내로 상기 제1 깊이보다 낮은 제2 깊이로 연장한다.
제2 측면의 또 하나의 구체예에 의하면, 본 발명의 안티퓨즈 메모리 셀은, 두꺼운 게이트 옥사이드 영역과 얇은 게이트 옥사이드 영역 사이에 각진 옥사이드 영역(angled oxide area)을 더 포함하고, 상기 각진 옥사이드 영역은 상기 두꺼운 게이트 옥사이드 영역에 있는 제1 옥사이드와 제2 옥사이드의 조합과도 다르고, 상기 얇은 옥사이드 영역에 있는 제2 옥사이드와도 다른 두께를 갖는다.
제2 측면의 다른 또 하나의 구체예에 의하면, 상기 게이트는 워드라인에 연결되고, 상기 확산 부위는 비트라인에 연결된다. 대안적으로, 본 발명의 안티퓨즈 메모리 셀은 상기 확산 부위에 인접한 액세스 트랜지스터, 상기 액세스 트랜지스터에 인접한 또 하나의 확산 부위를 포함하며, 상기 또 하나의 확산 부위는 비트라인에 연결된다. 이 특정 구체예에서, 상기 액세스 트랜지스터는, 상기 두꺼운 게이트 옥사이드 영역에 있는 제1 옥사이드와 제2 옥사이드의 조합에 대응하는 게이트 옥사이드 두께를 갖는다.
본 발명의 다른 측면들 및 특징들은, 첨부 도면을 참조한 본 발명의 특정 구체예들에 대한 다음의 설명으로부터, 당 분야의 통상의 기술자에게 명백하게 될 것이다.
이하, 본 발명의 구체예들을 단지 예시의 방법으로 첨부 도면을 참조하여 설명하기로 한다. 첨부 도면에서;
도 1은 DRAM-타입 안티퓨즈 셀의 회로이고;
도 2는 도 1의 DRAM-타입 안티퓨즈 셀의 평면 레이아웃(planar layout)이며;
도 3은 도 2의 DRAM-타입 안티퓨즈 셀의 x-x선 단면도이고;
도 4는 본 발명의 하나의 구체예에 의한 안티퓨즈 트랜지스터의 단면도이며;
도 5a는 도 4의 안티퓨즈 트랜지스터의 평면 레이아웃이고;
도 5b는 대안적인 OD2 마스크 구조를 보여주는 도 4의 안티퓨즈 트랜지스터의 평면 레이아웃이며;
도 6은 본 발명의 안티퓨즈 트랜지스터를 위하여 가변 두께 게이트 옥사이드를 형성하는 방법의 흐름도(flow chart)이고;
도 7a-7c는 도 6의 공정 단계들에 의한 가변 두께 게이트 옥사이드의 형성과정을 도시한 것이며;
도 8a-8c는 가변 두께 게이트 옥사이드의 대안적인 형성 방법을 도시한 것이고;
도 9는 도 8c에 나타낸 가변 두께 게이트 옥사이드의 확대도이며;
도 10은 도 8a-8c에 도시된 대안적인 제작 방법에 따라 제작된 안티퓨즈 트랜지스터 메모리 셀의 단면도이고;
도 11의 (가)는 본 발명의 하나의 구체예에 의한 안티퓨즈 트랜지스터의 평면 레이아웃이며;
도 11의 (나)는 도 11의 (가)의 안티퓨즈 트랜지스터의 A-A선 단면도이고;
도 12는 도 11a의 안티퓨즈 트랜지스터의 확대 평면 레이아웃이며;
도 13은 본 발명의 하나의 구체예에 의한 도 11의 (가)의 안티퓨즈 트랜지스터를 사용한 메모리 어레이의 평면 레이아웃이고;
도 14는 본 발명의 다른 구체예에 의한 안티퓨즈 트랜지스터의 확대 평면 레이아웃이며;
도 15는, 도 14의 안티퓨즈 트랜지스터를 사용한, 본 발명의 하나의 구체예에 의한 메모리 어레이의 평면 레이아웃이고;
도 16a는 본 발명의 하나의 구체예에 의한 2-트랜지스터 안티퓨즈 메모리 셀(two-transistor anti-fuse memory cell)의 평면 레이아웃이며;
도 16a의 (가)는 도 16a의 (가)의 2-트랜지스터 안티퓨즈 메모리 셀의 B-B선 단면도이고;
도 16b는 열적 산화 공정을 이용하여 형성된 대안적인 2-트랜지스터 안티퓨즈 메모리 셀의 단면도이며;
도 17은 도 16a의 2-트랜지스터 안티퓨즈 메모리 셀을 사용한, 본 발명의 하나의 구체예에 의한 메모리 어레이의 평면 레이아웃이고;
도 18은, 2-트랜지스터 안티퓨즈 메모리 셀을 사용한, 본 발명의 하나의 대안적인 구체예에 의한 메모리 어레이의 평면 레이아웃이며;
도 19-23은 본 발명의 구체예들에 의한 대안적인 안티퓨즈 메모리 셀들의 평면 레이아웃들이고; 그리고
도 24-27은 본 발명의 구체예들에 의한 대안적인 2-트랜지스터 안티퓨즈 메모리 셀들의 평면 레이아웃들이다.
일반적으로, 본 발명은 비휘발성 원-타임-프로그래머블(one-time-programmable: OTP) 메모리 어레이 용도로 사용될 수 있는 가변 두께 게이트 옥사이드 안티퓨즈 트랜지스터 디바이스를 제공한다. 본 발명의 안티퓨즈 트랜지스터는, 표준 CMOS 기술로 제작될 수 있으며, 소스 확산부(source diffusion), 게이트 옥사이드 및 폴리실리콘 게이트를 가지는 표준 트랜지스터 소자로서의 구조형태를 갖는다. 폴리실리콘 게이트 하부의 가변 게이트 옥사이드는 두꺼운 게이트 옥사이드 부위와 얇은 게이트 옥사이드 부위로 구성되며, 여기서 상기 얇은 게이트 옥사이드 부위는 국소화 파괴전압 구역(localized breakdown voltage zone)으로서의 역할을 한다. 상기 폴리실리콘 게이트와 상기 채널 부위 사이의 전도성 채널은 프로그래밍 오퍼레이션 중에 국소화 파괴전압 구역에 형성될 수 있다. 메모리 어레이 어플리케이션에 있어서, 상기 폴리실리콘 게이트에 인가된 워드 라인 읽기 전류(wordline read current)는, 상기 안티퓨즈 트랜지스터의 채널을 개재하여, 상기 소스 확산부에 연결된 비트라인을 통해 감지될 수 있다. 보다 구체적으로, 본 발명은 OTP 메모리들에 적합한 안티퓨즈 셀로서 스플리트 채널 MOS 구조들(split channel MOS structures)을 이용하는 효과적인 방법을 제공한다.
아래의 설명에서, 용어 MOS는 임의의 FET 또는 MIS 트랜지스터, 하프-트랜지스터 또는 커패시터 구조를 가리키는데 사용된다. 본 발명 구체예들의 설명을 간단하게 하기 위하여, 이하에서 게이트 옥사이드들에 대한 참조는, 유전 물질, 옥사이드, 또는 옥사이드와 유전 물질의 조합을 포함하는 것으로 이해되어야 한다.
위에서 검토한 바와 같이, 스토리지 커패시터(storage capacitor)로서 평면형 커패시터 대신에 안티퓨즈로서 평면형 커패시터를 사용하는 DRAM-타입 메모리 어레이는 미국특허 6,667,902호에 설명된 바와 같이 이미 알려져 있다. 도 1은 이러한 메모리의 회로도이고, 도 2 및 3 각각은 도 1의 공지된 안티퓨즈 메모리 셀의 평면도 및 단면도이다. 도 1의 메모리 셀은 안티퓨즈 디바이스(12)의 저부 플레이트에 비트라인(BL)을 커플링하기 위한 패스(pass) 트랜지스터 또는 액세스 트랜지스터(10)를 포함한다. 워드라인(WL)은 턴-온(turn on) 하기 위하여 액세스 트랜지스터(10)의 게이트에 커플링되고, 셀 플레이트 전압(cell plate voltage: Vcp)은 안티퓨즈 디바이스(12)를 프로그래밍하기 위하여 안티퓨즈 디바이스(12)의 상부 플레이트(top plate)에 커플링된다.
도 2 및 3에서 볼 수 있는 바와 같이, 액세스 트랜지스터(10) 및 안티퓨즈 디바이스(12)의 레이아웃은 매우 간단하며 단순하다. 액세스 트랜지스터(10)의 게이트(14) 및 안티퓨즈 디바이스(12)의 상부 플레이트(16)는 액티브 영역(18)에 걸쳐 연장하는 동일한 층의 폴리실리콘으로 만들어진다. 각 폴리실리콘 층 하부의 액티브 영역(18)에서, 폴리실리콘의 하부 액티브 영역으로부터의 전기적인 절연을 위하여, 게이트 유전체(gate dielectric)라고도 알려져 있는, 얇은 게이트 옥사이드(20)가 형성된다. 게이트(14)의 양측에 확산 부위들(22 및 24)이 있고, 확산 부위(24)는 비트라인에 커플링된다. 도시되지 않지만, 당 분야의 기술자는 측벽 스페이서 형성(sidewall spacer formation), 저농도로 도핑된 확산부들(lightly doped diffusions: LDD), 그리고 확산 및 게이트 실리사이드화(diffusion and gate silicidation)와 같은 표준 CMOS 공정이 적용될 수 있음을 이해할 것이다. 고전적인 단일 트랜지스터 및 커패시터 셀 구조 형태가 널리 이용되고 있지만, 트랜지스터-온리 안티퓨즈 셀(transistor-only anti-fuse cell)이 고-밀도 어플리케이션들에서 얻을 수 있는 반도체 어레이 영역 세이빙(saving)으로 인해 더 바람직하다. 이러한 트랜지스터-온리 안티퓨즈 셀은 신뢰할 수 있어야 하는 한편, 저 비용 CMOS 공정으로 제조하기 위해 간단하여야 한다.
도 4는 임의의 표준 CMOS 공정으로 제조될 수 있는, 본 발명의 하나의 구체예에 의한 안티퓨즈 트랜지스터의 단면도를 도시한 것이다. 도시된 이 구체예에서, 상기 안티퓨즈 트랜지스터는, 간단한 박막 게이트 옥사이드, 또는 하나의 플로팅 확산 단자를 갖는 입력/출력 MOS 트랜지스터와 거의 동일하다. 스플리트-채널 커패시터 또는 하프-트랜지스터라고도 불리우는 상기 안티퓨즈 트랜지스터는, 폴리실리콘 게이트와 기판 사이의 퓨즈 링크가 특정 부위로 예측가능하게 국소화되도록 신뢰성 있게 프로그램될 수 있다. 도 4는 디바이스의 채널 길이를 따라 취해진 단면도로서, 도시된 구체예의 디바이스는 p-채널 디바이스이다. 당 분야의 기술자는, 본 발명이 n-채널 디바이스로 구현될 수 있음을 이해할 것이다.
안티퓨즈 트랜지스터(100)는, 기판 채널 부위(104)에 형성된 가변 두께 게이트 옥사이드(102), 폴리실리콘 게이트(106), 측벽 스페이서들(108), 필드 옥사이드 부위(field oxide region: 109), 확산 부위(110), 및 확산 부위(110)에 있는 LDD 부위(114)를 포함한다. 비트라인 접점(116)이 확산 부위(110)와 전기 접촉 상태로 도시되어 있다. 상기 가변 두께 게이트 옥사이드(102)는 두꺼운 옥사이드와 얇은 게이트 옥사이드로 이루어지며, 상기 채널 길이부의 일부가 상기 두꺼운 게이트 옥사이드에 의해 커버되고, 상기 채널 길이부의 나머지가 상기 얇은 게이트 옥사이드에 의해 커버되도록 되어 있다. 일반적으로, 상기 얇은 게이트 옥사이드는 옥사이드 (절연)파괴가 발생할 수 있는 부위이다. 한편으로 확산 부위(110)와 만나는 상기 두꺼운 게이트 옥사이드 엣지는, 게이트 옥사이드 파괴가 방지되고, 프로그램된 안티퓨즈 트랜지스터를 위하여 게이트(106)와 확산 부위(110)사이의 전류가 흐르게 되는, 액세스 엣지를 한정한다. 두꺼운 옥사이드 부분이 상기 채널 부위로 연장하는 거리는 마스크 등급(mask grade)에 좌우되며, 두꺼운 옥사이드 부분의 길이는 동일한 칩에 형성된 고전압 트랜지스터의 최소 길이 이상으로 형성되는 것이 바람직하다.
바람직한 구체예에서, 확산 부위(110)는, 폴리실리콘 게이트(106)로부터의 전류를 감지하기 위하여 비트라인 접점(116), 또는 다른 라인을 통해 비트라인에 연결되며, 프로그래밍 전압들 또는 전류들을 수용하도록 도핑될 수 있다. 이 확산 부위(110)는, 상기 가변 두께 게이트 옥사이드(102)의 두꺼운 옥사이드 부분에 인접하게 형성된다. 안티퓨즈 트랜지스터(100)의 엣지를 높은 전압 손상(high voltage damage), 또는 전류 누설(current leakage)로부터 더 보호하기 위하여, 살리사이드(salicide) 보호 옥사이드라고 알려지기도 한, 레지스터 보호 옥사이드(resistor protection oxide : RPO)가 제작 공정 중에 금속 입자들이 측벽 스페이서(108)의 엣지로부터 더욱 이격되도록 하기 위하여 도입된다. RPO는 살리사이드화 공정 중에 폴리실리콘 게이트(106)의 일부 및 확산부위(110)의 일부 만을 살리사이드화로부터 보호하기 위하여 사용되는 것이 바람직하다.
잘 알려진 바와 같이, 살리사이드화된 트랜지스터가 더 높은 누설을 가지므로 더 낮은 파괴전압을 갖는다는 것이 알려져 있다. 그래서, 살리사이드화되지 않은 확산 부위(110)를 갖게 하면 누설이 줄어들 것이다. 확산 부위(110)는, 저 전압 트랜지스터 또는 고 전압 트랜지스터 또는 상기 둘의 조합이 되도록 도핑되어 동일하거나 상이한 확산 프로파일들을 가질 수 있다.
안티퓨즈 트랜지스터(100)의 단순화된 평면도가 도 5a에 도시되어 있다. 비트라인 접점(116)이 상기 평면도를 도 4의 대응하는 단면도와 방향을 맞추기 위한 시각적 참고점(visual reference point)으로 이용될 수 있다. 액티브 영역(118)은 채널 부위(104)와 확산 부위(110)가 형성된 디바이스의 부위이며, 이는 제작 공정 중에 OD 마스크에 의해 구획된다. 점선으로 된 윤곽(120)은 상기 두꺼운 게이트 옥사이드가 제작 공정 중에 OD2 마스크를 통해 형성될 영역들을 구획한다. 보다 구체적으로, 점선 윤곽(120)에 의해 둘러싸인 영역은 두꺼운 옥사이드가 형성될 부위들을 나타낸다. OD는 옥사이드가 형성될 기판 상의 부위들을 구획하기 위하여 CMOS 공정 중에 사용되는 옥사이드 구획 마스크(oxide definition mask)를 약칭한 것이고, OD2는 상기 제1 마스크와 다른 제2 옥사이드 구획 마스크를 지칭한다. 안티퓨즈 트랜지스터(100)를 제작하기 위한 CMOS 공정 단계들의 상세 내용은 후술하기로 한다. 본 발명의 하나의 구체예에 의하면, 액티브 영역(118)의 엣지들과 OD2 마스크의 맨 오른쪽 엣지에 의해 구획된 상기 얇은 게이트 옥사이드 영역이 최소화된다. 이 구체예에서, 상기 영역은 맨 오른쪽 OD2 마스크 엣지를 액티브 영역(118)의 평행한 엣지 쪽으로 옮김으로써 최소화될 수 있다.
도 5b는 도 5a의 안티퓨즈(100)를 대체 도시한 것이다. 도 5b에서, OD2 마스크(120)는 전체 메모리 어레이를 커버하도록 연장할 수도 있는 큰 영역으로 도시되어 있다. 위에서 검토한 바와 같이, OD2 마스크(120)는 상기 두꺼운 게이트 옥사이드가 형성될 영역을 구획한다. 두꺼운 게이트 옥사이드가 형성되지 않을 영역들을 구획하는 개구부들(openings: 121)이, OD2 마스크(120) 내에, 형성된다. 그 대신에, 얇은 게이트 옥사이드가 개구부들(openings: 121)에 의해 구획된 영역에서 성장될 것이다. 당 분야의 기술자는, 복수의 안티퓨즈 메모리 셀(100)이 일렬로 배열된 메모리 어레이 구조 형태에서, 하나의 직사각형 개구부가 모든 메모리 셀을 오버랩하여 각각의 액티브 영역(118)에 대한 얇은 게이트 옥사이드 영역을 구획할 수 있다는 것을 이해할 것이다.
안티퓨즈 트랜지스터(100)의 프로그래밍은 게이트와 하부 채널 사이에 영구적인 링크를 형성하기 위한 게이트 옥사이드 파괴에 기초하는 것이다. 게이트 옥사이드 파괴 조건들(전압 또는 전류 및 시간)은 주로, i) 게이트 유전체 두께 및 조성(composition), ii) 결함 밀도(defect density), 및 iii) 게이트 영역, 게이트/확산 페리메터에 의존한다. 안티퓨즈 트랜지스터(100)의 두꺼운 및 얇은 게이트 옥사이드의 조합은 결과적으로, 디바이스의 얇은 게이트 옥사이드 부분에서 국부적으로 낮아진 게이트 파괴 전압, 구체적으로 옥사이드 파괴 구역을 초래한다. 바꿔 말하면, 본 발명의 개시된 구조는 옥사이드 파괴가 얇은 게이트 옥사이드 부분으로 제한되는 것을 보장한다.
이에 더하여, 본 발명의 안티퓨즈 트랜지스터 구체예들은, 게이트 옥사이드 파괴 성능을 향상시키기 위하여, 전형적으로 금지된 게이트 옥사이드 디자인 레이아웃 및 포메이션을 위한 CMOS 제작 설계 룰(CMOS fabrication design rule for gate oxide design layout and formation)을 이용한다. 오늘날의 CMOS 공정들에서 모든 게이트 옥사이드 공정 단계들이 액티브 게이트 영역 내에서 균일한 게이트 옥사이드 두께를 가정하고 그에 대해 최적화된다. 가변 두께 게이트 옥사이드 디바이스들을 표준 CMOS 플로우(standard CMOS flow)에 도입할 경우, 추가적인 결함들(defects) 및 전계 장애들(electrical field disturbances)이 상기 두꺼운 및 얇은 게이트 옥사이드들 사이의 경계(boundary)에 생겨난다. 이러한 결함들은, 옥사이드 씨닝(oxide thinning), 상기 경계의 규소의 플라즈마 에칭(plasma etching of silicon), 세정 공정에서의 잔류물, 및 마스킹되지 않은 부위와 부분적으로 마스킹된 부위 사이에 서로 다른 열적 산화 속도로 인한 실리콘 리세스(silicon recess)를 포함한다. 상기한 효과들(effects)은 모두 상기 얇은 옥사이드 경계에서 트랩과 결함 밀도를 증가시키고, 이에 의해 누설이 증대되고 파괴 전압이 국부적으로 낮아진다. 따라서, 낮은 전압의, 콤팩트한 안티퓨즈 구조가 공정 변경 없이도 만들어질 수 있다.
전형적인 CMOS 공정에서, 확산 부위들, LDD 및 얇은 게이트 옥사이드 채널 주입(channel implantation)은, 얇은 게이트 옥사이드 트랜지스터들과 두꺼운 게이트 옥사이드 트랜지스터들에 대해서 서로 다르다. 본 발명의 하나의 구체예에 의하면, 안티퓨즈 트랜지스터들의 확산 부위들, LDD 및 채널 주입은, 얇은 게이트 옥사이드에 대응하는 저전압 형태이거나 두꺼운 게이트 옥사이드(I/O 옥사이드)에 대응하는 고전압 형태 또는 두 가지 모두일 수 있으나, 얻어진 얇은 게이트 옥사이드 역치 전압(threshold voltage)이 두꺼운 게이트 옥사이드 역치 전압보다 크기(magnitude)가 크지 않은 것을 전제로 한다.
본 발명의 하나의 구체예에 의한 표준 CMOS 공정에서 가변 두께 게이트 옥사이드를 생성하는 방법은 잘 알려진 2-단계 산화 공정을 이용하는 것이다. 이 공정을 요약한 흐름도가 도 6에 도시되고, 도 7a-7c는 이 공정의 특정 단계들에 대응하는 가변 두께 게이트 옥사이드 형성의 여러 단계들을 도시한다.
우선, 중간 게이트 옥사이드(intermediate gate oxide)가 단계(200)에서 OD 마스크에 의해 결정된 액티브 영역들 모두에서 성장된다. 도 7a에 있어서, 이는 기판의 채널 부위(302) 위의 중간 게이트 옥사이드(300)의 형성으로 도시된다. 후속 단계(202)에서, 중간 게이트 옥사이드(300)가 OD2 마스크를 사용하여 지정된 얇은 게이트 옥사이드 영역들 모두에서 제거된다. 도 7b는 중간 게이트 옥사이드(300)의 잔류 부분과 장래의 얇은 옥사이드 영역(304)을 보여준다. 최종의 게이트 옥사이드 형성 단계(204)에서, 얇은 옥사이드가 OD 마스크에 의해 최초로 구획된 액티브 영역들 모두에서 성장된다. 도 7c에서, 상기 얇은 게이트 옥사이드(306)가, 잔류 중간 게이트 옥사이드(300)와 얇은 옥사이드 영역(304) 위에서 성장된다. 이 구체예에서, 두꺼운 게이트 옥사이드는, 중간 게이트 옥사이드를 제거하는 단계와, 잔류 중간 게이트 옥사이드 위에 얇은 게이트 옥사이드를 성장시키는 단계의 조합에 의해 형성된다.
그 결과, 그와 같이 형성되고 단계(202) 중에 OD2 마스크에 의해 커버된, 두꺼운 게이트 옥사이드 영역은 중간 게이트 옥사이드(300)와 최종 얇은 게이트 옥사이드(306)가 합쳐진 게이트 옥사이드 두께를 갖는다. 동일한 과정이 둘 이상의 산화 단계를 위하여 연장될 수도 있고, 또는 다른 등가의 과정들이 동일한 다이(die) 상에서 둘 이상의 게이트 옥사이드 두께들을 산출하는데 이용될 수 있으며, 이는 적어도 하나의 두꺼운 게이트 옥사이드 마스크(OD2)에 의해 결정된다.
전형적으로, OD2 마스크는 비-임계적(non-critical) 마스킹 단계로 간주되고, 낮은 정밀도(low resolution)의 마스크가 사용되며, 설계 룰(design rule)은 액티브 게이트 영역들 위에 OD2 마스크의 큰 마진(margin)을 요구하지 않으며, 특히 액티브 게이트 영역 내에서 끝나는 OD2 마스크에 대한 규정은 없다. 본 발명에 의하면, OD2 마스크는, 드레인(즉, 확산 접점)위의 더 두꺼운 게이트 옥사이드와 대향 측(채널 또는 연결되지 않는 소스 측)위의 더 얇은 게이트 옥사이드를 특징으로 하는 스플리트-채널 안티퓨즈 구조를 형성하는, 액티브 게이트 영역 내에서 끝난다. 원칙적으로, 이 기술은 게이트 길이(폴리실리콘 라인 폭)가 공정 최소치(process minimum) 보다 커야 하고 실제 OD2 마스크 허용오차에 따르는 것을 요구하지만, 공정 또는 마스크 등급 변화를 전혀 요구하지 않는다. 상기 스플리트 채널 안티퓨즈 구조의 최소 게이트 길이는 두꺼운 및 얇은 게이트 옥사이드에 대한 최소 게이트 길이의 합에 근사할 수 있다. 당 분야의 기술자는, 마스크 허용오차에 기초하여 정확한 계산을 할 수 있으며, 게이트 길이는 OD2 마스크 허용오차를 엄격하게 함으로써 최소화될 수 있다.
일단 가변 두께 게이트 옥사이드가 형성되었으면, 추가의 표준 CMOS 공정 단계들이 단계(206)에서 이용되어, 도 4에 도시된 바와 같은 안티퓨즈 트랜지스터 구조를 완성할 수 있다. 이는, 예를 들어 폴리실리콘 게이트, LDD 부위들, 측벽 스페이서들, RPO, 및 확산 부위들의 형성과, 살리사이드화(salicidiation)를 포함할 수 있다. 여기서 검토된 공정의 바람직한 구체예에 의하면, 살리사이드화 단계는 안티퓨즈 트랜지스터의 폴리실리콘 게이트 및 플로팅 확산 부위를 살리사이드화하기 위해 포함된다. RPO는, 확산 부위 위에 사전에 형성되어, 상기 부위를 살리사이드화 공정로부터 보호한다. 위에서 설명한 바와 같이, 살리사이드화된 플로팅 확산 부위가 그 부위에서 옥사이드 파괴를 향상시킬 것이다.
도 6의 공정에서, 얇은 옥사이드가 도 7에 도시된 바와 같이 단계(204)에서 기판 및 중간 게이트 옥사이드(300) 위에서 성장된다. 듀얼 두께 게이트 옥사이드를 형성하기 위한 대안적인 방법에 있어서, 얇은 옥사이드가 기판 표면으로부터 열적으로 성장된다. 열 옥사이드 성장(thermal oxide growth)은, 게이트 옥사이드를 형성하기 위하여 열 옥사이드 성장 공정을 이용하는, 앞서 언급한 미국특허 출원 공개 20060292755호에 제시되는 바와 같이 당 분야에 알려져 있다. 이러한 대안적법은, 도 6의 공정도 및 공정의 특정 단계들에 대응하는 가변 두께 게이트 옥사이드 형성의 여러 단계를 도시한 도 8a-8c를 참조하여 설명하기로 한다.
첫 단계는 위에서 설명한 바와 동일하며, 단계(200)에서 중간 게이트 옥사이드가 OD 마스크에 의해 결정된 액티브 영역들 모두에서 성장된다. 도 8a에 있어서, 이는, 채널 부위(312) 위에서 기판 상에 중간 게이트 옥사이드(310)의 형성으로 도시된다. 다음 단계(202)에서, 상기 중간 게이트 옥사이드(310)가 OD2 마스크를 사용하여 지정된 얇은 게이트 옥사이드 영역에서 제거된다. 도 8b는 중간 게이트 옥사이드(310)의 잔류 부분과 장래의 얇은 옥사이드 영역(314)을 도시한다. 도 8b에서 주목할 것은, 중간 게이트 옥사이드(310)의 오른 쪽의 수직 엣지가, 습식 에칭 공정 중에 얇은 옥사이드 영역(314)에서 중간 게이트 옥사이드(310)의 제거 중에 "언더컷(undercut)"될 수 있다는 것이다. 최종 게이트 옥사이드 형성 단계(204)에서, 얇은 옥사이드가 상기 셀의 전체 채널 부위(312)에서 열적으로 성장된다. 열 옥사이드 성장은 당 분야에 알려진 공정이며, 여기서 산소 원자들이 기판의 규소 원자들과 결합하여 이산화 규소를 형성한다. 상기 이산화규소 분자들은 기판의 표면에서 성장하며, 각각의 연속하는 이산화규소 분자들의 층이 이미 성장된 층을 위쪽으로 "푸시(push)"한다. 이산화규소 성장 메커니즘은 산소가 규소 기판 표면에 도달하는 것을 필요로 하기 때문에, 그 성장 속도는 산소원자들이 기판 표면에 도달하는 것을 늦추는 간섭 구조들(intervening structures)에 의해 영향을 받게 된다.
안티퓨즈 트랜지스터들이 이 공정를 이용하여 형성된 얇은 게이트 옥사이드들을 가질 수 있는 한편, 메모리 어레이 외부의 다른 트랜지스터들이, 동시에 형성된 그들의 게이트 옥사이드들을 가질 수 있으며, 이는 후자의 트랜지스터들이 단계(204)에서 형성된 얇은 옥사이드와 동일한 게이트 옥사이드 두께를 갖게 되는 것을 의미한다. 상기한 트랜지스터들은, 저 전압들과 고속 오퍼레이션이 필요한 논리 회로들 또는 다른 회로들에 일반적으로 사용되는 코어 트랜지스터들(core transistors)일 수 있다.
도 8c는 채널 부위(312)에서 열적으로 성장한 옥사이드에 의해 일어난 결과를 보여준다. 도 8c에서, 열적으로 성장된 옥사이드는, 중간 게이트 옥사이드(310)를 기판 표면(318)의 위쪽으로 그리고 그로부터 떨어지게 "밀어올린(has pushed)" 또는 변위시킨, 열 옥사이드(316)로 도시되어 있다. 기판 표면(318)에 이미 형성된 도 8a의 중간 게이트 옥사이드(310)의 존재로 인해, 중간 게이트 옥사이드(310) 하부의 열 옥사이드의 성장 속도는 도 8b의 기판 표면(318)의 노출부에서의 열 옥사이드의 성장 속도보다 느리다. 이러한 이유로, 열 옥사이드(316)는 두꺼운 부분과 얇은 부분을 갖게 된다. 열 옥사이드 성장 공정은 기판의 일부를 소모시키고, 그 결과로 기판 표면이 서로 다른 표면 레벨들을 갖게 되는 것을 알 수 있다. 이러한 현상을 열산화 공정 동안의 "실리콘 손실(silicon loss)"이라 칭하기도 한다. 바꿔 말하면, 기판 표면은 메모리 셀 영역에 균일한 표면 레벨을 가지지 않는다. 본 발명의 구체예들에서, 열 옥사이드(316)은 그 일부가 주위 기판 표면(318)의 하부에 형성된다.
도 9는 도 8c에 도시된 가변 두께 게이트 옥사이드의 확대도이다. 도 9에 있어서, 가변 두께 게이트 옥사이드의 서로 다른 부위 세 곳이 확인된다. 채널 부위의 왼쪽에서 시작하여, 두꺼운(thick) 게이트 옥사이드 영역(320)이 있고, 그 다음에 각진 옥사이드 영역(oxide angled area)(322)이 있으며, 그리고 그 다음에 얇은(thin) 게이트 옥사이드 영역(324)이 있다. 각진 옥사이드 영역(322)이 두꺼운 게이트 옥사이드 영역(320)과 구별되게 도시되어 있지만, 각진 옥사이드 영역(322)은 두꺼운 게이트 옥사이드 영역(320)의 일부로 간주될 수 있다. 그 이유는 두 영역(320, 322)이 중간 게이트 옥사이드(310)와 열 옥사이드(316)의 조합으로 된 두께를 가지는 불균질 층들(heterogeneous layers)이기 때문이다. 이에 반하여, 얇은 게이트 옥사이드 영역(324)은 열 옥사이드(316) 만으로 된 균질 층이다. 상기 두꺼운 게이트 옥사이드 영역(320)은, 그 위에 폴리실리콘 게이트 또는 다른 전도성 게이트가 적층되면, 안티퓨즈 디바이스와 직렬로 배치된 액세스 트랜지스터를 형성한다. 안티퓨즈 디바이스는 아래에서 더 상세하게 설명하기로 한다.
두꺼운 게이트 옥사이드 영역(320)은 도 8c에 도시된 바와 같이 열 옥사이드(316)의 상대적으로 얇은 부분과 중간 게이트 옥사이드(310)를 합친 두께이다. 얇은 게이트 옥사이드 영역(324)은, 도 8c에 도시된 얇은 옥사이드 영역(314)에 있는 열 옥사이드(316)의 상대적으로 두꺼운 부분이다. 각진 옥사이드 영역(322)은 두꺼운 게이트 옥사이드 영역(320)과 얇은 게이트 옥사이드 영역(324) 사이의 전이 영역(transition area)이며, 두꺼운 게이트 옥사이드 영역(320) 및 얇은 게이트 옥사이드 영역(324) 모두와 다른 두께를 가질 수 있다. 구체적으로, 각진 옥사이드 영역(322)은, 두꺼운 게이트 옥사이드 영역(320)보다 얇으나, 얇은 게이트 옥사이드 영역(324)보다 두꺼운 특징이 있다. 또한, 각진 옥사이드 영역(322)의 두께는 전체 각진 옥사이드 영역(322)을 따라 가변적이며, 이는 경사 세그먼트 양쪽에 대체로 수평인 세그먼트들로 이루어진, 각진 옥사이드 영역(322)의 상부 경사 엣지와 각진 옥사이드 영역(322)의 저부 엣지 사이에서 두께가 일정하지 않음을 의미한다. 프로그래밍 중에, 전도성 링크(conductive link)가 각진 옥사이드 영역(322) 또는 얇은 게이트 옥사이드 영역(324)에 형성될 수 있다. 따라서, 각진 옥사이드 영역(322) 및 얇은 게이트 옥사이드 영역(324)은 안티퓨즈 메모리 셀의 안티퓨즈 디바이스로 고려될 수 있다. 가변 두께 게이트 옥사이드의 두꺼운 게이트 옥사이드는 실질적으로 동일한 두께(326)를 가지는 데 특징이 있는 한편, 가변 두께 게이트 옥사이드의 얇은 게이트 옥사이드는 실질적으로 동일한 두께(328)를 가지는 특징이 있다. 각진 옥사이드 영역(322)은 두꺼운 게이트 옥사이드 영역(320) 및 얇은 게이트 옥사이드 영역(324)에 대하여 각진 것에 특징이 있으며, 두 두께(326, 328) 모두와 다른 두께(330)을 가진다.
메모리 어레이 외부에 두꺼운 게이트 옥사이드를 필요로 하는 트랜지스터들은, 두꺼운 게이트 옥사이드 영역(320)이 열 옥사이드 성장에 의해 형성됨과 동시에 형성될 수 있음을 알 수 있다. 이러한 트랜지스터들은, 전형적으로 코어 트랜지스터들보다 높은 전압에서 작동하는, 입력/출력 트랜지스터들을 포함할 수 있다. 따라서, 메모리 디바이스의 코어 트랜지스터들 및 입력/출력 트랜지스터들은, 메모리 어레이에서 안티퓨즈 메모리 셀 트랜지스터들의 형성 중에 형성될 수 있다. 메모리 어레이 안티퓨즈 메모리 셀을 형성하는 데 사용된 것과 동일한 마스크 세트가 코어 트랜지스터들 및 입력/출력 트랜지스터들을 형성하는데에도 사용될 수 있고, 그 반대의 경우도 가능하기 때문에, 비용측면에서 명백한 이득이 달성된다.
각진 옥사이드 영역(322)은, 두꺼운 게이트 옥사이드 영역(320)과 각진 옥사이드 영역(322) 사이의 버튜얼 인터페이스(virtual interface)에서 최대 두께를 가지며, 각진 옥사이드 영역(322)과 얇은 게이트 옥사이드 영역(324) 사이의 버튜얼 인터페이스에서 최소 두께를 가지도록 감소하는, 가변 두께를 갖는 것에 특징이 있다. 따라서, 채널 부위(312)는, 서로 다른 옥사이드 성장 속도들과 기판 표면(318)의 소모(consuption)로 인해, 기판 표면(318) 대해 서로 다른 깊이들에 위치된다. 도 9에 도시된 바와 같이, 두꺼운 게이트 옥사이드 영역(320)은 기판 표면(318)으로부터 깊이 "a"에 형성된 저부측(bottom side)을 가지며, 얇은 게이트 옥사이드 영역(324)은 기판 표면(318)으로부터 깊이 "b"에 형성된 저부측을 갖는다. 일반적으로, 노출된 실리콘 표면(bare silicon surface)이 산화되면, 옥사이드 두께의 절반 이하가 원표면(original surface) 아래에 있게 되고, 절반 이상이 원표면 위에 있게 된다는 것이 알려져 있다. 예를 들어, 몇몇 실험 측정 결과에서, 평균적으로 전체 옥사이드 두께의 약 46%가 원표면 아래에 있고, 나머지 54%가 원표면 위에 있었다. 두꺼운 게이트 옥사이드 영역(320)의 저부측에 대하여, 얇은 게이트 옥사이드 영역(324)의 저부측은 기판 안쪽으로 깊이 "c"만큼 더 연장한다. 각진 옥사이드 영역(322) 내에서, 채널은 부위(332)에서 각이 진다. 따라서, 상기 얇은 게이트 옥사이드 영역(324)의 깊이 "b"는 대략 "a" + "c"이다.
도 9에 도시된 가변 두께 게이트 옥사이드를 제작하는데 열 산화 공정을 이용하는 하나의 장점은, 각진 옥사이드 영역(322)에서 유래한 각진 채널이다. 위에 위치한 폴리실리콘 게이트(도시 안됨)에 인가된 전압에 유래한 전계의 분포는 "편평한(flat)" 채널 부위에 비해 곡면 및 모서리에서 더 조밀하여, 이러한 영역들에서 옥사이드 파괴를 향상시킨다.
도 8a 내지 8c에 도시된 옥사이드들의 상대 두께는 축척에 따른 것은 아니며, 작업시의 일반적인 제작 원리들을 보여주기 위하여 예시한 것임을 알 수 있다. 본 발명의 방법을 이용하여 실험 제작된 안티퓨즈 메모리 디바이스들에 있어서, 열 옥사이드(316)와 중간 게이트 옥사이드(310)를 합친 상대적으로 얇은 부분의 두께는 약 65 옹스트롬인 것으로 측정되었고, 얇은 옥사이드 영역(314)의 옥사이드의 두께는 약 25 옹스트롬인 것으로 측정되었다.
도 10은 도 8a-8c에 도시된 대안적인 제작방법에 따라 제작 완성된 안티퓨즈 트랜지스터 메모리 셀의 단면도이다. 상기 안티퓨즈 메모리 셀(350)은 도 9에 도시된 것과 유사한 가변 두께 게이트 옥사이드(352), 상기 가변 두께 게이트 옥사이드(352) 위에 형성된 게이트(354), 측벽 스페이서들(356), 확산 부위(358) 및 STI 옥사이드(360)를 갖는다. 확산 부위(358)는 LDD(362)와, 비트라인(도시 안됨)에 연결된 비트라인 접점(364)을 가질 수 있다.
위에서 언급한 안티퓨즈 트랜지스터들에 관하여 고려할 하나의 관심사는 프로그램되지 않은 셀들의 보유성(retention) 또는 신뢰성(reliability)이다. 위에 설명한 안티퓨즈 메모리 셀은, 얇은 게이트 옥사이드를 통해 채널과 폴리실리콘 게이트 사이에 전도성 채널을 형성함으로써 프로그램된다. 그 결과로 얻은 프로그램된 상태는 게이트에 읽기 전압을 인가하고, 안티퓨즈가 연결된 비트라인의 전압을 감지함에 의한 읽기 오퍼레이션에서 검출될 수 있다. 전형적인 읽기 전압은 공정 기술에 따라 1.5V 내지 2.0V이다. 이 전압은 셀의 저 전압 트랜지스터 파트의 게이트에 대한 DC 바이어스를 위하여 허용되는 최대 전압을 초과할 수도 있다(예를 들어, 1V 디바이스들에 대하여 1.1V). 바꿔 말하면, 읽기 전압은 프로그램되지 않은 상태로 유지되고 있는 셀들을 프로그램하기에 충분히 높을 수도 있다. 프로그램되지 않은 안티퓨즈 셀들의 신뢰성을 최대화하기 위한 하나의 요소는, 가변 두께 게이트 옥사이드의 얇은 게이트 옥사이드의 영역을 최소화하는 것이다.
도 11의(가)는, 본 발명의 하나의 구체예에 따라, 표준 CMOS 공정으로 제조될 수 있는 최소화된 얇은 게이트 옥사이드 영역을 가지는 안티퓨즈 트랜지스터의 평면도를 도시한 것이다. 예를 들어, 열 옥사이드 제작 단계들을 사용하는 구체예를 포함하는, 도 6에 요약된 제작 단계들이 이용될 수 있다. 도 11의 (나)는, 도 11의 (가)의 안티퓨즈 (400)의 A-A 선에 따른, 도 11의 (가)의 안티퓨즈 트랜지스터의 단면도를 도시한 것이다. 도 11의 (가)의 안티퓨즈(400)는, 폴리실리콘 게이트 하부의 가변 두께 게이트 옥사이드의 얇은 게이트 옥사이드의 영역이 최소화된 것을 제외하고는, 도 5a에 도시된 안티퓨즈(100)와 매우 흡사하다. 이는, 얇은 옥사이드 부분과 두꺼운 옥사이드 부분 사이의 전이 라인을 길게 하기 위해 두꺼운 옥사이드 부분을 둘러싸도록 얇은 게이트 옥사이드 부분이 최대화되는, Parris에 의해 설명된 안티퓨즈 셀과 뚜렷한 대조를 이룬다.
안티퓨즈 트랜지스터(400)는 기판 채널 부위(404)에 형성된 가변 두께 게이트 옥사이드(402), 폴리실리콘 게이트(406), 측벽 스페이서(408), 확산 부위(410), 및 상기 확산 부위(410)에 있는 LDD 부위(412)를 포함한다. 상기 가변 두께 게이트 옥사이드(402)는, 채널 길이의 대부분의 영역이 두꺼운 게이트 옥사이드에 의해 커버되고, 채널 길이의 극히 작은 영역이 얇은 게이트 옥사이드에 의해 커버되도록 설정된, 두꺼운 옥사이드와 얇은 게이트 옥사이드로 이루어진다. 도 11(의 (가)에 도시된 바와 같이, 두꺼운 게이트 옥사이드 영역(414)은, 폴리실리콘 게이트(406) 하부의, 작은 정사각형 얇은 게이트 옥사이드 영역(418)을 제외한, 대부분의 액티브 영역(416)을 커버한다. 안티퓨즈(400)가 전술한 대안적인 열 옥사이드 제작 단계들에 의해 제작되면, 얇은 게이트 옥사이드 영역(418)은 도 9의 얇은 게이트 옥사이드 영역(324)에 대응한다. 이는, 도 9의 각진 옥사이드 영역(322)과 두꺼운 게이트 옥사이드 영역(320)이 도 11의 (가)의 두꺼운 게이트 옥사이드 영역(414) 내에 위치한다는 것을 의미한다. 안티퓨즈 트랜지스터(400)는 비휘발성 메모리 셀일 수 있으므로, 확산 부위(410)와 전기 접촉하는 비트라인 접점(420)을 가질 것이다. 두꺼운 게이트 옥사이드 영역(414) 및 얇은 게이트 옥사이드 영역(418)의 형상 및 크기의 형성은 아래에서 더 상세하게 설명하기로 한다.
도 12는 도 11의 (가)의 안티퓨즈 트랜지스터의 확대 평면도로서, 가변 두께 게이트 옥사이드의 평면 구조를 강조한 것이다. 안티퓨즈 트랜지스터(500)는 위에 적층된 폴리실리콘 게이트(504)를 갖는 액티브 영역(502)으로 구성된다. 도 12에서, 폴리실리콘 게이트의 쉐이딩(shading)이 그 하부의 구성들(features)을 명확히 나타내기 위하여 제거되어 있다. 가변 두께 게이트 옥사이드는 액티브 영역(502)과 폴리실리콘 게이트(504) 사이에 형성되고, 두꺼운 게이트 옥사이드 영역(506)으로 구성된다. 이 구체예에 의하면, 두꺼운 게이트 옥사이드 영역(506)은 적어도 둘의 직사각형 세그먼트들로 간주될 수 있다. 상기 세그먼트들의 윤곽 표시(delineation)는, 두꺼운 게이트 옥사이드 형상을 구성부로서의 직사각 형상들로 시각적으로 분해하여 표시한 것임을, 당 분야의 기술자는 이해할 것이다. 제1 두꺼운 게이트 옥사이드 세그먼트(508)는, 폴리실리콘 게이트(504)의 맨 왼쪽 엣지와 일치하는 채널 부위의 제1 단부로부터 채널 부위의 제2 단부로 연장한다. 이 세그먼트(508)는 채널 부위의 폭보다 작은 폭을 가지는 직사각형 영역으로 보여질 수 있다. 제2 두꺼운 게이트 옥사이드 세그먼트(510)는 제1 세그먼트(508)에 인접하며, 채널 부위의 동일한 제1 단부로부터 채널 길이의 미리 정해진 거리로 연장한다. 제2 두꺼운 게이트 옥사이드 세그먼트(510)는 채널 폭과 제1 세그먼트(508)의 폭 간의 차이와 실질적으로 동일한 폭을 갖는다.
제2 두꺼운 게이트 옥사이드 세그먼트(510)는 채널 부위에서 끝나기 때문에, 나머지 영역은 세그먼트(508) 및 세그먼트(510)에 의한 두 변과 액티브 영역(502)의 엣지들에 의한 두 변에 의해 결정된 바와 같이 또한 직사각 형상이다. 그 나머지 영역이 얇은 게이트 옥사이드 영역(512)이다. OD2 마스크(513)가 내부에 두꺼운 옥사이드가 형성될 영역들을 구획하는 한편, 상기 OD2 마스크(513)는 두꺼운 옥사이드가 형성되지 않을 직사각형 개구(514)를 갖는다. 얇은 게이트 옥사이드는 개구(514)에 의해 결정된 영역 내에서 성장될 것이다. 상기 대안적 구체예에서 표현된 직사각형 윤곽(514) 외부의 영역들이, 두꺼운 게이트 옥사이드가 형성되는 곳이다. 열 옥사이드 제작 단계들을 사용하는 대안적 제작방법에 있어서, 개구(514)는 열적으로 성장된 얇은 옥사이드가 형성될 곳을 구획하는 데 사용된다. 그러면, 두 세그먼트(508, 510)는, 그 안에서 두꺼운 옥사이드가 열적으로 성장된 옥사이드와 사전에 형성된 중간 옥사이드의 조합된 두께를 갖는 영역들이다. 점선으로 나타낸 윤곽(513)은, 개구(514)의 하나의 모서리가 폴리실리콘 게이트(504) 하부의 액티브 영역(502)의 하나의 모서리와 오버랩하게 위치하도록 제작 공정 중에 사용된 OD2 마스크를 나타낼 수 있다. 개구(514)의 치수들은 임의의 크기가 되게 선택될 수 있으며, 바람직한 치수들의 세트는 도 13을 참조하여 설명될 것이다. 단일 트랜지스터 안티퓨즈 메모리 셀에 있어서, 비트라인 접점(516)이 비트라인(도시안됨)에 대한 전기적인 접속을 위하여 형성된다.
도 13은 본 발명의 하나의 구체예에 의한 도 12의 안티퓨즈 메모리 셀을 구성하는 메모리 어레이의 평면 레이아웃이다. 상기 메모리 어레이는, 줄지어 있는(in a row) 각각의 안티퓨즈 메모리 셀의 액티브 영역들(502)위로 연장하는 연속적인 폴리실리콘 라인들로 형성된 폴리실리콘 게이트들(504)이 로우와 칼럼으로 배열된 안티퓨즈 메모리 셀들을 가진다. 각각의 폴리실리콘 라인은 논리 워드라인(WL0, WL1, WL2 및 WL3)과 연계된다. 도시된 이 구체예에서, 각각의 액티브 영역(502)은 두개의 폴리실리콘 게이트들(504)을 가지며, 이에 따라 동일한 비트라인 접점(516) 및 액티브 영역(502)을 공유하는 두 개의 안티퓨즈 트랜지스터들 형성한다. 유의할 것은, 상기 메모리 어레이의 안티퓨즈 메모리 셀들이, 상기 안티퓨즈 메모리 셀 구조들 중 어느 하나가 형성되기 전에 형성된 단일 공통 웰(single common well)에 형성된다는 것이다.
얇은 게이트 옥사이드가 성장될 영역을 구획하기 위한 OD2 마스크(513)의 개구들(514)의 형상은 직사각형이며, 그 네 모서리들이 각각 4개의 안티퓨즈 트랜지스터 액티브 영역들의 모서리 영역들과 오버랩하여 얇은 게이트 옥사이드 영역들(512)을 구획하도록 설정되는 크기 및 위치를 갖는다. 이상적으로, 얇은 게이트 옥사이드 영역은, 2개의 마스크 부위들 간의 오버랩을 통해 얻을 수 있는, 제작 공정의 최소 피처 크기(minim㎛ feature size)를 밑도는 하나의 치수를 갖는다. 하나의 마스크 부위는 액티브 영역 마스크라고도 하는 확산 마스크이고, 제2의 마스크 부위는 OD2 마스크(513)에 있는 직사각형 개구(514)이다. 상기 두 마스크는, 최소의 허용 폭보다 큰 것을 의미하는, 비-임계적인 폭을 갖는다. 이러한 이유로, 상기 두 마스크의 오버랩을 위치시키는 것에 의해, 상기 얇은 게이트 옥사이드 영역들(512)의 면적은 주어진 제작 공정 또는 기술의 최소 피처 크기와 대략적으로 같거나 또는 이를 밑도는 치수들을 가질 수 있다. 따라서, 직사각형 개구(514)의 치수들은, 액티브 영역들(502)을 구획하기 위한 확산 마스크와 개구(514)의 모서리들 사이의 오버랩 영역이 제작 기술의 최소 피처 크기와 같거나 작게 되도록, 수평으로 인접하는 액티브 영역들(502) 사이의 스페이싱(spacing) 및 수직으로 인접하는 액티브 영역들(502) 사이의 스페이싱에 기초하여 선택된다.
개구(514)의 치수들은 정사각 또는 직사각 형상의 얇은 게이트 옥사이드 영역들(512)을 최소화하기 위하여 선택된다. 당 분야의 기술자는, 선택된 치수들이 90도 엣지의 코너링과 같은 정렬 오차 및 제작 편차를 감안하는 것임을 이해할 것이다. 상기 얇은 게이트 옥사이드 영역(512)의 고도의 정밀도는 고 등급 마스크(high grade mask)를 사용하여 달성될 수 있다. 고 등급 마스크는 고품질 유리, 재료 및/또는 마스크 프린팅 장비를 사용하여 제공된다.
따라서, 최소화된 피처 크기의 얇은 게이트 옥사이드 영역(512)을 가지는 프로그램되지 않은 안티퓨즈 셀들의 신뢰성이 크게 향상된다. 상기 얇은 게이트 옥사이드 영역(512)의 형상은 직사각형 또는 정사각형이며, 그로 인해 그 영역이 최소화된다. 대안적 구체예들에 의하면, 도 13에 도시된 바와 같이 4개의 안티퓨즈 액티브 영역들(502)과 오버랩하는 단일 직사각 형상 개구(514)를 가지는 대신에, 다수의 소형 개구들이 사용될 수 있다. 예를 들어, 개구가 단지 둘의 수평으로 인접하는 액티브 영역들(502)을 오버랩하는 형상을 가질 수 있다. 그렇지 않고, 개구가 단지 둘의 수직으로 인접하는 액티브 영역들(502)을 오버랩하는 형상을 가질 수 있다. 또한, 소망하는 얇은 게이트 옥사이드 영역(512)보다 큰 개별 직사각형들이 각각의 액티브 영역(502)을 오버랩하는데 사용될 수 있다. 전술한 구체예에서 얇은 게이트 옥사이드가 임의 크기를 갖는 임의의 수의 직사각형인 것에 대해 살펴보았지만, 얇은 게이트 옥사이드는 삼각형일 수 있다.
안티퓨즈 트랜지스터는 상기 얇은 게이트 옥사이드를, 바람직하게 상기 얇은/두꺼운 게이트 옥사이드 경계에서, 파괴시키는(rupturing) 것에 의해 프로그램된다. 이는, 프로그램될 셀의 체널과 게이트의 사이에 충분히 높은 전압 차동(voltage differential)을 인가하고, 만일 있다면 다른 셀 모두에 충분히 낮은 전압 차동을 인가함으로써 달성된다. 따라서, 일단 영구 전도성 링크(permanent conductive link)가 형성되면, 폴리실리콘 게이트에 인가되는 전류는 링크와 채널을 통해 확산 부위로 흐를 것이며, 이는 통상의 감지 증폭기 회로들(sense amplifier circuits)에 의해 감지될 수 있다. 예를 들어, 접지와 같은 저 전압이 대응하는 비트라인에 인가되는 동안, VPP 고 전압 레벨이 폴리실리콘 게이트(504)에 인가될 수 있다. 프로그램되지 않을 메모리 셀들은, 예를 들어 VDD와 같은, 접지 보다 높은 전압에 바이어스된 그들의 비트라인들을 가질 것이다. 프로그래밍 회로(programming circuitry)가 도시되지 않지만, 당 분야의 기술자는 이러한 회로들이 비트라인들에 커플링될 수 있고, 워드라인 드라이버 회로들 내에 통합될 수 있다는 것을 알 수 있을 것이다. 안티퓨즈 메모리 셀의 읽기(reading)는, 비트라인을 접지로 프리차징(precharging)하고, VDD와 같은 읽기 전압(read voltage)을 폴리실리콘 게이트들에 인가함으로써 행해질 수 있다. 전도성 링크를 가지는 프로그램된 안티퓨즈는 그 해당 비트라인을 VDD 쪽으로 당길(pull) 것이다. 전도성 링크가 부재하는 프로그램되지 않은 안티퓨즈는, 매우 낮은 누설 전류로 특징지어지는(featuring), 스위치된 커패시터처럼 거동할 것이다. 따라서, 비트라인 전압은 실질적으로, 조금밖에, 변화하지 않을 것이다. 전압 변화는 비트라인 감지 증폭기(bitline sense amplifier)에 의해 감지될 수 있다.
도 14는 본 발명의 또 하나의 구체예에 의한 안티퓨즈 트랜지스터의 확대된 평면 레이아웃이다. 안티퓨즈 트랜지스터(600)는 안티퓨즈 트랜지스터(500)와 사실상 동일하며, 따라서 동일한 액티브 영역(502), 폴리실리콘 게이트(504), 및 비트라인 접점(516)을 갖는다. 안티퓨즈 트랜지스터(600)는 다른 형상의 가변 두께 게이트 옥사이드를 갖는다. 두꺼운 게이트 옥사이드 영역(602)은 적어도 둘의 직사각형 세그먼트와 하나의 삼각형 세그먼트로 구성되는 것을 알 수 있다. 제1 두꺼운 게이트 옥사이드 세그먼트(604)는 폴리실리콘 게이트(504)의 맨 왼쪽 엣지와 일치하는 채널 부위의 제1 단부로부터 채널 부위의 제2 단부로 연장한다. 이 세그먼트(604)는 채널 부위의 폭 보다 작은 폭을 가지는 직사각형 영역임을 알 수 있다. 제2 두꺼운 게이트 옥사이드 세그먼트(606)는 제1 세그먼트(604)와 인접하며, 채널 부위의 동일한 제1 단부로부터 채널 길이의 사전결정된 거리로 연장한다. 제2 두꺼운 게이트 옥사이드 세그먼트(606)는 채널 폭과 제1 세그먼트(604)의 폭 간의 차이와 실질적으로 같은 폭을 가진다. 제3 게이트 옥사이드 세그먼트(608)는 삼각형상이고, 제1 두꺼운 게이트 옥사이드 세그먼트(604) 및 제2 두꺼운 게이트 옥사이드 세그먼트(606)에 인접하는 그 90도 변들(its 90 degree sides)을 갖는다. 세그먼트(606)는 세그먼트(608)를 포함할 수 있어서, 상기 사전결정된 거리가 세그먼트(608)의 사선 엣지에 의해 설정된다. 액티브 영역(502)의 엣지들에 의해 형성된 90도 변들을 가지는 나머지 삼각형 영역이 얇은 게이트 옥사이드 영역(610)이다.
점선으로 나타낸 마름모꼴 영역(612)이, 얇은 게이트 옥사이드가 성장될, OD2 마스크(513)에 있는 개구들을 구획한다. 상기 대안적 구체예에서 표현된, 마름모꼴 윤곽(612) 외부이며 OD2 마스크(513) 내에 있는 영역이 두꺼운 게이트 옥사이드가 형성되는 곳이다. 점선으로 나타낸 윤곽(612)이 제작 공정 중에 사용되는 OD2 마스크(513)에 있는 개구이며, 상기 개구(612)가 폴리실리콘 게이트(504) 하부의 액티브 영역(502)의 모서리와 오버랩하도록 위치한다. 열 옥사이드 제작 단계들을 사용하는 대안적인 제작 방법에 있어서, 개구(612)는 열적으로 성장되는 얇은 옥사이드가 형성될 곳을 구획하는데 사용된다. 그러면, 세그먼트들(604, 606 및 608)이, 그 내부에서 두꺼운 옥사이드가 열적으로 성장된 옥사이드와 사전에 형성된 중간 옥사이드를 합친 두께를 가지는 영역이다. 도시된 이 구체예에서, 개구(612)는 도 12의 개구(514)의 45도 회전 형태이다. 개구(612)의 치수들은 임의의 크기가 되게 선택될 수 있으며, 바람직한 세트의 치수들은 도 15를 참조하여 설명될 것이다.
도 15는 본 발명의 하나의 구체예에 의한 도 14의 안티퓨즈 메모리 셀로 구성되는 메모리 어레이의 평면 레이아웃이다. 상기 메모리 어레이는, 줄 지어 있는(in a row) 각 안티퓨즈 메모리 셀의 액티브 영역들(502) 위로 연장하는, 연속하는 폴리실리콘 라인들로 형성된 폴리실리콘 게이트들(504)이 칼럼과 열로 배열된 안티퓨즈 메모리 셀들을 가진다. 액티브 영역들(502)에 대한 폴리실리콘 게이트들(504) 레이아웃 형태는 도 13에 도시된 것과 동일하다.
얇은 게이트 옥사이드가 성장될 영역을 구획하기 위한 OD2 마스크(513)에 있는 개구들(612)은 마름모꼴이며, 그 4개의 엣지가 각각 4개의 안티퓨즈 트랜지스터 액티브 영역들(502)의 모서리 영역들과 오버랩하여 얇은 게이트 옥사이드 영역들(610)을 구획하도록 설정된 크기 및 위치를 갖는다. 이상적으로, 각각의 얇은 게이트 옥사이드 영역(610)은 제작 공정의 최소 피처 크기를 하회한다. 상기 오버랩은 두개의 마스크 부위들 사이에 있으며, 그 하나의 마스크 부위는 액티브 영역 마스크라고도 하는 확산 마스크이고, 제2 마스크 부위는 마름모꼴 개구들(612)을 가지는 OD2 마스크(513)이다. 개구들(612)은, 다른 구성부들(features), 즉 서로 90도를 이루는 라인들로 구획된 폴리실리콘 게이트들(504) 및 액티브 영역들(502)에 대비되는 마름모꼴로 간주된다는 것을 알 수 있다. 따라서, 이러한 특징들에 비해, 상기 개구들(612)이 마름모꼴이며, 바람직하게 실리콘게이트들 또는 액티브 영역들(502)의 구획 라인에 대해 45도 각도를 이루는 구획 라인들을 갖는다.
한 번 더 언급하지만, 양 마스크는 최소 허용 폭보다 큰 것을 의미하는, 비-임계적인 폭을 갖는다. 이러한 이유로, 두 마스크의 오버랩을 위치설정함으로써, 상기 얇은 게이트 옥사이드 영역들(610)의 면적은 주어진 제작 공정 또는 기술의 최소 피처 크기와 대체로 같거나 또는 그 이하인 크기를 가질 수 있다. 따라서, 마름모꼴 개구(612)의 치수들은, 액티브 영역들(502)을 구획하기 위한 확산 마스크와 개구들(612)의 모서리들의 사이의 오버랩 영역이 제작 기술의 최소 피처 크기와 같게 또는 그보다 작게 설정되도록 하는, 수평으로 인접하는 액티브 영역들(502) 사이의 스페이싱 및 수직으로 인접하는 액티브 영역들(502) 사이의 스페이싱에 기초하여 선정된다.
마름모꼴 개구(612)의 치수들은 삼각형의 얇은 게이트 옥사이드 영역들(610)을 최소화하도록 선정된다. 선정된 치수들은 정렬 오차 및 제작 편차를 감안하며, 고 등급 마스크가 제작 공차를 줄이기 위해 사용될 수 있다.
비휘발성 메모리 셀의 전술한 구체예들은 단일 안티퓨즈 트랜지스터 메모리 셀을 지향하는 것이다. 가변 두께 게이트 옥사이드는, 동일한 칩 상의 고 전압 트랜지스터들에 사용되는 게이트 옥사이드들과 실질적으로 동일한 후막 게이트 옥사이드를 가질 수 있다. 마찬가지로, 가변 두께 게이트 옥사이드는, 동일한 칩 상의 저 전압 트랜지스터들에 사용되는 게이트 옥사이드들과 실질적으로 동일한 박막 게이트 옥사이드를 가질 수 있다. 물론, 두꺼운 게이트 옥사이드 영역과 얇은 게이트 옥사이드 영역은 메모리 어레이에 딱 들어맞는 두께를 가질 수 있다.
본 발명의 추가 구체예들에 의하면, 액세스 트랜지스터가, 안티퓨즈 트랜지스터와 직렬로 형성되어 2-트랜지스터 안티퓨즈 셀을 제공할 수 있다. 도 16a는 본 발명의 하나의 구체예에 의한 2-트랜지스터 안티퓨즈 메모리 셀의 도면들이다.
도 16a의 (가)는, 본 발명의 하나의 구체예에 따라, 임의의 표준 CMOS 공정으로 제조될 수 있는 최소화된 얇은 게이트 옥사이드 영역을 가지는 2-트랜지스터 안티퓨즈 메모리 셀(700)의 평면도를 도시한 것이다. 도 16a의 (나)는, 도 16a의 (가)의 메모리 셀의 B-B선 단면도를 도시한 것이다. 2-트랜지스터 안티퓨즈 메모리 셀(700)은 안티퓨즈 트랜지스터와 직렬인 액세스 트랜지스터로 구성된다. 안티퓨즈 트랜지스터의 구조는 도 11의 (가) 내지 15에 도시된 것과 동일할 수 있다. 이 실시예의 경우, 안티퓨즈 트랜지스터는 도 11의 (나)에 도시된 것과 동일한 것으로 가정하며, 따라서 동일한 도면 부호는 전술한 동일한 구성요소(features)들을 가리킨다. 보다 구체적으로, 가변 두께 게이트 옥사이드의 구조는, 확산 부위(410)가 그 위에 형성된 비트라인 접점을 가지지 않은 것을 제외하고는, 도 11의 (나)에 도시된 것과 동일하다.
상기 액세스 트랜지스터는 게이트 옥사이드(704) 위에 놓인 폴리실리콘 게이트(702)를 갖는다. 게이트 옥사이드(704)의 일측에 형성된 것은 공유 확산 부위(410)이다. 또 하나의 확산 부위(706)가 게이트 옥사이드(704)의 타측에 형성되며, 그 위에 형성된 비트라인 접점(708)을 갖는다. 두 확산 부위는 게이트 옥사이드(704)의 수직 엣지들에 인접한 LDD 부위들을 가질 수 있다. 당 분야의 기술자는, 확산 부위(706)가 확산 부위(410)와 동일하게 도핑될 수 있으나, 사용될 필요 작동 전압들에 따라 다르게 도핑될 수도 있음을 이해할 것이다.
전술한 바와 같이, 가변 두께 게이트 옥사이드(402)는 두꺼운 게이트 옥사이드 영역과 얇은 게이트 옥사이드 영역을 갖는다. 게이트 옥사이드(704)의 두께는 가변 두께 게이트 옥사이드(402)의 두꺼운 게이트 옥사이드 영역의 두께와 동일하게 될 것이다. 하나의 구체예에서, 액세스 트랜지스터는 고 전압 트랜지스터 공정를 이용하여 제작될 수도 있고, 또는 가변 두께 게이트 옥사이드(402)의 두꺼운 게이트 옥사이드 영역을 형성하는데 사용되는 것과 동일한 공정를 이용하여 제작될 수도 있다. 폴리실리콘 게이트(702)는 폴리실리콘 게이트(406)와 동시에 형성될 수 있다. 안티퓨즈 트랜지스터는 전술한 방법들을 이용하여 제작될 수 있다. 보다 구체적으로, 가변 두께 게이트 옥사이드(402)는 전술한 열 산화 공정를 이용하여 형성될 수 있다. 또한, 게이트 옥사이드(704)를 가지는 액세스 트랜지스터는, 가변 두께 게이트 옥사이드(402)의 두꺼운 부분이 형성됨과 동시에 형성될 수 있다. 따라서, 게이트 옥사이드(704)의 두께와 가변 두께 게이트 옥사이드(402)의 두꺼운 부분이 실질적으로 동일한 조성 및 두께를 갖는다. 이는 가변 두께 게이트 옥사이드(402)를 형성하는데 사용된 것과 동일한 OD2 마스크로 액세스 트랜지스터 옥사이드를 패터닝(patterning)함으로써 용이하게 실행된다.
2-트랜지스터 안티퓨즈 메모리 셀의 작동은 전술한 단일 트랜지스터 안티퓨즈 셀의 작동과 유사하다. 상기 안티퓨즈 트랜지스터의 프로그래밍은, 비트라인들을 접지로 유지하는 동안, VCP 폴리실리콘 라인들에 대한 고 전압의 인가를 필요로 한다. 상기 액세스 트랜지스터는 (비트라인을 경유하여) 접지에 공유 확산 부위를 커플링하도록 턴-온된다.
도 16b는, 도 8a 내지 8c의 방법 단계들에 따라 제조된, 도 16a의 (가)의 메모리 셀(700)과 유사한, 2-트랜지스터 안티퓨즈 메모리 셀의 단면도를 도시한 것이다. 2-트랜지스터 안티퓨즈 메모리 셀(750)은 안티퓨즈 트랜지스터와 직렬인 액세스 트랜지스터로 구성된다. 이 구체예에서, 액세스 트랜지스터의 게이트 옥사이드는 가변 두께 게이트 옥사이드가 형성됨과 동시에 형성된다. 액세스 트랜지스터는 게이트 옥사이드(754) 위에 놓인 폴리실리콘 게이트(752)를 갖는다. 게이트 옥사이드(754)의 일측에 형성된 것은 공유 확산 부위(756)이다. 또 하나의 확산 부위(758)가 게이트 옥사이드(754)의 타측에 형성되며, 비트라인(도시안됨)과 전기 족촉시키기 위하여 그 위에 형성된 비트라인 접점(760)을 갖게 된다. 상기 안티퓨즈 트랜지스터는 도 10에 도시된 것과 동일하며, 가변 두께 게이트 옥사이드(352) 위에 형성된 게이트(354)를 포함한다.
도 8c에 도시되고 앞서 설명된 바와 같이, 도 16b의 가변 두께 게이트 옥사이드(352)는, 중간 옥사이드와 상기 중간 옥사이드 하부에 성장된 열 옥사이드의 조합인, 두꺼운 게이트 옥사이드 영역(도 9에 영역 320으로 도시됨)을 갖는다. 상기 액세스 트랜지스터의 게이트 옥사이드(754)는, 가변 두께 게이트 옥사이드(352)가 형성되는 공정와 동일한 공정를 이용하여 형성된다. 도 8a 및 8b를 참조하여 설명하면, 중간 옥사이드(310)가, 가변 두께 게이트 옥사이드의 두꺼운 게이트 옥사이드 영역이 패터닝되는 것과 동시에, 메모리 셀(700)의 액세스 트랜지스터의 원하는 치수들로 패터닝된다. 따라서, 열 옥사이드가 도 8c에 도시된 바와 같이 가변 두께 게이트 옥사이드를 형성하기 위하여 성장될 때, 상기 열 옥사이드는 액세스 트랜지스터의 중간 옥사이드 하부에서 성장할 것이다. 액세스 트랜지스터의 중간 옥사이드 하부에서의 열 옥사이드 성장 속도는 가변 두께 게이트 옥사이드를 위한 중간 옥사이드(310) 하부에서의 열 옥사이드 성장 속도와 실질적으로 동일할 것이며, 이에 따라 실질적으로 동일한 두께를 가질 것이다. 열 옥사이드 성장 공정 중에 기판에서의 실리콘 손실 때문에, 도 16b는 게이트 옥사이드(754)와 가변 두께 게이트 옥사이드(352)가 기판 표면 아래로 어떻게 연장하는지를 보여주며, 이는 일반적으로 확산 부위들(758 및 756)의 톱 표면(top surface)에 의해 윤곽이 그려진다(delineated.
도 17은 본 발명의 하나의 구체예에 의한, 도 16a의 2-트랜지스터 안티퓨즈 메모리 셀을 구성하는 메모리 어레이의 평면 레이아웃이다. 상기 메모리 어레이는 로우와 칼럼으로 배열된 메모리 셀을 가지며, 여기서 연속하는 폴리실리콘 라인들로 형성된 폴리실리콘 게이트들(406)이 줄을 이루어(in a row) 각 안티퓨즈 메모리 셀의 액티브 영역들(416)위로 연장한다. 각 폴리실리콘 라인은 논리 셀 플레이트들(VCP0, VCP1, VCP2 및 VCP3)과 연계된다. 폴리실리콘 게이트들(702)은 줄을 이루어 각 안티퓨즈 메모리 셀의 액티브 영역들(416)위로 연장하는 연속하는 폴리실리콘 라인들로 형성된다. 상기 폴리실리콘 라인들은 논리 워드라인들(WL0, WL1, WL2 및 WL3)과 연계된다. 도시된 이 구체예에서, 각 액티브 영역(416)은 두 쌍의 폴리실리콘 게이트(406/702)를 가져서, 동일한 비트라인 접점(708) 및 액티브 영역(416)을 공유하는 두 개의 안티퓨즈 트랜지스터를 형성한다. 상기 메모리 어레이의 두 트랜지스터 안티퓨즈 메모리 셀들이 단일의 공통 웰에 형성됨을 알 수 있다.
얇은 게이트 옥사이드가 성장될 영역을 구획하기 위한, OD2 마스크(513)에 있는 개구들(710)은 직사각 형상이며, 그 4개의 모서리가 각각 4개의 안티퓨즈 트랜지스터 액티브 영역들(416)의 모서리 영역들과 오버랩하여 얇은 게이트 옥사이드 영역들(418)를 구획하도록 설정된 크기 및 위치를 갖는다. 도 13의 구체예에 대하여 설명된 상대적인 마스크 오버랩과 동일한 기준이 이 구체예에 적용된다. 직사각형 개구들(710)의 치수들은, 수평으로 인접하는 액티브 영역들(416) 사이의 스페이싱 및 수직으로 인접하는 액티브 영역들(416) 사이의 스페이싱에 기초하여 선정되어, 액티브 영역들(416)을 구획하기 위한 확산 마스크와 개구들(710)의 모서리들 사이의 오버랩 영역이 제작 기술의 최소 피처 크기와 같거나 또는 그보다 작다.
도 17의 구체예는, 선택안된 셀들의 의도하지 않은 프로그래밍을 방지하기 위하여 향상된 제어를 허용하는, 개별적으로 제어되는 셀 플레이트들(VCP0, VCP1, VCP2 및 VCP3)을 가지는 구조형태이다. 대안적 구체예에서, VCP0, VCP1, VCP2 및 VCP3는 공통 노드(common node)에 연결될 수 있다. 이러한 구체예에서, 특정한 프로그래밍 시퀀스(programming sequence)가 선택안된 셀들의 의도하지 않은 프로그래밍을 방지하는데 사용된다. 상기 대안적 구체예를 위한 프로그래밍 시퀀스는, 워드라인 및 비트라인의 고 전압 레벨로의 프리차지로 시작한 다음, 공통 셀 플레이트를 프로그래밍 전압 VPP로 구동(driving)한다. 예를 들어, 도 16a의 (가)의 구체예를 사용한 경우, 이는 확산 부위(410)를 고 전압 레벨로 프리차지한 것이 된다. 프로그램될 워드라인은, 다른 워드라인들 모두를 선택하지 않음으로써, 즉 다른 워드라인들을 예를 들어 저 전압 레벨로 구동함으로써, 선택된다. 다음에, 선택된 메모리 셀에 연결된 비트라인 전압이, 예를 들어 접지와 같은, 저 전압 레벨로 구동된다.
도 18은 본 발명의 대안적인 구체예에 의한 2-트랜지스터 안티퓨즈 메모리 셀로 구성된 메모리 어레이의 평면 레이아웃이다. 도 18의 메모리 어레이는, OD2 마스크(513) 내의 마름모꼴 개구(712)가 가변 두께 게이트 옥사이드들의 얇은 게이트 옥사이드 영역들을 구획하는데 사용된 것을 제외하고는, 도 17의 것과 동일하다. 도 15의 구체예에 대하여 설명된 상대적인 마스크 오버랩과 동일한 기준이 이 구체예에 적용된다.
앞서 설명한 본 발명의 구체예들에서, 두꺼운 게이트 옥사이드 세그먼트들 중의 하나는 채널 부위의 일단부로부터 상기 채널부위의 타단부로 연장하는 길이를 갖는다. 대안적인 구체예에 의하면, 이 두꺼운 게이트 옥사이드 세그먼트의 길이는, 채널 부위의 전체 길이에 걸쳐 완전히 연장하지 않도록 약간 감소된다. 도 19는 본 발명의 대안적 구체예에 의한 안티퓨즈 트랜지스터의 평면 레이아웃이다. 도 19에서, 안티퓨즈 트랜지스터(800)는 액티브 영역(802), 폴리실리콘 게이트(804) 및 비트라인 접점(806)을 포함한다. 폴리실리콘 게이트(804) 하부의 액티브 영역(802)은 안티퓨즈 트랜지스터(800)의 채널 부위이다. 이 구체예에서, OD2 마스크(808)는 내부에 두꺼운 옥사이드가 형성될 영역을 구획하며, 내부에 얇은 게이트 옥사이드가 성장될, 액티브 영역(802)을 오버랩하는 "L"-자형 개구(809)를 포함한다. 이 구체예는, 하나의 두꺼운 게이트 옥사이드 세그먼트(즉, 508)가 체널 부위 상부 엣지와 인접 두꺼운 게이트 옥사이드(즉, 510)에 대해 제2 사전결정된 거리 사이의 제1 사전결정된 거리로 연장하는 것을 제외하고는, 도 12에 도시된 것과 유사하다. 따라서, 얇은 게이트 옥사이드는 제1 사전결정된 거리와 채널 부위 상부 엣지 사이 그리고 제2 사전결정된 거리와 채널 부위 상부 엣지 사이에 성장될 것이다,
안티퓨즈 트랜지스터의 전술한 구체예들은 일정한 폭의 채널 부위들을 갖는다. 다른 구체예들에 의하면, 채널 부위가 채널 부위의 길이에 걸쳐 가변 폭을 가질 수 있다. 도 20a는 본 발명의 하나의 대안적 구체예에 의한 안티퓨즈 트랜지스터의 평면 레이아웃이다. 도 20a에 있어서, 안티퓨즈 트랜지스터(850)는 액티브 영역(852), 폴리실리콘 게이트(854) 및 비트라인 접점(856)을 포함한다. 폴리실리콘 게이트(854)아래의 액티브 영역(852)이 안티퓨즈 트랜지스터(850)의 채널 부위이다. 이 구체예에서, OD2 마스크(858)는, 두꺼운 옥사이드가 형성될 영역을 구획하며, 내부에 얇은 게이트 옥사이드가 성장될 액티브 영역(852)을 오버랩하는 직사각형 개구(859)를 포함한다. 폴리실리콘 게이트(854) 하부의 액티브 영역이 "L"-자형이고, 상기 직사각형 개구(859)는 채널 부위 상부 엣지로부터 사전결정된 거리에서 끝나는 저부 엣지를 갖는다.
도 20b는, 채널 부위의 두꺼운 게이트 옥사이드 세그먼트들을 보여주기 위하여 폴리실리콘 게이트(854)의 쉐이딩이 없는, 동일한 안티퓨즈 트랜지스터(850)를 도시한 것이다. 이 구체예에서, 제1 두꺼운 게이트 옥사이드 세그먼트(860)가, 채널 부위의 확산 엣지로부터 직사각형 개구(859)의 저부 엣지에 의해 구획된 제1 사전결정된 거리로 연장한다. 제2 두꺼운 게이트 옥사이드 세그먼트는 L-자형이며, 두개의 서브-세그먼트(862 및 864)를 포함한다. 서브-세그먼트들의 윤곽 묘사는 두꺼운 게이트 옥사이드 세그먼트 형상을 구성요소인 직사각형 형상들로 시각적으로 나누어 나타낸 것임을 당 분야의 기술자는 이해할 것이다. 서브-세그먼트(862)는 채널 부위의 확산 엣지로부터 제1 사전결정된 거리로 연장하며, 서브-세그먼트(864)는 채널 부위의 확산 엣지로부터 제2 사전결정된 거리로 연장한다. 상기 제2 사전결정된 거리는 상기 제1 사전결정된 거리와 채널 부위의 확산 엣지의 사이이다. 얇은 게이트 옥사이드 부위는, 제1 두꺼운 게이트 옥사이드 세그먼트(860) 및 서브-세그먼트(862)의 제1 사전결정된 거리로부터 채널 부위 상부 엣지로 연장한다.
도 21a는 본 발명의 하나의 대안적 구체예에 의한 안티퓨즈 트랜지스터의 평면 레이아웃이다. 도 21a에 있어서, 안티퓨즈 트랜지스터(880)는 도 17에 있는 것과 동일한 구성들을 포함한다. 이 구체예에서, 폴리실리콘 게이트(854) 하부의 액티브 영역이 "T"-자형이고, 직사각형 개구(859)는 채널 부위 상부 엣지로부터 사전결정된 거리에서 끝나는 저부 엣지를 갖는다. 도 21b는 채널 부위의 두꺼운 게이트 옥사이드 세그먼트들을 보여주기 위하여 폴리실리콘 게이트(854)의 쉐이딩이 없는, 동일한 안티퓨즈 트랜지스터(880)를 도시한 것이다.
이 구체예에서, 제1 두꺼운 게이트 옥사이드 세그먼트와 제2 게이트 옥사이드 세그먼트가 있다. 상기 제1 두꺼운 게이트 옥사이드 세그먼트는 L-자형이며, 두개의 서브-세그먼트(884 및 886)를 포함한다. 상기 제2 두꺼운 게이트 옥사이드 세그먼트는 L-자형이며, 두개의 서브-세그먼트(888 및 890)를 포함한다. 서브-세그먼트(886)는 채널 부위의 확산 엣지로부터 제1 사전결정된 거리로 연장한다, 상기 제1 사전결정된 거리는 직사각형 개구(859)의 저부 엣지에 상당한다. 서브-세그먼트(884)는 채널 부위의 확산 엣지로부터 제2 사전결정된 거리로 연장하며, 여기서 상기 제2 사전결정된 거리는 상기 제1 사전결정된 거리와 채널 부위의 확산 엣지의 사이이다. 제2 두꺼운 게이트 옥사이드 세그먼트의 서브-세그먼트들(888 및 890)은 각각 서브-세그먼트들(884 및 886)과 동일한 구조형태를 갖는다. 얇은 게이트 옥사이드 부위는 서브-세그먼트들(886 및 890)의 상기 제1 사전결정된 거리로부터 채널 부위 상부 엣지로 연장한다.
전술한 도 20a 및 21a의 구체예들에 있어서, 얇은 게이트 옥사이드 영역은, 직사각형 개구(859)의 저부 엣지로부터 채널 부위 상부 엣지로 연장한다. 상기 채널 부위가, 확산 엣지에 근접한 부분이 채널 부위 상부 엣지에 근접한 부분 보다 큰, 가변 폭을 가지기 때문에, 얇은 게이트 옥사이드 영역 전체가 도 5a에 도시된 안티퓨즈 구체예보다 작을 수 있다. 다른 구체예들에 의하면, 도 20a 및 21a의 안티퓨즈 트랜지스터 구체예들의 얇은 게이트 옥사이드가 도 12 및 14에 도시된 직사각형 또는 마름모꼴 개구들을 가지는 OD2 마스크를 적용함으로써 더욱 최소화된다.
도 22는 본 발명의 대안적 구체예에 의한 안티퓨즈 트랜지스터의 평면 레이아웃이다. 안티퓨즈 트랜지스터(900)는, OD2 마스크(902)가 얇은 게이트 옥사이드 영역(906)의 윤곽을 나타내기 위한 형상 및 위치를 가지는 직사각형 개구(904)를 포함하는 것을 제외하고는, 도 20b의 안티퓨즈 트랜지스터(850)와 유사하다. 도시된 이 구체예에서, 두꺼운 게이트 옥사이드는 제1 두꺼운 게이트 옥사이드 세그먼트(908) 및 서브-세그먼트들(862 및 864)을 갖는 제2 두꺼운 게이트 옥사이드 세그먼트를 포함하여 구성된다. 서브-세그먼트들(862 및 864)은 도 20b의 구체예의 것과 동일하다. 하지만, 채널 부위와 직사각형 개구(904)의 모서리들의 오버랩으로 인해, 제1 두꺼운 게이트 옥사이드 세그먼트(908) 만이 확산 엣지로부터 채널 길이의 사전결정된 거리로 연장한다. 이러한 이유로, 두꺼운 게이트 옥사이드 세그먼트(908)는 서브-세그먼트(862) 보다 길이가 짧다. 따라서, 안티퓨즈 트랜지스터(900)는 도 20a의 구체예보다 작은 얇은 게이트 옥사이드 영역을 갖는다. 직사각형 개구들(904)을 갖는 OD2 마스크(902)가 도 21b의 안티퓨즈 트랜지스터(880)에 적용되어 동일한 결과를 얻을 수 있다.
안티퓨즈 트랜지스터들(850 및 880)의 얇은 게이트 옥사이드 영역의 추가 축소는, 앞서 도 14에 도시된 바와 같이, OD2 마스크에 마름모꼴 개구들을 적용함으로써 얻는다. 도 23은 본 발명의 하나의 대안적 구체예에 의한 안티퓨즈 트랜지스터의 평면 레이아웃이다. 안티퓨즈 트랜지스터(950)는, OD2 마스크(952)가 얇은 게이트 옥사이드 영역(956)의 윤곽을 나타내기 위한 형성 및 위치를 갖는 직사각형 개구(954)를 포함하는 것을 제외하고는, 도 21b의 안티퓨즈 트랜지스터(880)와 유사하다. 도시된 이 구체예에서, 두꺼운 게이트 옥사이드는 제1 및 제2 두꺼운 게이트 옥사이드 세그먼트들을 포함하여 구성된다. 상기 제1 두꺼운 게이트 옥사이드 세그먼트는 도 21b의 구체예의 것과 동일한 서브-세그먼트들(888 및 890)을 포함한다. 제2 두꺼운 게이트 옥사이드 세그먼트는 서브-세그먼트들(958 및 960)을 포함한다.
마름모꼴 개구(954)와 채널 부위의 오버랩으로 인해, 제2 두꺼운 게이트 옥사이드 서브-세그먼트(960) 만이 확산 엣지로부터 채널 길이의 사전결정된 거리로 연장하며, 상기 사전결정된 거리는 마름모꼴 개구(954)의 사선 엣지에 의해 한정된다. 따라서, 안티퓨즈 트랜지스터(950)는 도 22의 구체예 보다 작은 얇은 게이트 옥사이드 영역을 가질 수 있다. 마름모꼴 개구(954)를 갖는 OD2 마스크(952)가 도 20b의 안티퓨즈 트랜지스터(850)에 적용되어, 동일한 결과를 얻을 수 있다. 주목할 것은, 서브-세그먼트들(958 및 960)의 치수들은, 개구(954)의 마름모꼴 엣지가 서브-세그먼트(958)에 의해 커버된 채널 부위와 오버랩하지 않도록 선정된다는 것이다.
OD2 마스크에 직사각형 및 마름모꼴 개구들이 있는 것을 개시하고 있지만, 다른 개구 형상들이 사용되어 동일한 효과를 제공할 수 있다. 예를 들어, OD2 마스크에 있는 개구들은, 육각형, 팔각형 또는 OPC가 추가된 후 심지어 실질적인 원형일 수 있다. 또한, 직사각형 개구가 폴리실리콘 게이트에 대하여 임의의 각도로 회전될 수 있다.
전술한 도 19-23의 구체예들은 단일 트랜지스터 안티퓨즈 메모리 셀들에 관한 것이다. 도 19-23의 구체예들은, 액세스 트랜지스터가 안티퓨즈 트랜지스터에 직렬로 형성되는 2-트랜지스터 안티퓨즈 셀에 적용할 수 있다. 도 24-27은 최소화된 얇은 게이트 옥사이드 영역들을 가지는 2-트랜지스터 안티퓨즈 메모리 셀의 다양한 구체예들을 도시한 것이다.
도 24는 본 발명의 하나의 구체예에 의한 2-트랜지스터 안티퓨즈 트랜지스터의 평면 레이아웃이다.
본 발명의 다른 구체예들에 의하면, 2-트랜지스터 안티퓨즈 셀을 제공하기 위하여 액세스 트랜지스터가 안티퓨즈 트랜지스터에 직렬로 형성될 수 있다. 도 16a는 본 발명의 하나의 구체예에 의한 2-트랜지스터 안티퓨즈 메모리 셀을 도시한 것으로, 여기서 채널 부위가 가변 폭을 갖는다. 2-트랜지스터 안티퓨즈 메모리 셀(1000)은 도 16a의 2-트랜지스터 셀(700)과 유사하다. 상기 액세스 트랜지스터는 액티브 영역(1002), 폴리실리콘 게이트(1004) 및 비트라인 접점(1006)을 포함한다. 상기 안티퓨즈 트랜지스터는 액티브 영역(1002), 폴리실리콘 게이트(1008)를 포함한다. 공통 소스/드레인 확산 부위(1010)는 액세스 트랜지스터와 안티퓨즈 트랜지스터 사이에 공유된다. 폴리실리콘 게이트(1008) 하부에서 채널 부위를 커버하는 것은 두꺼운 게이트 옥사이드 영역과 얇은 게이트 옥사이드 영역을 가지는 가변 두께 게이트 옥사이드이다. OD2 마스크(1012)는 두꺼운 게이트 옥사이드가 형성될 영역을 나타내며, 그리고 내부에서 얇은 게이트 옥사이드가 형성될, 액티브 영역(852)을 오버랩하는 직사각형 개구(1013)를 포함한다. 얇은 게이트 옥사이드 영역(1014)은 직사각형 개구(1013)의 저부 엣지와 채널 부위 상부 엣지 사이의 채널 부위를 커버한다.
도 24에서, 안티퓨즈 트랜지스터의 채널 부위는 가변 폭을 갖는다. 도 25의 구체예에서, 안티퓨즈 트랜지스터의 채널 부위는 일정한 폭을 가지나, 액세스 트랜지스터의 채널 및 액티브 영역의 나머지 보다 폭이 작다. 보다 구체적으로, 2-트랜지스터 안티퓨즈 메모리 셀(1050)은, 공통 소스/드레인 확산 부위(1054)가, 안티퓨즈 트랜지스터의 채널 부위는 일정하게 유지되나 액세스 트랜지스터의 채널 부위 보다 폭이 작은, 가변 폭을 갖는 형상으로 된 액티브 영역(1052)을 갖는 것을 제외하고는, 메모리 셀(1000)과 유사하다.
도 26은 2-트랜지스터 안티퓨즈 메모리 셀의 또 하나의 대안적 구체예이다. 2-트랜지스터 안티퓨즈 메모리 셀(1100)은, 액티브 영역(1102)이 안티퓨즈 트랜지스터가 "L"-자형 채널부위 대신에 "T"-자형 채널부위를 갖는 형상으로 된 것을 제외하고는, 도 24의 2-트랜지스터 안티퓨즈 메모리 셀(1000)과 유사하다. 도 27은, 2-트랜지스터 안티퓨즈 메모리 셀(1150)이, 안티퓨즈 트랜지스터가 일정한 폭의 채널 부위를 갖게 하는 형상으로 된 액티브 영역(1152)을 갖는 것을 제외하고는, 도 26의 구체예와 유사하다. 공통 소스/드레인 확산 부위(1154)는 상대적으로 좁은 폭의 부분를 갖게 되는 "T"-자형이다.
도 24-27의 2-트랜지스터 안티퓨즈 메모리 셀의 구체예들은, 안티퓨즈 트랜지스터들의 얇은 게이트 옥사이드 영역들을 최소화하도록 위치된 직사각형 또는 마름모꼴 개구들을 가지는, OD2 마스크를 사용할 수 있다. 도 19 내지 27의 안티퓨즈 메모리 셀의 구체예들은, 열 옥사이드가 가변 두께 게이트 옥사이드의 두꺼운 및 얇은 부분들에서 성장되는 대안적인 제작 공정으로 제작될 수 있다.
위에 설명한 본 발명의 구체예들에 나타낸 바와 같이, 높은 신뢰도를 갖는 단일 트랜지스터 안티퓨즈 메모리 셀 및 2-트랜지스터 안티퓨즈 메모리 셀이 표준 CMOS 공정들을 사용하여 제조될 수 있다. 액티브 영역을 구획하기 위한 마스크들과 OD2 마스크들은 비-임계적인 크기일 수 있으나, 특정 영역들 사이에서 위치설정된 오버랩이 공정 기술에 대한 최소 피처 크기보다 작은 크기를 갖는 얇은 옥사이드 영역을 만들어 낼 수있다.
보다 구체적으로, 표준 CMOS 공정는, 위에 설명한 본 발명의 안티퓨즈 메모리 셀의 구체예들의 다양한 구성들(features)을 구획하기 위한 마스크들의 세트를 필요로 할 수 있다. 각각의 마스크는 구획될 구성들에 따라, 다양한 품질 등급을 가질 수 있다. 일반적으로, 고 등급 마스크들이 상대적으로 작은 크기의 구성들을 구획하는데 사용된다. 다음은, 표준 CMOS 공정에 사용되는 마스크들의 등급을 정하는 예이며, 여기서 수가 높을수록 마스크의 등급이 높은 것을 가리킨다.
1. N-well, P-well, Vtp, Vtn, 두꺼운 게이트 옥사이드(OD2) 마스크들
2. 소스/드레인 임플란트 마스크
3. 콘택트 바이어 마스크(contact via mask)
4. 금속 2층 마스크(metal 2 layer mask)
5. 확산, 얇은 옥사이드, 접점 및 금속 1층 마스크들
6. 폴리실리콘 마스크
등급 레벨 6과 같은 고 등급 마스크와 등급 레벨 1과 같은 저급 마스크의 차이는, 더 나은 유리, 재료 또는 그 제조와 관련된 더 나은 프린팅 장비의 사용일 것이다. 특정 구성들은 높은 정밀도를 필요로 하지 않고, 어떤 구성들은 높은 정밀도를 필요로 하기 때문에, 다양한 등급의 마스크들이 사용된다. 이해할 수 있는 바와 같이, 고 등급 마스크를 생산하는데 요구되는 노력 및 비용은 저 등급 마스크에 요구되는 것보다 실질적으로 많이 든다. 예를 들어, 최저 등급 마스크는 3,000 내지 5,000 달러 범위일 수 있는 반면, 최고 등급 마스크는 100,000 내지 300,000 달러 범위일 수 있다.
특정 구성들에 대한 설계 규칙들은, 마스크에 의해 구획된 구성을 위한 특정 영역이 상기 특정 영역을 커버하고, 인접하는 구성들 위에 약간의 오버랩을 가지는 것을 보장하도록 설정된다는 것을 이해하여야 한다. 사실상, 인접 구성들은 주입이 발생하는 곳을 적절하게 제어한다. 예를 들어, OD2 형상은 확산에 의해 구획된 IO 트랜지스터 영역을 완전 커버할 것이다. 이러한 이유로, 실제 마스크 형상이 어디서 끝나는가는 문제가 되지 않는다. 이것이, OD2 마스크가, 오차의 허용 범위가 있기 때문에, 저 등급이며, 결과적으로 저비용의 마스크가 가능한 주된 이유중의 하나이다. 또한, 일부 정렬 기계들(aligner machines)이 0.06 마이크로미터 공차를 달성할 수 있지만, 이온 주입(ion implant) 마스크들에 충분한 것으로 간주되는 0.1 마이크로미터에서 사용된다. 도 4 내지 18에 도시된 안티퓨즈 트랜지스터들 및 메모리 어레이들의 제작을 위하여, 마스크 형상 단부들이 얇은 게이트 옥사이드 영역을 구획하는데 중요하다. 전형적인 CMOS 공정들에 사용되는 최신 등급 OD2 마스크가 설명된 안티퓨즈 메모리 셀들의 얇은 게이트 옥사이드 영역들을 구획하는데 사용될 수 있다. 하지만, 특정한 최소 크기를 가지는 메모리 셀을 만들 수 있도록 오차 범위를 고려하여만 한다.
본 발명의 하나의 구체예에 의하면, 도 4-18의 안티퓨즈 메모리 셀들이 동일한 공정의 소스/드레인 임플란트들(등급 레벨 2)에 사용되는 마스크 등급에 대응하는 등급을 가지는 OD2 마스크를 사용하여 제작된다. OD2 마스크 등급은, 높은 신뢰도를 가지는 소형 크기의 메모리 셀들을 달성하기 위한 동일한 공정의 확산 임플란트들(등급 레벨 5)에 사용되는 마스크 등급과 동등한 것이 바람직하다. 따라서, 고 밀도 메모리 어레이, 향상된 수율, 향상된 성능 및 높은 신뢰도는 고 등급 OD2 마스크를 사용함으로써 달성된다. 또한, 정밀도는 마스크의 정렬이 가급적 가장 높은 정밀도로 행해지는 것을 보장함으로써 더욱 향상된다. 높은 정렬 정밀도는 우수한 리소그래피 장비(lithography equipment), 리소그래피 방법들 및/또는 다양한 광 파장 및 다양한 마스크 형태들, 이들 중의 가능한 임의의 조합들을 사용함으로써 달성된다.
임의선택적으로 고 정밀 정렬을 갖는, 고 등급 OD2 마스크의 사용은 본 출원에서 개시된 안티퓨즈 셀 구체예들에 대해 장점들을 제공한다. 보다 구체적으로, 고 등급 OD2 마스크를 사용하여 보다 정밀하게 형성된 마스크 형상 단부들이, 얇은 옥사이드 영역과 같은 특정 구성들을 최소화하는데 유리하게 사용된다. 안티퓨즈 트랜지스터들(500 및 600)이 최소화된 크기의 얇은 게이트 옥사이드 영역(512 및 610)을 가져야만 하기 때문에, 고 등급 OD2 마스크의 사용이, 표준 저 등급 OD2 마스크로 제조된 동일한 안티퓨즈 셀에 비해 신뢰도를 향상시키기 위해 얇은 게이트 옥사이드 영역들이 최소화되는 것을 가능하게 한다.
도 5a의 구체예의 경우, 폴리실리콘 게이트(106) 하부의 OD2 형상 단부/엣지의 더 정밀한 오버랩이, 폴리실리콘 게이트 하부에 최소화된 얇은 옥사이드 영역을 허용한다. 구체적으로, 얇은 옥사이드 영역은 폴리실리콘 게이트 하부의 액티브 영역의 폭에 의해 구획되는 대향하는 두 변과, 폴리실리콘 게이트의 하나의 엣지와 폴리실리콘 게이트 하부의 OD2 마스크 형상 단부에 의해 구획되는 대향하는 다른 두 변을 가지는 직사각 형상이 된다. 고 정밀 정렬이 더해지면, 얇은 옥사이드 영역을 더욱 최소화할 수 있다.
예를 들어, 0.20 마이크로미터 얇은 옥사이드 영역 치수에 대하여 ±0.1 마이크로미터 내지 ±0.06 마이크로미터의 정렬 향상이, 0.04 마이크로미터 얇은 옥사이드 치수를 허용하며, 이에 의해 치수가 0.16 마이크로미터로 감소된다. 이것 만으로 안티퓨즈 메모리 셀의 수율 및 신뢰도가 향상되는데, 그 이유는 수율과 신뢰도 모두가 전체 얇은 게이트 옥사이드 영역에 직접 좌우되기 때문이다. 수율과 신뢰도 향상은 정렬이 90nm 및 65nm 공정들에 대하여 ±0.08 마이크로미터로 향상되는 경우 조차도 나타난다. 고 등급 OD2 마스크는, 안티퓨즈 트랜지스터의 얇은 및 두꺼운 게이트 옥사이드 영역들을 제작하기 위한, 도 6에서 설명된 공정에 사용될 수 있다.
첨부 도면에 제시된 트랜지스터 디바이스의 도면들은 트랜지스터 디바이스들의 특징들을 나타내는데 사용되며, 축척으로 나타내기 위해 의도한 것이다. 설명한 특징들을 포함하는 실제 제작된 트랜지스터 디바이스들은, 특정 제작 공정들에 의해 부과된 설계 규칙들의 적용 및 디자인 선택에서 비롯된 치수들을 가지게 될 것이다.
위에서 설명된 본 발명의 구체예들은, 얇은 게이트 옥사이드 및 두꺼운 게이트 옥사이드를 가지는 안티퓨즈 트랜지스터들을 설명한 것이다. 당 분야의 기술자는, 첨단 반도체 제조 기술들이, 옥사이드에 더하여 또는 그 대신에, 얇은 게이트 옥사이드 영역들을 형성하기 위한 다양한 유전 재료들을 사용할 수 있음을 이해할 것이다. 상기 유전 재료의 증착(depositing) 또는 성장을 위한 마스크가, 안티퓨즈 트랜지스터의 얇은 게이트 옥사이드 영역을 구획하는데 사용되는 OD2 마스크에 대하여 전술한 것과 동일한 방식으로, 액티브 영역을 오버랩하도록 위치 설정된 개구 형상들을 가질 수 있다는 것을 당 분야의 기술자는 이해할 것이다.
얇은 게이트 옥사이드 영역들을 구획하기 위한 개구들을 갖는 OD2 마스크는, 각각 그 안에 구획된 완전한 개구, 또는 인접하는 타일들(tiles)의 짜맞춤(mating)이 포위된 개구(enclosed opening)를 형성하도록 구획된 개구의 한 부분을 가지는, 소형 단위 서브-마스크 형상들을 반복 패턴으로 함께 타일된(tiled together) 어셈블리일 수 있음을, 당 분야의 기술자는 이해할 것이다.
위에서 설명한 본 발명의 구체예들은 오직 예시의 목적으로 제시된 것이다. 당 분야의 기술자에 의해 첨부하는 청구범위에 의해서만 한정되는 본 발명의 범위에서 벗어남이 없이 변경들, 수정들 및 변형들이 특정 구체예들로 실현될 수도 있는 것이다.

Claims (17)

  1. 안티퓨즈 트랜지스터의 채널 부위에 제1 옥사이드를 성장시키는 단계;
    상기 채널 부위의 얇은 게이트 옥사이드 영역을 마주보는(facing) 상기 제1 옥사이드의 수직 엣지가 언더컷되게 상기 채널 부위의 상기 얇은 게이트 옥사이드 영역에서 상기 제1 옥사이드를 습식 에칭 공정으로 제거하는 단계;
    상기 얇은 게이트 옥사이드 영역에, 그리고 상기 제1 옥사이드 하부의 상기 채널 부위의 두꺼운 게이트 옥사이드 영역(thick gate oxide area)에 제2 옥사이드를 열적으로 성장시켜, 상기 두꺼운 게이트 옥사이드 영역의 제1 옥사이드와 제2 옥사이드의 조합이 상기 얇은 게이트 옥사이드 영역의 제2 옥사이드 보다 큰 두께를 갖게 하는 단계; 및
    상기 채널 부위로부터 전류를 받기 위하여, 상기 두꺼운 게이트 옥사이드 영역에 인접하는 확산부위를 형성하는 단계;
    를 포함하여 구성되는, 안티퓨즈 트랜지스터용 가변 두께 게이트 옥사이드의 형성 방법.
  2. 제1항에 있어서, 열적 성장단계가, 상기 얇은 게이트 옥사이드 영역에서 제1 속도로 제2 옥사이드를 성장시키는 단계, 및 상기 두꺼운 게이트 옥사이드 영역에서 상기 제1 속도 보다 낮은 제2 속도로 제2 옥사이드를 성장시키는 단계를 포함하는, 안티퓨즈 트랜지스터용 가변 두께 게이트 옥사이드의 형성 방법.
  3. 제2항에 있어서, 상기 얇은 게이트 옥사이드 영역에서 제1 속도로 제2 옥사이드를 성장시키는 단계가 상기 얇은 게이트 옥사이드 영역의 기판 표면을 제1 깊이로 소모시키는 단계를 포함하며, 상기 두꺼운 게이트 옥사이드 영역에서 제2 옥사이드를 성장시키는 단계가 상기 두꺼운 게이트 옥사이드 영역의 기판 표면을 상기 제1 깊이 보다 작은 제2 깊이로 소모시키는 단계를 포함하는, 안티퓨즈 트랜지스터용 가변 두께 게이트 옥사이드의 형성 방법.
  4. 제3항에 있어서, 열적 성장단계가, 상기 두꺼운 게이트 옥사이드 영역과 상기 얇은 게이트 옥사이드 영역 사이에 각진 옥사이드 영역을 형성하는 단계를 포함하며, 상기 각진 옥사이드 영역이 상기 두꺼운 게이트 옥사이드 영역의 제1 옥사이드와 제2 옥사이드의 조합과 다르며, 상기 얇은 게이트 옥사이드 영역에서의 제2 옥사이드와 다른, 두께를 가지는, 안티퓨즈 트랜지스터용 가변 두께 게이트 옥사이드의 형성 방법.
  5. 제4항에 있어서, 상기 제1 옥사이드, 상기 제2 옥사이드, 및 각진 옥사이드 영역 위에 공통 게이트를 형성하는 단계를 더 포함하는, 안티퓨즈 트랜지스터용 가변 두께 게이트 옥사이드의 형성 방법.
  6. 제1항에 있어서, 제1 옥사이드 하부의 제2 옥사이드가 상기 얇은 게이트 옥사이드 영역에서의 제2 옥사이드 보다 얇은, 안티퓨즈 트랜지스터용 가변 두께 게이트 옥사이드의 형성 방법.
  7. 제5항에 있어서, 전도성 링크가 상기 채널과 상기 공통 게이트 사이에 형성될 때, 상기 공통 게이트로부터의 전류를 감지하기 위하여 상기 확산 부위와 전기 접촉하는 비트라인 접점을 형성시키는 단계를 더 포함하는, 안티퓨즈 트랜지스터용 가변 두께 게이트 옥사이드의 형성 방법.
  8. 기판에 있는 채널 부위;
    습식 에칭 공정에 의해 언더컷된 수직 엣지를 갖는, 상기 채널 부위의 두꺼운 게이트 옥사이드 영역에 있는 제1 옥사이드; 및,
    상기 언더컷된 엣지에 인접하는 상기 채널 부위의 얇은 게이트 옥사이드 영역에서, 그리고 상기 제1 옥사이드 하부의 상기 두꺼운 게이트 옥사이드 영역에서 열적으로 성장된 제2 옥사이드;
    상기 채널 부위로부터의 전류를 받기 위한, 상기 두꺼운 게이트 옥사이드 영역에 인접한 확산 부위;
    상기 얇은 게이트 옥사이드 영역에 인접한 절연부; 및
    상기 제1 옥사이드 및 상기 제2 옥사이드 위의 게이트;를 포함하여 구성되는, 가변 두께 게이트 옥사이드를 갖는 안티퓨즈 메모리 셀.
  9. 제8항에 있어서, 상기 제1 옥사이드 하부의 제2 옥사이드가 상기 얇은 게이트 옥사이드 영역의 제2 옥사이드 보다 얇은, 안티퓨즈 메모리 셀.
  10. 제9항에 있어서, 상기 두꺼운 게이트 옥사이드 영역의 제1 옥사이드와 제2 옥사이드의 조합이, 상기 얇은 게이트 옥사이드 영역의 제2 옥사이드 보다 큰 두께를 가지는, 안티퓨즈 메모리 셀.
  11. 제10항에 있어서, 상기 얇은 게이트 옥사이드 영역의 제2 옥사이드가 제1 깊이까지 기판 내로 연장하고, 상기 두꺼운 게이트 옥사이드 영역에서의 제2 옥사이드가 상기 제1 깊이 보다 낮은 제2 깊이까지 기판 내로 연장하는, 안티퓨즈 메모리 셀.
  12. 제8항에 있어서, 상기 두꺼운 게이트 옥사이드 영역과 상기 얇은 게이트 옥사이드 영역 사이에 각진 옥사이드 영역을 더 포함하고, 상기 각진 옥사이드 영역이 상기 두꺼운 게이트 옥사이드 영역의 제1 옥사이드와 제2 옥사이드의 조합과 다르며, 상기 얇은 게이트 옥사이드 영역에서의 제2 옥사이드와 다른, 두께를 가지는, 안티퓨즈 메모리 셀.
  13. 제8항에 있어서, 상기 게이트가 워드라인에 연결된, 안티퓨즈 메모리 셀.
  14. 제13항에 있어서, 상기 확산 부위가 비트라인에 연결된, 안티퓨즈 메모리 셀.
  15. 제13항에 있어서, 상기 확산 부위에 인접한 액세스 트랜지스터, 및 상기 액세스 트랜지스터에 인접한 또 하나의 확산 부위를 포함하는, 안티퓨즈 메모리 셀.
  16. 제15항에 있어서, 상기 또 하나의 확산 부위가 비트라인에 연결되는, 안티퓨즈 메모리 셀.
  17. 제16항에 있어서, 상기 액세스 트랜지스터가, 상기 두꺼운 게이트 옥사이드 영역에 있는 제1 옥사이드와 제2 옥사이드의 조합에 대응하는, 게이트 옥사이드 두께를 가지는, 안티퓨즈 메모리 셀.
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