JP2003100864A - 二重ダマシーン構造体を形成する方法 - Google Patents

二重ダマシーン構造体を形成する方法

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Abstract

(57)【要約】 (修正有) 【課題】 二重ダマシーン構造体形成方法において、反
射防止トレンチマスク材料を使用することに伴う問題を
解決する。 【解決手段】 一つ以上の電子装置を有する珪素基体上
に第一厚さを有する第一誘電体層140を形成し、前記
第一誘電体層の上に第二エッチング停止層150を形成
し、第二エッチング停止層の上に第二厚さを有する第二
誘電体層160を形成し、前記第二誘電体層の上に反射
防止被覆層170を形成し、前記第二誘電体層の中に、
前記第二誘電体層の厚さより深い第一深さの所まで第一
トレンチをエッチングし、そして前記第二誘電体層に、
前記第二厚さにほぼ等しい第二深さまで第二トレンチを
エッチングし、同時に前記第一誘電体層に前記第一厚さ
にほぼ等しい第一深さの第一トレンチをエッチングす
る。

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、一般に半導体装置
及びその製造の分野に関し、特に二重ダマシーン(dual
damascene)構造体を形成する方法に関する。 【0002】 【従来の技術】作動速度を増大するため、高性能集積回
路は、低い比誘電率の誘電体と共に銅配線技術を用いて
いる。現在二重ダマシーン法は、銅配線を形成するため
に最も広く用いられている方法である。典型的な二重ダ
マシーン法を、図1(a)〜1(c)に例示する。図1
(a)に示したように、誘電体層10及び銅線20の上
に第一エッチング停止層を形成する。第一誘電体層4
0、第二エッチング停止層50、及び第二誘電体層55
を、第一エッチング停止層の上に形成する。次にホトレ
ジストのパタンー化層を形成し、第一トレンチ57のエ
ッチングをパタンー化するのに用いる。第一トレンチ5
7をエッチングした後、裏側反射防止被覆(BARC)
層60を形成する。BARC層60を形成する間に、ト
レンチ57中に付加的BARC材料65を形成する。付
加的BARC材料65は、第二トレンチ58をエッチン
グする間、トレンチの底部表面を保護するのに必要であ
る。これは、図1(b)に例示してある。エッチング工
程中、付加的BARC65の一部分が除去される。第二
トレンチ58をエッチングした後、図1(c)に例示し
たように、トレンチライナー材料80を形成し、銅90
を用いて両方のトレンチを充填する。 【0003】 【発明が解決しようとする課題】トレンチをマスクする
ために付加的BARC65を用いることに関して数多く
の重要な問題が生ずる。それらの中で比較的重要な問題
の幾つかは、密集し、分離された構造体の不均一性、エ
ッチング工程中の第一エッチング停止層30を通る穿
孔、BARC材料により起こされる欠陥等である。従っ
て、BARCトレンチマスク材料65を使用することに
伴われる問題を解決する改良された方法が求められてい
る。 【0004】 【課題を解決するための手段】本発明は、二重ダマシー
ン構造体を形成する方法を開示する。特に、一つ以上の
電子装置を有する珪素基体上に第一誘電体層を形成す
る。次にこの第一誘電体層の上に第一エッチング停止層
を形成し、次にその第一エッチング停止層の上に第二誘
電体層を形成する。次に第二誘電体層の上にオキシ窒化
珪素反射防止被覆層を形成し、第二誘電体層及び第一誘
電体層中に第一トレンチを第一深さまでエッチングす
る。第二誘電体層中に第二トレンチをエッチングしなが
ら、同時に第一誘電体層中に第一トレンチをエッチング
する。 【0005】 【発明の実施の形態】本発明を、次に図2(a)〜2
(d)を参照しながら記述する。本発明の利点は、二重
ダマシーン法を用いる他の構造に対しても適用できるこ
とは当業者に明らかになるであろう。 【0006】時計歩度を大きくする必要性から、集積回
路に金属配線を形成するのに銅が使用されるようになっ
てきている。銅を使用することの外に、有機珪酸塩ガラ
ス(OSG)(比誘電率=約2.6)及びフルオロ珪酸
塩ガラス(FSG)のような誘電体層が、二酸化珪素に
比較してそのような材料の比誘電率が低いことを利用し
て現在用いられている。本発明の一つの態様として、図
2(a)に示したように、銅層120及び誘電体層10
0の上に第一エッチング停止層(etch stop
layer)130を形成する。誘電体層100は、ト
ランジスタ、ダイオード等のような一つ以上の電子装置
を有する珪素基体の上に形成する。これらの電子装置
は、集積回路の一部になっているのが典型的である。誘
電体層100は、集積回路の種々の部分の上に形成して
もよい。銅層120は、集積回路の銅配線の一部を表し
ている。第一エッチング停止層130は、窒化珪素(S
iN)、炭化珪素(SiC)、又はどのような適当な材
料を含んでいてもよい。第一エッチング停止層130を
形成した後、第一誘電体層140をエッチング停止層1
30の上に形成する。本発明の一つの態様として、この
第一誘電体層140はフルオロ珪酸塩ガラス(FSG)
を含む。FSGの外に、どのような適当な誘電材料を用
いて第一誘電体層140を形成してもよい。第一誘電体
層140を形成した後、第二エッチング停止層150を
形成しても、形成しなくてもよい。この第二エッチング
停止層150は、窒化珪素(SiN)、炭化珪素(Si
C)、或はこれら又は他の適当な材料の層のあらゆる組
合せからなる群から選択された材料を含む。第二エッチ
ング停止層150を形成した後、第二誘電体層を形成す
る。本発明の一つの態様として、この第二エッチング停
止層はFSG、OSG、又は適当な誘電材料を含む。第
二誘電体層160を形成した後、反射防止被覆(AR
C)の層170を図2(a)に示したように形成する。
本発明の一つの態様として、このARC層170はオキ
シ窒化珪素を含む。ARC層170の重要な性質は、ホ
トリトグラフ処理中、光を反射しないことである。その
ようなARCフイルムは、次の原子%を有するオキシ窒
化珪素を用いて形成することができる:珪素(30%〜
55%)、酸素(20%〜50%)、窒素(2%〜17
%)、及び水素(7%〜35%)。ARC層170を形
成した後、ホトレジスト層180を形成し、パターン化
する。ARC層170、第二誘電体層160、及び第二
エッチング停止層150を多段階エッチング法を用いて
エッチングし、図2(a)に例示するような第一トレン
チ185を形成する。本発明の一つの態様として、オキ
シ窒化珪素層は、CF4に基づくプラズマエッチング法
を用いてエッチングすることができる。特に、300Å
〜2000Åのオキシ窒化珪素フイルムは、50scc
m〜120sccmの流量のCF4、1sccm〜9s
ccmの流量の酸素、200sccm〜500sccm
の流量のアルゴン、及び約1000W〜2000Wの電
力を用いてエッチングすることができる。オキシ窒化珪
素フイルムを用いることの一つの利点は、一層薄い(即
ち、3000Åより薄い)ホトレジスト層を用いること
ができることである。これにより現在の方法で必要な一
層厚いホトレジストフイルムの場合よりも改良された解
像度が得られる。第二誘電体層160を形成するために
FSGを用いた場合、約1000Wのレベルの電力を用
いて、アルゴン(200sccm〜400sccm)、
CH22(10sccm〜35sccm)、及び酸素
(9sccm〜34sccm)に基づくプラズマエッチ
ング法を用いることができる。最後に第二エッチング停
止層150を通ってエッチングするために、C58(5
sccm〜13sccm)、アルゴン(300sccm
〜650sccm)、及び酸素(4sccm〜13sc
cm)によるエッチング法を、電力レベルを約1500
Wにして用いることができる。第一トレンチの深さ18
7は変化させることができる。図2(a)に示した態様
では、トレンチの底面は第二エッチング停止層より下に
あることを示している。一般に、第一トレンチに必要な
深さは、誘電体層140及び160の厚さ、及び第二ト
レンチに必要な深さに依存する。 【0007】第一トレンチ185を形成した後、残留す
るホトレジストフイルム180を除去し、別のパターン
化ホトレジストフイルム190を形成し、それを第二ト
レンチの幅を定めるのに用いる。これを図2(b)で例
示する。そのホトレジストフイルムをエッチングマスク
として用い、ARC層170の露出領域をエッチングす
る。オキシ窒化珪素ARC層が用いられた場合、その層
はCF4に基づくプラズマエッチング法を用いてエッチ
ングすることができる。特に300Å〜2000Åのオ
キシ窒化珪素フイルムは、50sccm〜120scc
mの流量のCF 4、1sccm〜9sccmの流量の酸
素、200sccm〜500sccmの流量のアルゴ
ン、及び約1000W〜2000Wの電力を用いてエッ
チングすることができる。誘電体層160及び140を
続いてエッチングする間、ARC層がハードマスクとし
て働く。次に誘電体層160及び140をエッチングす
ると同時に、図2(c)に示すように、第二誘電体層1
60に第二トレンチ195を形成し、第一誘電体層14
0に第一トレンチ185をエッチングする。第二トレン
チ195のエッチングは、第二エッチング停止層150
(もし存在するならば)の所で停止され、第一誘電体層
140中の第一トレンチ185のエッチングは、第一エ
ッチング停止層130の所で停止される。 【0008】第二誘電体層160中に第二トレンチ19
5を形成する間、第一誘電体層中の第一トレンチ185
のエッチングが完了する。従って、第一誘電体層140
の下の第一エッチング停止層130は、全第二トレンチ
エッチング処理に曝されることはない。これにより、当
分野で現在用いられているBARC保護層の必要性がな
くなる。 【0009】両方のトレンチ(185及び195)を形
成した後、第一エッチング停止層130の露出された領
域を取り除き、ライナーフイルム200を、図2(d)
に示したように形成する。ライナーフイルムの形成に続
き、銅堆積及び化学的機械的研削工程を行い、それによ
り図2(d)に示すような銅層210を与える結果にな
る。銅層210は、先ず厚い銅層を形成し、次にCMP
法により過剰の銅を除去することにより形成する。 【0010】本発明を、例示的態様に関して記述する
が、この記述は限定的意味で解釈されるべきではない。
本発明の他の態様と同様、例示した態様の種々の修正及
び組合せも、その記述を参照して当業者には明らかにな
るであろう。従って、特許請求の範囲はそのような修正
又は態様を全て包含するものである。 【0011】以上の説明に関して更に以下の項を開示す
る。 (1) 一つ以上の電子装置を有する珪素基体を与え、
前記珪素基体上に第一厚さを有する第一誘電体層を形成
し、前記第一誘電体層の上に第一エッチング停止層を形
成し、前記第一誘電体層の上に第二厚さを有する第二誘
電体層を形成し、前記第二誘電体層の上に反射防止被覆
層を形成し、前記第二誘電体層の中に、前記第二誘電体
層の厚さより深い第一深さの所まで第一トレンチをエッ
チングし、そして前記第二誘電体層に、前記第二厚さに
ほぼ等しい第二深さまで第二トレンチをエッチングし、
同時に前記第一誘電体層に前記第一厚さにほぼ等しい第
一深さの第一トレンチをエッチングする、ことを包含す
る二重ダマシーン構造体を形成する方法。 (2) 反射防止被覆層が、オキシ窒化珪素を含む、
(1)に記載の方法。 (3) 第一及び第二エッチング停止層を、炭化珪素及
び窒化珪素からなる群から選択された材料を用いて形成
する、(1)に記載の方法。 (4) 第一誘電体層がFSGである、(1)に記載の
方法。 (5) 第二誘電体層がFSGである、(1)に記載の
方法。 (6) 更に、第一トレンチ及び第二トレンチ中にライ
ナーフイルムを形成し、そして前記第一トレンチ及び第
二トレンチ中に連続的銅層を形成する、ことを包含す
る、(1)に記載の方法。 (7) 一つ以上の電子装置を有する珪素基体を与え、
前記珪素基体上に第一厚さを有する第一誘電体層を形成
し、前記第一誘電体層の上に第一エッチング停止層を形
成し、前記第一誘電体層の上に第二厚さを有する第二誘
電体層を形成し、前記第二誘電体層の上にオキシ窒化珪
素の反射防止被覆層を形成し、前記第二誘電体層の中
に、前記第二誘電体層の厚さより深い第一深さの所まで
第一トレンチをエッチングし、そして前記第二誘電体層
中に、前記第二厚さにほぼ等しい第二深さまで第二トレ
ンチをエッチングし、同時に前記第一誘電体層中に前記
第一厚さにほぼ等しい第一深さの第一トレンチをエッチ
ングする、ことを包含する銅充填二重ダマシーン構造体
を形成する方法。 (8) 窒化珪素反射防止被覆層が、30〜50原子%
の珪素、20〜50原子%の酸素、2〜17原子%の窒
素、及び7〜35原子%の水素を含む、(1)に記載の
方法。 (9) 第一及び第二エッチング停止層を、炭化珪素及
び窒珪素からなる群から選択された材料を用いて形成す
る、(1)に記載の方法。 (10) 第一誘電体層がFSGである、請求項1に記
載の方法。 (11) 本発明は、二重ダマシーン構造体を形成する
方法を開示する。エッチング停止層(150)を、誘電
体層(140)の上に形成する。第二誘電体層(16
0)をエッチング停止層(150)の上に形成し、その
第二誘電体層の上にARC層(170)を形成する。次
に第一及び第二誘電体層(140)及び(160)の夫
々に、第一トレンチ(185)及び第二トレンチ(19
5)を同時に形成する。
【図面の簡単な説明】 【図1】図1において、図1(a)〜図1(c)は、従
来法の工程を例示する断面図である。 【図2】図2において、図2(a)〜図2(d)は、本
発明の一つの態様を例示する断面図である。 【符号の説明】 10 誘電体層 20 銅線 30 第一エッチング停止層 40 第一誘電体層 50 第二エッチング停止層 55 第二誘電体層 57 第一トレンチ 58 第二トレンチ 60 裏側反射防止被覆 65 付加的BARC材料 70 ホトレジスト層 80 トレンチライナー 90 銅層 100 誘電体層 120 銅層 130 第一エッチング停止層 140 第一誘電体層 150 第二エッチング停止層 160 第二誘電体層 170 反射防止層 180 ホトレジスト層 185 第一トレンチ 190 パターン化ホトレジスト層 195 第二トレンチ 200 ライナー 210 銅層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミン ヤン アメリカ合衆国 テキサス、リチャードソ ン、ウェンドーヴァー コート 3309 Fターム(参考) 5F033 MM02 QQ04 QQ09 QQ10 QQ12 QQ25 QQ37 RR08 RR11

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 一つ以上の電子装置を有する珪素基体を
    与え、 前記珪素基体上に第一厚さを有する第一誘電体層を形成
    し、 前記第一誘電体層の上に第一エッチング停止層を形成
    し、 前記第一誘電体層の上に第二厚さを有する第二誘電体層
    を形成し、 前記第二誘電体層の上に反射防止被覆層を形成し、 前記第二誘電体層の中に、前記第二誘電体層の厚さより
    深い第一深さの所まで第一トレンチをエッチングし、そ
    して前記第二誘電体層中に、前記第二厚さにほぼ等しい
    第二深さまで第二トレンチをエッチングし、同時に前記
    第一誘電体層中に、前記第一厚さにほぼ等しい第一深さ
    の第一トレンチをエッチングする、ことを包含する二重
    ダマシーン構造体を形成する方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004356521A (ja) * 2003-05-30 2004-12-16 Nec Electronics Corp 半導体装置およびその製造方法
JP2007019258A (ja) * 2005-07-07 2007-01-25 Toshiba Corp 半導体装置
KR101016340B1 (ko) 2003-12-15 2011-02-22 매그나칩 반도체 유한회사 고주파 반도체 장치의 인덕터 제조방법
US8227339B2 (en) 2009-11-02 2012-07-24 International Business Machines Corporation Creation of vias and trenches with different depths

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100431110C (zh) * 2000-08-18 2008-11-05 东京毅力科创株式会社 低介电氮化硅膜的形成方法和半导体器件及其制造工艺
US6605540B2 (en) * 2001-07-09 2003-08-12 Texas Instruments Incorporated Process for forming a dual damascene structure
US7183201B2 (en) * 2001-07-23 2007-02-27 Applied Materials, Inc. Selective etching of organosilicate films over silicon oxide stop etch layers
JP2003209166A (ja) * 2002-01-17 2003-07-25 Seiko Epson Corp 半導体装置及びその製造方法
DE10219398B4 (de) * 2002-04-30 2007-06-06 Infineon Technologies Ag Herstellungsverfahren für eine Grabenanordnung mit Gräben unterschiedlicher Tiefe in einem Halbleitersubstrat
US20050059233A1 (en) * 2003-09-12 2005-03-17 Ming-Tsong Wang Process for forming metal damascene structure to prevent dielectric layer peeling
CN1299348C (zh) * 2003-09-28 2007-02-07 中芯国际集成电路制造(上海)有限公司 集成电路的倾斜镶嵌内连接结构的形成方法
US7504727B2 (en) * 2004-05-14 2009-03-17 International Business Machines Corporation Semiconductor interconnect structure utilizing a porous dielectric material as an etch stop layer between adjacent non-porous dielectric materials
US7235489B2 (en) * 2004-05-21 2007-06-26 Agere Systems Inc. Device and method to eliminate shorting induced by via to metal misalignment
US7067435B2 (en) * 2004-09-29 2006-06-27 Texas Instruments Incorporated Method for etch-stop layer etching during damascene dielectric etching with low polymerization
KR100641485B1 (ko) * 2004-12-28 2006-11-01 동부일렉트로닉스 주식회사 반도체 소자 제조 방법
US7394154B2 (en) * 2005-09-13 2008-07-01 International Business Machines Corporation Embedded barrier for dielectric encapsulation
US7416953B2 (en) * 2005-10-31 2008-08-26 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical MIM capacitors and method of fabricating the same
US20070290347A1 (en) * 2006-06-19 2007-12-20 Texas Instruments Incorporated Semiconductive device having resist poison aluminum oxide barrier and method of manufacture
JP5128851B2 (ja) * 2007-05-30 2013-01-23 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US7994639B2 (en) * 2007-07-31 2011-08-09 International Business Machines Corporation Microelectronic structure including dual damascene structure and high contrast alignment mark
DE102008063430B4 (de) * 2008-12-31 2016-11-24 Advanced Micro Devices, Inc. Verfahren zur Herstellung eines Metallisierungssystem eines Halbleiterbauelements mit zusätzlich verjüngten Übergangskontakten
CN101905854B (zh) * 2009-06-04 2012-08-22 台湾积体电路制造股份有限公司 电子元件及其制法、电子系统
US10586689B2 (en) * 2009-07-31 2020-03-10 Guardian Europe S.A.R.L. Sputtering apparatus including cathode with rotatable targets, and related methods
US20130288474A1 (en) * 2012-04-27 2013-10-31 Applied Materials, Inc. Methods for fabricating dual damascene interconnect structures
US8986921B2 (en) * 2013-01-15 2015-03-24 International Business Machines Corporation Lithographic material stack including a metal-compound hard mask
US9390964B2 (en) 2013-03-15 2016-07-12 Applied Materials, Inc. Methods for fabricating dual damascene structures in low temperature dielectric materials
US9917027B2 (en) * 2015-12-30 2018-03-13 Globalfoundries Singapore Pte. Ltd. Integrated circuits with aluminum via structures and methods for fabricating the same
KR102285787B1 (ko) * 2017-03-03 2021-08-04 삼성전자 주식회사 3차원 반도체 소자

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303523B2 (en) * 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
US6380096B2 (en) * 1998-07-09 2002-04-30 Applied Materials, Inc. In-situ integrated oxide etch process particularly useful for copper dual damascene
US6103456A (en) 1998-07-22 2000-08-15 Siemens Aktiengesellschaft Prevention of photoresist poisoning from dielectric antireflective coating in semiconductor fabrication
KR20000013397A (ko) * 1998-08-07 2000-03-06 윤종용 트렌치 격리 형성 방법
US6060380A (en) 1998-11-06 2000-05-09 Advanced Micro Devices, Inc. Antireflective siliconoxynitride hardmask layer used during etching processes in integrated circuit fabrication
KR100300628B1 (ko) * 1999-02-08 2001-09-26 윤종용 실리콘 옥시나이트라이드 보호층을 갖는 반도체 장치 및 그 제조 방법
US6228760B1 (en) * 1999-03-08 2001-05-08 Taiwan Semiconductor Manufacturing Company Use of PE-SiON or PE-OXIDE for contact or via photo and for defect reduction with oxide and W chemical-mechanical polish
US6235653B1 (en) 1999-06-04 2001-05-22 Taiwan Semiconductor Manufacturing Company Ar-based si-rich oxynitride film for dual damascene and/or contact etch stop layer
US6326301B1 (en) * 1999-07-13 2001-12-04 Motorola, Inc. Method for forming a dual inlaid copper interconnect structure
JP2003508896A (ja) 1999-08-25 2003-03-04 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 少なくとも1つのメタライゼーション面を有する集積回路の製造方法
US6391761B1 (en) * 1999-09-20 2002-05-21 Taiwan Semiconductor Manufacturing Company Method to form dual damascene structures using a linear passivation
US6429119B1 (en) * 1999-09-27 2002-08-06 Taiwan Semiconductor Manufacturing Company Dual damascene process to reduce etch barrier thickness
US6222241B1 (en) * 1999-10-29 2001-04-24 Advanced Micro Devices, Inc. Method and system for reducing ARC layer removal by providing a capping layer for the ARC layer
US6329281B1 (en) * 1999-12-03 2001-12-11 Agere Systems Guardian Corp. Methods for fabricating a multilevel interconnection for an integrated circuit device utilizing a selective overlayer
US6342448B1 (en) * 2000-05-31 2002-01-29 Taiwan Semiconductor Manufacturing Company Method of fabricating barrier adhesion to low-k dielectric layers in a copper damascene process
US6410437B1 (en) * 2000-06-30 2002-06-25 Lam Research Corporation Method for etching dual damascene structures in organosilicate glass
US6475929B1 (en) * 2001-02-01 2002-11-05 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor structure with treatment to sacrificial stop layer producing diffusion to an adjacent low-k dielectric layer lowering the constant
US6511922B2 (en) * 2001-03-26 2003-01-28 Applied Materials, Inc. Methods and apparatus for producing stable low k FSG film for HDP-CVD
US6605540B2 (en) * 2001-07-09 2003-08-12 Texas Instruments Incorporated Process for forming a dual damascene structure

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004356521A (ja) * 2003-05-30 2004-12-16 Nec Electronics Corp 半導体装置およびその製造方法
US7807567B2 (en) 2003-05-30 2010-10-05 Nec Electronics Corporation Semiconductor device with interconnection structure for reducing stress migration
JP4571785B2 (ja) * 2003-05-30 2010-10-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101016340B1 (ko) 2003-12-15 2011-02-22 매그나칩 반도체 유한회사 고주파 반도체 장치의 인덕터 제조방법
JP2007019258A (ja) * 2005-07-07 2007-01-25 Toshiba Corp 半導体装置
JP4550678B2 (ja) * 2005-07-07 2010-09-22 株式会社東芝 半導体装置
US8227339B2 (en) 2009-11-02 2012-07-24 International Business Machines Corporation Creation of vias and trenches with different depths
US8703604B2 (en) 2009-11-02 2014-04-22 International Business Machines Corporation Creation of vias and trenches with different depths
US8907458B2 (en) 2009-11-02 2014-12-09 International Business Machines Corporation Creation of vias and trenches with different depths

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