JP2009049178A

JP2009049178A - 半導体装置

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Publication number: JP2009049178A
Application number: JP2007213695A
Authority: JP
Inventors: Satoshi Kageyama; 聡蔭山
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2007-08-20
Filing date: 2007-08-20
Publication date: 2009-03-05

Abstract

【課題】配線間抵抗およびＳＩＶ発生率を低減することができる、半導体装置を提供する。
【解決手段】下層配線５上には、第２層間絶縁膜８が積層されている。第２層間絶縁膜８には、その上面から掘り下げて形成された第２溝９に、Ｃｕからなる上層配線１０が埋設されている。また、第２層間絶縁膜８には、上層配線１０の底面に接続され、Ｃｕを含む金属材料からなるビア１２が貫通形成されている。上層配線１０およびビア１２の底面および側面は、Ｃｕの拡散に対するバリア性を有する材料からなるバリア膜１３で連続して被覆されている。また、ビア１２は、その側面がバリア膜６，１３を介して下層配線５に接続されている。
【選択図】図１

Description

本発明は、多層配線構造を有する半導体装置に関する。

たとえば、集積度の高いＬＳＩなどの半導体装置には、半導体基板上に複数の配線層を積層した、いわゆる多層配線構造が採用されている。このような多層配線構造が採用された半導体装置において、配線抵抗を低減させるための配線材料として、従来から用いられてきたＡｌ（アルミニウム）に代えて、より導電性の高いＣｕ（銅）を適用することが検討されている。

Ｃｕ配線材料を用いた多層配線構造では、ＳｉＯ₂（酸化シリコン）からなる第１層間絶縁膜に、その上面から掘り下がった第１溝が形成され、この第１溝に、Ｃｕからなる下層配線が埋設されている。下層配線と第１層間絶縁膜との間には、Ｃｕの絶縁膜への拡散を防止するためのバリア膜が形成されている。このバリア膜の材料としては、たとえば、Ｔａ（タンタル）またはＴａＮ（窒化タンタル）などを用いることができる。すなわち、第１層間絶縁膜に形成される第１溝には、Ｔａ系のバリア膜を介して、Ｃｕからなる下層配線が埋設されている。

第１層間絶縁膜および下層配線上には、Ｃｕの拡散に対するバリア性を有するＳｉＣ（炭化シリコン）からなるＳｉＣ膜が形成されている。ＳｉＣ膜上には、ＳｉＯ₂からなる第２層間絶縁膜が形成されている。第２層間絶縁膜には、その上面から掘り下がった第２溝が形成されている。また、第２層間絶縁膜およびＳｉＣ膜には、第２溝の底面から下層配線の上面に達するビアホールが貫通形成されている。そして、第２溝およびビアホールの内面ならびに下層配線のビアホールに臨む部分上には、Ｔａ系のバリア膜が被着され、このバリア膜を介して、第２溝にＣｕからなる上層配線が埋設されるとともに、ビアホールにＣｕからなるビアが埋設されている。これにより、上層配線と下層配線とは、ビアホールおよびビアの底面と上層配線との間のバリア膜を介して電気的に接続されている。
特開２００４−３１８６６号公報

しかし、バリア膜の材料として用いられているＴａ系材料は、Ｃｕよりも抵抗率が高いため、ビアの底面と下層配線との間に介在されるバリア膜は、ビアと下層配線とに直列に接続される比較的大きな抵抗となり、上層配線と下層配線との間の電気的抵抗（以下、単に「配線間抵抗」という。）を増大させる要因となっている。
また、多層配線構造にストレスが加わると、Ｃｕ中に存在する空孔がビアの底部に集まり、そのビアの底部にボイドが形成される、いわゆるＳＩＶ（Stress Induced Voiding）を生じるおそれがある。

これらの問題は、ビアの径が小さくなり、ビアと下層配線との対向面積（バリア膜と下層配線との接触面積）が小さくなるほど顕著に現れる。すなわち、ビアの径が小さくなると、配線間抵抗が増大し、ＳＩＶの発生率が高くなる。
そこで、本発明の目的は、配線間抵抗およびＳＩＶ発生率を低減することができる、半導体装置を提供することである。

前記の目的を達成するための請求項１記載の発明は、下層配線と、前記下層配線上に積層された層間絶縁膜と、前記層間絶縁膜をその上面から掘り下げて形成された溝に埋設され、Ｃｕを主成分とする材料からなる上層配線と、前記層間絶縁膜を貫通し、前記上層配線の底面に接続され、前記Ｃｕを主成分とする材料からなるビアと、前記上層配線および前記ビアの底面および側面を連続して被覆し、Ｃｕの拡散に対するバリア性を有する材料からなるバリア膜とを備え、前記ビアは、その側面が前記バリア膜を介して前記下層配線に接続されている、半導体装置である。

この構成によれば、下層配線上には、層間絶縁膜が積層されている。層間絶縁膜には、その上面から掘り下げて形成された溝に、Ｃｕを主成分とする材料からなる上層配線が埋設されている。また、層間絶縁膜には、上層配線の底面に接続され、Ｃｕを主成分とする材料からなるビアが貫通形成されている。上層配線およびビアの底面および側面は、Ｃｕの拡散に対するバリア性を有する材料からなるバリア膜で連続して被覆されている。これにより、層間絶縁膜へのＣｕの拡散を防止することができる。

そして、ビアは、その側面がバリア膜を介して下層配線に接続されている。これにより、ビアの底面がバリア膜を介して下層配線と接続される構成と比較して、ビアと下層配線との対向面積（バリア膜と下層配線との接触面積）を大きくすることができる。その結果、ビアと下層配線との間に介在されるバリア膜が有する抵抗値を下げることができる。また、ＳＩＶの発生率を下げることができ、上層配線と下層配線との間の接続信頼性を向上させることができる。

請求項２に記載の発明は、前記下層配線には、その上面から掘り下がった凹部が形成されており、前記ビアは、底部が前記凹部に入り込み、前記底部の側面全域が前記バリア膜を介して前記下層配線に接続されている、請求項１に記載の半導体装置である。
この構成によれば、ビアの底部の側面全域がバリア膜を介して下層配線に接続されるので、ビアと下層配線との対向面積を大きく確保することができ、配線間抵抗およびＳＩＶ発生率のさらなる低減を図ることができる。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１（ａ）は、本発明の第１の実施形態に係る半導体装置の構造を示す模式的な断面図である。また、図１（ｂ）は、図１（ａ）に示す半導体装置を切断面線Ｂ１−Ｂ１で切断したときの断面図である。
半導体装置１において、図示しない半導体基板上には、ＳｉＯ₂からなる第１層間絶縁膜２が積層されている。

第１層間絶縁膜２には、第１溝３がその上面から掘り下げて形成されている。第１溝３内には、平面視矩形状の扁平な柱状体４が形成されている。柱状体４は、第１層間絶縁膜２と一体的に形成され、第１溝３の底面から突出し、第１溝３の深さよりも小さい高さを有している。
第１溝３には、Ｃｕからなる下層配線５が埋設されている。この下層配線５は、第１溝３内を、平面視で柱状体４が形成されている領域を除いて、Ｃｕで埋め尽くすことにより形成されている。これにより、下層配線５は、柱状体４の上方に、その上面から柱状体４の上面に達する、平面視矩形状の凹部１４を有している。また、下層配線５の側面（柱状体４と対向する面および凹部１４に臨む面を含む。）および底面は、Ｃｕの拡散に対するバリア性を有するＴａ系材料からなるバリア膜６により覆われている。なお、Ｔａ系材料としては、たとえば、ＴａまたはＴａＮを例示することができる。

第１層間絶縁膜２および下層配線５上には、Ｃｕの拡散に対するバリア性を有するＳｉＣからなるＳｉＣ膜７が積層されている。また、ＳｉＣ膜７上には、ＳｉＯ₂からなる第２層間絶縁膜８が積層されている。
第２層間絶縁膜８には、第１溝３と膜厚方向に対向する位置に、第２溝９がその上面から掘り下げて形成されている。第２溝９には、Ｃｕからなる上層配線１０が埋設されている。

第２溝９と凹部１４との間には、ビアホール１１が貫通形成されている。ビアホール１１には、Ｃｕからなるビア１２が設けられている。ビア１２の上端は、上層配線１０の底面に接続されている。一方、ビア１２の底部は、凹部１４に入り込んでいる。そして、上層配線１０と第２溝９の内面との間、ならびにビア１２とビアホール１１の内面および柱状体４の上面との間には、Ｔａ系材料からなるバリア膜１３が連続して形成されている。言い換えれば、Ｔａ系材料からなるバリア膜１３は、上層配線１０およびビア１２の底面および側面を連続して被覆している。

ビア１２の底部は、凹部１４に入り込むことにより、その側面全域がバリア膜６，１３を介して下層配線５と接続されている。これにより、ビアの底面がバリア膜を介して下層配線と接続される構成と比較して、ビア１２と下層配線５との対向面積を大きくすることができる。その結果、ビア１２と下層配線５との間に介在されるバリア膜６，１３が有する抵抗値を下げることができる。また、ＳＩＶの発生率を下げることができ、上層配線と下層配線との間の接続信頼性を向上させることができる。

図２Ａ〜２Ｈは、図１に示す半導体装置１の製造方法を工程順に示す模式的な断面図である。
第１層間絶縁膜２を表面に有する半導体基板（図示せず）が用意される。この第１層間絶縁膜２上に、所定のマスクパターン（開口パターン）を有するレジスト（図示せず）が形成される。そして、そのレジストをマスクとして第１層間絶縁膜２がエッチングされることにより、図２Ａに示すように、第１層間絶縁膜２をその上面から掘り下げた第１溝３と、第１溝３の底面から突出する柱状体４０が形成される。

次いで、図２Ｂに示すように、スパッタ法により、第１層間絶縁膜２の表面全域に、バリア膜６が被着される。
その後、図２Ｃに示すように、めっき法により、バリア膜６上に、Ｃｕからなる金属膜１５が堆積される。金属膜１５は、第１溝３を埋め尽くす厚さに形成される。
次いで、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、金属膜１５およびバリア膜６が、第１層間絶縁膜２の表面が露出するまで研磨される。これにより、図２Ｄに示すように、金属膜１５およびバリア膜６における第１溝３外の部分が除去され、第１溝３に埋設された下層配線５およびバリア膜６が得られる。

次に、図２Ｅに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、第１層間絶縁膜２および下層配線５上に、ＳｉＣ膜７および第２層間絶縁膜８がこの順に積層される。
この後、フォトリソグラフィ工程およびエッチング工程が繰り返されることにより、図２Ｆに示すように、第２層間絶縁膜８およびＳｉＣ膜７に、第２溝９およびビアホール１１が形成される。このとき、柱状体４０の上端部がエッチング（除去）されることにより、下層配線５に凹部１４が形成されるとともに、柱状体４０の残留部分からなる柱状体４が得られる。

次いで、図２Ｇに示すように、スパッタ法により、第２溝９およびビアホール１１の内面を含む第２層間絶縁膜８の表面全域に、バリア膜１３が被着される。
その後、図２Ｈに示すように、めっき法により、バリア膜１３上に、Ｃｕからなる金属膜１６が堆積される。金属膜１６は、第２溝９を埋め尽くす厚さに形成される。
そして、ＣＭＰ法により、金属膜１６およびバリア膜１３が、第２層間絶縁膜８の上面が露出するまで研磨される。これにより、金属膜１６およびバリア膜１３における第２溝９外の部分が除去され、図１（ａ）に示す半導体装置１が得られる。

なお、この実施形態では、ビア１２の底部の形状（凹部１４の形状）が平面視矩形状である場合を例示したが、ビア１２の底部の形状（凹部１４の形状）は、平面視多角形状、平面視略円形状またはそれらの結合からなる形状であってもよい。
図３（ａ）は、本発明の第２の実施形態に係る半導体装置の構造を示す模式的な断面図である。また、図３（ｂ）は、図３（ａ）に示す半導体装置を切断面線Ｂ３−Ｂ３で切断したときの断面図である。図３において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。

この半導体装置２１において、第１層間絶縁膜２には、平面視矩形状の第１溝３の１つの側面に隣接して、平面視矩形状の凹部１４が形成されている。そして、第２溝９と凹部１４との間には、ビアホール１１が貫通形成され、ビアホール１１に設けられたビア１２の底部は、凹部１４に入り込んでいる。これにより、ビア１２における凹部１４に入り込んだ底部は、四角柱状をなし、その１つの側面がバリア膜６，１３を介して下層配線５と接続されている。

この構成によっても、ビアの底面がバリア膜を介して下層配線と接続される構成と比較して、ビア１２と下層配線５との対向面積を大きくすることができるので、ビア１２と下層配線５との間に介在されるバリア膜６，１３が有する抵抗値を下げることができ、かつＳＩＶの発生率を下げることができる。
図４（ａ）は、本発明の第３の実施形態に係る半導体装置の構造を示す模式的な断面図である。また、図４（ｂ）は、図４（ａ）に示す半導体装置を切断面線Ｂ４−Ｂ４で切断したときの断面図である。図４において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。

この半導体装置３１において、平面視矩形状の扁平な柱状体３２は、第１溝３の１つの角部に形成されている。これに対応して、下層配線５は、１つの角部に平面視矩形状の凹部１４を有している。そして、第２溝９と凹部１４との間には、ビアホール１１が貫通形成され、ビアホール１１に設けられたビア１２の底部は、凹部１４に入り込んでいる。これにより、ビア１２における凹部１４に入り込んだ底部は、四角柱状をなし、その２つの側面がバリア膜６，１３を介して下層配線５と接続されている。

この構成によっても、ビアの底面がバリア膜を介して下層配線と接続される構成と比較して、ビア１２と下層配線５との対向面積を大きくすることができるので、ビア１２と下層配線５との間に介在されるバリア膜６，１３が有する抵抗値を下げることができ、かつＳＩＶの発生率を下げることができる。
図５（ａ）は、本発明の第４の実施形態に係る半導体装置の構造を示す模式的な断面図である。また、図５（ｂ）は、図５（ａ）に示す半導体装置を切断面線Ｂ５−Ｂ５で切断したときの断面図である。図５において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。

この半導体装置４１において、凹部１４は、平面視で第１溝３の１つの側面から矩形状に切り欠くように形成されている。そして、第２溝９と凹部１４との間には、ビアホール１１が貫通形成され、ビアホール１１に設けられたビア１２の底部は、凹部１４に入り込んでいる。これにより、ビア１２における凹部１４に入り込んだ底部は、四角柱状をなし、その３つの側面がバリア膜６，１３を介して下層配線５と接続されている。

この構成によっても、ビアの底面がバリア膜を介して下層配線と接続される構成と比較して、ビア１２と下層配線５との対向面積を大きくすることができるので、ビア１２と下層配線５との間に介在されるバリア膜６，１３が有する抵抗値を下げることができ、かつ
ＳＩＶの発生率を下げることができる。
以上、本発明の４つの実施形態を説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、下層配線５および上層配線１０は、Ｃｕからなるとしたが、Ｃｕを主成分として含む材料で形成されるとよく、Ｃｕのみで形成される必要はない。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

本発明の第１の実施形態に係る半導体装置の構造を模式的に示す断面図である。図１の半導体装置の製造工程を示す模式的な断面図である。図２Ａの次の工程を示す模式的な断面図である。図２Ｂの次の工程を示す模式的な断面図である。図２Ｃの次の工程を示す模式的な断面図である。図２Ｄの次の工程を示す模式的な断面図である。図２Ｅの次の工程を示す模式的な断面図である。図２Ｆの次の工程を示す模式的な断面図である。図２Ｇの次の工程を示す模式的な断面図である。本発明の第２の実施形態に係る半導体装置の構造を示す模式的な断面図である。本発明の第３の実施形態に係る半導体装置の構造を示す模式的な断面図である。本発明の第４の実施形態に係る半導体装置の構造を示す模式的な断面図である。

符号の説明

１半導体装置
５下層配線
８第２層間絶縁膜（層間絶縁膜）
９第２溝（溝）
１０上層配線
１２ビア
１３バリア膜
１４凹部
２１半導体装置
３１半導体装置
４１半導体装置

Claims

下層配線と、
前記下層配線上に積層された層間絶縁膜と、
前記層間絶縁膜をその上面から掘り下げて形成された溝に埋設され、Ｃｕを主成分とする材料からなる上層配線と、
前記層間絶縁膜を貫通し、前記上層配線の底面に接続され、前記Ｃｕを主成分とする材料からなるビアと、
前記上層配線および前記ビアの底面および側面を連続して被覆し、Ｃｕの拡散に対するバリア性を有する材料からなるバリア膜とを備え、
前記ビアは、その側面が前記バリア膜を介して前記下層配線に接続されている、半導体装置。
前記下層配線には、その上面から掘り下がった凹部が形成されており、
前記ビアは、底部が前記凹部に入り込み、前記底部の側面全域が前記バリア膜を介して前記下層配線に接続されている、請求項１に記載の半導体装置。