JP2005175055A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】本発明は、効果的にＥＭ耐性を向上させたＣｕ配線を用いた半導体装置及び半導体装置の製造方法に関する。
【解決手段】半導体装置１は、埋め込み法で形成される配線部１１に、円形または方形の溝形状部１１ａを形成し、当該溝形状部１１ａを埋め込む状態で当該溝形状部１１ａの直上にビアホール１３を形成している。したがって、配線部１１とその上に位置するビアホール１３との接触面積を大きくすることができ、ＥＭ耐性を効果的に向上させることができる。
【選択図】 図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、詳細には、効果的にＥＭ耐性を向上させたＣｕ配線を用いた半導体装置及び半導体装置の製造方法に関する。

半導体装置は、線幅の微細化により、近年ますます、高密度化された回路構成で形成されており、特に、０．１３ｕｍ以降のプロセスでは、配線抵抗の低減やＥＭ（エレクトロ マイグレーション：Electro Migration）耐圧向上を図るために、銅（Ｃｕ）を主成分とした配線が用いられている。

この銅配線形成では、従来、アルミ配線等に用いられているドライエッチングのように、反応生成物の気化性が良くないことから、ドライエッチングを用いることができないため、層間膜に配線の溝を形成し、銅を埋め込むというダマシン法が用いられている。

そして、配線に用いられる銅は、拡散しやすく、全銅配線表面を窒化チタン（ＴｉＮ）や窒化タングステン（ＷｘＮ）等からなるバリアメタル（層）で囲む必要がある。

その結果、銅配線とビアホールの接続部分において、このバリア層によるＥＭ耐性が問題となってきている。

すなわち、従来のデュアルダマシン法で形成される半導体装置は、図４及び図４のＢ−Ｂ矢視断面図である図５に示すように、下部配線１０１と上部配線１０２が、ビアホール１０３を通じて繋がれており、ビアホール１０３及び上部配線１０２の周辺には、バリアメタルが位置している。なお、図５において、１０４は、窒化シリコン膜、１０５は、酸化シリコン膜、１０６は、キャップレイヤー、１０７は、酸化シリコン膜、１０８は、窒化シリコン膜、１０９は、酸化シリコン膜、１１０は、窒化シリコン膜である。

そして、下部配線１０１と上部配線１０２は、下部配線１０１にビアホール１０３が接触する領域を通して導通するため、下部配線１０１とビアホール１０３の接触面積が小さく大電流を流す半導体装置（製品）においては、上記バリアメタルの影響を受け、ＥＭ耐性の問題が発生するおそれがある。

そして、従来、２つのシード層を用いて、ＥＭ耐性を高めたＣｕ配線を形成するＣｕ配線およびその形成方法が提案されている（特許文献１参照）。

また、ＥＭ耐性を高めるために、ビア上部を突起させた構造を形成した配線構造及び形成方法が提案されている（特許文献２参照）。

特開２００１−２４４２１６号公報 特開平１１−１３５６３０号公報

しかしながら、上記従来技術にあっては、効果的にＥＭ耐性を向上させる上で、改良の必要があった。

すなわち、特許文献１記載の従来技術にあっては、２つのシード層を用いることで、電解メッキ法（ＥＣＤ；ElectroChemical Deposition）時の埋め込み特性を良くすることはできるが、ビアホール部分のバリア層は同じであり、ＥＭ耐性は向上しない。

また、特許文献２記載の従来技術にあっては、ビア上部を突起させた構造を形成しているが、このビア上部の突起構造は、デュアルダマシン法では形成できないため、工程数が多くなり、効果的にＥＭ耐性を向上させるうえで、改良の必要があった。

そこで、本発明は、ビアで接続される配線部に円形または円形の溝構造を形成することにより、効果的にＥＭ耐性を向上させた半導体装置及び半導体装置の製造方法を提供することを目的としている。

具体的には、請求項１記載の発明は、埋め込み法で配線部の形成される半導体装置の当該配線部に、円形または方形の溝を形成し、当該溝を埋め込む状態で当該溝の直上にビアホールを形成することにより、配線部とその上に位置するビアホールとの接触面積を大きくし、ＥＭ耐性を効果的に向上させる半導体装置を提供することを目的としている。

請求項２記載の発明は、埋め込み法で配線部を形成する半導体装置の配線部に、円形または方形の溝を形成し、当該溝を埋め込む状態で当該溝の直上にビアホールを形成することにより、ビアホール及び配線部の溝構造形成時に、エッチング時間のみ少し多くするだけで、配線部に円形または方形の溝構造を形成するとともに、埋め込み方法として、従来のデュアルダマシンのように、ビアホール及び配線部の埋め込みと同時に行なうことで、写真及びエッチングの工数を増やすことなく、ＥＭ耐性の良好な半導体装置を効果的に製造することのできる半導体装置の製造方法を提供することを目的としている。

請求項１記載の発明の半導体装置は、埋め込み法で配線部の形成される半導体装置において、前記配線部に円形または方形の溝が形成されており、当該溝を埋め込む状態で当該溝の直上にビアホールが形成されていることにより、上記目的を達成している。

請求項２記載の発明の半導体装置の製造方法は、埋め込み法で配線部を形成する半導体装置の製造方法において、前記配線部に円形または方形の溝を形成し、当該溝を埋め込む状態で当該溝の直上にビアホールを形成することにより、上記目的を達成している。

請求項１記載の発明の半導体装置によれば、埋め込み法で配線部の形成される半導体装置の当該配線部に、円形または方形の溝を形成し、当該溝を埋め込む状態で当該溝の直上にビアホールを形成しているので、配線部とその上に位置するビアホールとの接触面積を大きくすることができ、ＥＭ耐性を効果的に向上させることができる。

請求項２記載の発明の半導体装置の製造方法によれば、埋め込み法で配線部を形成する半導体装置の配線部に、円形または方形の溝を形成し、当該溝を埋め込む状態で当該溝の直上にビアホールを形成するので、ビアホール及び配線部の溝構造形成時に、エッチング時間のみ少し多くするだけで、配線部に円形または方形の溝構造を形成することができるとともに、埋め込み方法として、従来のデュアルダマシンのように、ビアホール及び配線部の埋め込みと同時に行なうことで、写真及びエッチングの工数を増やすことなく、ＥＭ耐性の良好な半導体装置を効果的に製造することができる。

以下、本発明の好適な実施例を添付図面に基づいて詳細に説明する。なお、以下に述べる実施例は、本発明の好適な実施例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。

図１〜図３は、本発明の半導体装置及び半導体装置の製造方法の一実施例を示す図であり、図１は、本発明の半導体装置及び半導体装置の製造方法の一実施例を適用した半導体装置１の平面図、図２は、図１のＡ−Ａ矢視断面図である。

図１及び図２は、半導体装置１の配線部分のみ示しており、半導体装置１は、図２に示すように、下部から窒化シリコン膜２、３、４、５と酸化シリコン膜６、７、８が交互に積層された構成となっている。

そして、最下部の酸化シリコン膜６の部分に下部配線１１が形成され、最上部の酸化シリコン膜８の部分に上部配線１２が形成されている。

下部配線１１には、円形または方形の溝形状部１１ａが形成されており、溝形状部１１ａの上部には、ビアホール（ｖｉａホール）１３が形成されている。すなわち、下部配線１１の溝形状部１１ａは、その上部に位置するビアホール１３がはめ込まれるように形成され、上部配線１２と繋がれている。

そして、この半導体装置１は、図３に示すように製造される。すなわち、まず、図３ａに示すように、ストッピングレイヤーとなる窒化シリコン膜２上に低誘電率の酸化シリコン膜（ＩＭＤ膜）６を形成し、さらに、その上に、窒化シリコン膜３を形成する。

これらの膜は、例えば、酸化シリコン膜（ＩＭＤ膜）６であれば、ＣＶＤ（気相成長：Chemical Vapor Deposition ）法によりＳｉＯＣからなる膜を使用して形成されており、膜厚としては、一般的には、１００−１，０００ｎｍが用いられているが、本実施例の半導体装置１では、５００ｎｍに形成されている。

窒化シリコン膜２、３は、例えば、ＣＶＤ法により成膜され、膜厚としては、一般的には、１０−３００ｎｍであって、本実施例では、２つ窒化シリコン膜２、３は、ともに、１００ｎｍである。

そして、半導体装置１の製造においては、上記窒化シリコン膜２、酸化シリコン膜６及び窒化シリコン膜３を成膜した後、メタル配線と成る領域が開口するように、レジストパターンを形成し、このレジストパターンを基に、窒化シリコン膜２、３のエッチングを行なって、開口部の窒化シリコン膜３を除去する。

さらに、このパターニングされた窒化シリコン膜３を基に、酸化シリコン膜６のエッチングを行なって、溝形状部１１ａを形成する。

この溝形状部１１ａに、バリヤメタルを成膜し、後述する銅（Ｃｕ）配線の場合、バリヤメタルとしては、窒化チタン（ＴｉＮ）や窒化タングステン（ＷｘＮ）等が好適である。

このバリアメタルのさらに上に、導電性をとるために、銅からなるシード層を形成する。シード層は、銅をスパッタ法により、数ｎｍ程度成膜することで形成される。このシード層の導電性を用いたメッキ法により、バリヤメタル、シード層上に、銅を成膜させる。さらに、ＣＭＰ（化学機械的研磨; Chemical Mechanical Polishing）を用いて、溝形状部１１ａに銅のみが埋め込まれた構造を形成する。このように溝形状部１１ａを形成して金属物質を埋め込むこと方法が、ダマシン法といわれている。

半導体装置１の製造においては、溝形状部１１ａに銅が埋め込まれて平坦化された上に、銅の拡散を防ぐために、キャップレイヤー３を配置する。このキャップレイヤー３は、例えば、ＣＶＤ法により形成された１０−３００ｎｍ程度の窒化シリコン膜からなり、本実施例の半導体装置１では、５０ｎｍ程度の膜厚に形成されている。

そして、図３（ｂ）に示すように、キャップレイヤー３の上に、酸化シリコン膜（ＩＭＤ膜）７、窒化シリコン膜（ストッピングレイヤー）４、酸化シリコン膜（ＩＭＤ膜）８、窒化シリコン膜（ストッピングレイヤー）５を順次に成膜する。各膜の成膜方法及び膜厚としては、ＩＭＤ膜７、８は、ＣＶＤ法によりＳｉＯＣからなる膜を１００−１，０００ｎｍ、本実施例の半導体装置１では、５００ｎｍ程度成膜し、ストッピングレイヤー４、５は、同様に、ＣＶＤ法により、１０−３００ｎｍ、本実施例の半導体装置１では、１００ｎｍ程度の膜を形成する。

上記成膜を行った後、図３（ｃ）に示すように、写真製版法を用いて、ビアとなる領域が開口するように、レジストパターンを形成し、このレジストパターンを基に窒化シリコン膜３のエッチングを行なう。さらに、パターニングされた窒化シリコン膜３を基に、酸化シリコン膜６をエッチングし、溝構造である溝形状部１１ａを形成する。また、写真製版法を用いて配線となる領域が開口するように、レジストパターンを形成し、このレジストパターンを基に、窒化シリコン膜５及び窒化シリコン膜４をエッチングする。さらに、このパターニングされた窒化シリコン膜５、４を基に、酸化シリコン膜８、７をエッチングする。また、窒化シリコン膜３及び溝形状部１１ａとなる酸化シリコン膜のエッチングを行ない、下部配線１１の溝形状部１１ａから上部配線１２までの溝構造を形成する。

上述のようにして溝構造を形成すると、図３（ｄ）に示すように、ウェハー全面にバリアメタルの窒化チタン及び銅のシード層を形成し、ダマシン法により各溝を埋め込む。

そして、通常ビアホール部と配線部を同時に埋め込む方法は、デュアルダマシン法といわれているが、本実施例の半導体装置１では、上述のように、さらに、その下部配線の溝にも埋め込ｎでおり、トリプルダマシン法とでもいえる方法を用いている。このトリプルダマシン法を用いることで、写真回数及び工程数を増やすことなく、ＥＭ耐性を向上させた配線構造を形成することができる。

このように、本実施例の半導体装置１は、埋め込み法で配線部（下部配線）１１の形成される半導体装置１の当該配線部１１に、円形または方形の溝（溝形状部）１１ａを形成し、当該溝１１ａを埋め込む状態で当該溝１１ａの直上にビアホール１３を形成している。

したがって、配線部１１とその上に位置するビアホール１３との接触面積を大きくすることができ、ＥＭ耐性を効果的に向上させることができる。

また、本実施例の半導体装置１の製造方法は、埋め込み法で配線部（下部配線）１１を形成する半導体装置１の配線部１１に、円形または方形の溝（溝形状部）１１ａを形成し、当該溝１１ａを埋め込む状態で当該溝１１ａの直上にビアホール１３を形成している。

したがって、ビアホール１３及び配線部１１の溝構造形成時に、エッチング時間のみ少し多くするだけで、配線部１１に円形または方形の溝構造１１ａを形成することができるとともに、埋め込み方法として、従来のデュアルダマシンのように、ビアホール１３及び配線部１１の埋め込みと同時に行なうことで、写真及びエッチングの工数を増やすことなく、ＥＭ耐性の良好な半導体装置１を効果的に製造することができる。

以上、本発明者によってなされた発明を好適な実施例に基づき具体的に説明したが、本発明は上記のものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

銅配線を用いた配線の配線抵抗やＥＭ耐圧を向上させる半導体装置に適用することができる。

本発明の半導体装置及び半導体装置の製造方法の一実施例を適用した半導体装置の平面図。 図１の半導体装置のＡ−Ａ矢視断面図。 図１の半導体装置の製造手順を示す図。 従来のデュアルダマシン法で形成される半導体装置の平面図。 図４の従来の半導体装置のＢ−Ｂ矢視断面図。

符号の説明

１ 半導体装置
２、３、４、５ 窒化シリコン膜
６、７、８ 酸化シリコン膜
１１ 下部配線
１１ａ 溝形状部
１２ 上部配線
１３ ビアホール

Claims (2)

1. 埋め込み法で配線部の形成される半導体装置において、前記配線部に円形または方形の溝が形成されており、当該溝を埋め込む状態で当該溝の直上にビアホールが形成されていることを特徴とする半導体装置。
2. 埋め込み法で配線部を形成する半導体装置の製造方法において、前記配線部に円形または方形の溝を形成し、当該溝を埋め込む状態で当該溝の直上にビアホールを形成することを特徴とする半導体装置の製造方法。
   

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