KR20050020481A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 하부 금속 배선을 갖는 반도체 기판 상에 듀얼 다마신 패턴을 위한 다층 절연막을 증착시키는 단계; 상기 다층 절연막에 비아홀을 형성시키는 단계; 상기 비아홀 내에 감광막을 잔존시키는 단계; 상기 비아홀 내에 감광막을 잔존시킨 상태에서 상기 다층 절연막에 트렌치를 형성시키는 단계; 상기 비아홀 내의 감광막을 제거시킨 후 상기 하부 금속 배선을 노출시키는 단계; 및 상기 하부 금속 배선에 전기적으로 연결되도록 상기 비아홀과 상기 트렌치 내에 상부 금속 배선을 형성시키는 단계를 포함하며,
상기 비아홀 내에 잔존한 감광막의 상부면을 상기 트렌치의 저면보다 낮게 위치시킨 상태에서 상기 트렌치를 형성시킴으로써 상기 비아홀에 인접하는 트렌치의 저면 영역에서 라운드 형상의 식각 프로파일을 얻는 것을 특징으로 한다.
따라서, 본 발명은 구리 배선의 일렉트로마이그레이션과 스트레스마이그레이션에 대한 신뢰성을 향상시킬 수 있다.

Description

반도체 소자 제조 방법{Method For Manufacturing Semiconductor Devices}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 듀얼 다마신 공정에 있어서, 비아홀에 인접한 트렌치 저면 상에서의 장벽 금속층 균일성을 향상시킴으로써 구리 배선의 신뢰성을 확보하도록 한 반도체 소자 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 상기 반도체 소자의 배선 구조로서 다층 금속 배선 구조가 사용되고, 배선의 선폭 및 간격이 미세화된다. 상기 배선의 미세한 선폭은 상기 배선의 저항을 증가시키고 상기 배선의 미세한 간격은 상기 배선의 기생 용량(parasitic capacitance)을 증가시킨다. 이는 상기 반도체 소자의 전기적인 신호 전달을 지연시킴으로써 상기 반도체 소자의 전기적인 특성을 악화시킨다. 그러므로, 기존의 알루미늄 배선은 고집적 반도체 소자의 배선으로서 더 이상 사용할 수 없는 한계에 이르렀다.
이를 해결하기 위한 방법의 하나로 구리(Cu) 배선을 고집적 반도체 소자의 배선으로 사용하는 새로운 방안이 제시되었으나, 현재의 사진식각 기술로는 층간 절연막의 표면 상에 구리 배선을 형성시키는데 많은 어려움이 있었다. 이에 따라, 상기 구리 배선을 층간절연막의 홈 내에 형성시키는 다마신(damascene) 공정이 새로운 구리 배선 공정으로서 도입되었다. 현재는 듀얼 다마신(dual damascene) 공정이 구리 배선 공정으로서 주류를 이루고 있다. 상기 듀얼 다마신 공정은 크게 비아 퍼스트(via first) 법과 트렌치 퍼스트(trench first) 법으로 구분된다. 상기 비아 퍼스트 법은 층간절연막에 비아홀을 먼저 형성한 후 상기 비아홀 상에 트렌치를 형성하는 방법이고, 상기 트렌치 퍼스트 법은 층간 절연막에 트렌치를 먼저 형성한 후 상기 트렌치 아래에 비아홀을 형성하는 방법이다. 이들 두 방법 중에서 비아 퍼스트 법이 주로 사용된다.
종래의 듀얼 다마신 공정은 도 1a에 도시된 바와 같이, 반도체 기판(10)의 제 1 층간 절연막(11)의 홈부(12) 내에 구리 재질의 제 1 금속 배선(13)이 형성된 상태에서 상기 제 1 금속 배선(13)과 제 1 층간 절연막(11) 상에 제 1 식각 정지막(21), 제 2 층간 절연막(23), 제 2 식각 정지막(25) 및 제 3 층간 절연막(27)을 순차적으로 증착시킨다. 이어서, 상기 제 3 층간 절연막(27) 상에 비아홀 형성을 위한 제 1 감광막(31)의 패턴을 형성시키고, 그 다음에 상기 제 1 감광막(31)의 패턴을 식각 마스크로 이용하여 상기 제 3 층간 절연막(27), 제 2 식각 정지막(25) 및 제 2 층간 절연막(23)을 식각시킴으로써 비아홀 형성 영역의 제 1 식각 정지막(21)을 노출시킨다. 따라서, 상기 비아홀 형성 영역에 비아홀(33)이 형성된다. 도 1b에 도시된 바와 같이, 도 1a의 제 1 감광막(31)의 패턴을 제거시키고 나서 상기 비아홀(33)에 제 2 감광막(35)을 채우기 위해 상기 제 3 층간 절연막(27) 상에 상기 제 2 감광막(35)을 두꺼운 두께로 코팅시킨다. 그 다음에 에치백(etch back) 공정을 이용하여 상기 제 3 층간 절연막(27) 상의 제 2 감광막(35)을 제거시킴으로써 상기 비아홀(33) 내에만 상기 제 2 감광막(35)을 잔존시킨다. 도 1c에 도시된 바와 같이, 상기 제 2 감광막(35)이 상기 비아홀(33) 내에만 잔존하는 상태에서 상기 제 3 층간 절연막(27) 상에 트렌치 형성을 위한 제 3 감광막(37)의 패턴을 형성시키고, 상기 제 3 감광막(37)의 패턴을 식각 마스크로 이용하여 상기 제 3 층간 절연막(27) 및 제 2 식각 정지막(25)을 식각시킴으로써 트렌치 형성 영역의 제 2 층간 절연막(23)을 노출시킨다. 따라서, 상기 트렌치 형성 영역에 트렌치(39)가 형성된다. 도 1d에 도시된 바와 같이, 상기 트렌치(39)의 저면 상에 상기 제 2 식각 정지막(25)이 잔존하지 않도록 하기 위해 상기 트렌치(39) 내의 제 2 식각 정지막(25)을 과식각(over etch)시킨다. 도 1e에 도시된 바와 같이, 도 1d의 제 2 감광막(35)과 제 3 감광막(37)의 패턴을 모두 제거시킴으로써 상기 제 1 식각 정지막(21)과 상기 제 3 층간 절연막(27)을 노출시킨다. 그런 다음, 상기 제 1 식각 정지막(21)을 식각시킴으로써 상기 제 1 금속 배선(13)을 노출시킨다. 이후, 상기 노출된 표면 전체 상에 균일한 두께의 장벽 금속층(41)을 증착시키고, 상기 비아홀(33) 및 트렌치(39) 내에 도전층(43), 예를 들어 구리층을 채우기 위해 상기 장벽 금속층(41) 상에 상기 도전층(43)을 두꺼운 두께로 증착시킨다. 도 1f에 도시된 바와 같이, 상기 도전층(43) 및 장벽 금속층(41)을 화학적 기계적 연마(chemical mechanical polishing: CMP) 공정에 의해 연마시킴으로써 상기 트렌치(39) 외측의 도전층(43) 및 장벽 금속층(41)을 완전히 제거시킨다. 따라서, 상기 트렌치(39) 내에 제 2 금속 배선(45)이 형성된다.
그런데, 종래에는 상기 제 2 감광막(35)의 상부면이 도 1b에 도시된 바와 같이, 상기 식각 정지막(25)의 저면보다 h1만큼 높게 위치한다. 이러한 상태에서 상기 트렌치(39)의 형성을 위해 상기 식각 정지막(25)을 건식 식각 공정에 의해 과식각시키고 나면, 도 1d에 도시된 바와 같이, 상기 비아홀(33)에 인접한 트렌치(39)의 저면 영역(T)이 나머지 영역보다 깊게 식각된다. 즉, 상기 영역(T)에서 바람직하지 못한 식각 프로파일, 즉 테라스(terrace) 형상과 같은 직각의 식각 프로파일이 발생한다. 그 결과, 상기 영역(T) 상에 형성된 장벽 금속층(41)의 단차(step coverage)가 불량해지고 상기 장벽 금속층(41)의 균일성이 저하된다. 이는 상기 장벽 금속층(41) 상에 형성된 제 2 금속 배선(45)의 일렉트로마이그레이션(electromigration)과 스트레스마이그레이션(stress migration)에 대한 신뢰성을 저하시키고, 또한 다층 구리 배선을 갖는 반도체 소자의 수율을 저하시킨다.
따라서, 본 발명의 목적은 듀얼 다마신 패턴의 식각 프로파일을 개선시킴으로써 구리 배선의 일렉트로마이그레이션 및 스트레스마이그레이션에 대한 신뢰성을 확보하는데 있다.
본 발명의 다른 목적은 구리 배선을 갖는 반도체 소자의 수율을 향상시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자 제조 방법은
하부 금속 배선을 갖는 반도체 기판 상에 듀얼 다마신 패턴을 위한 다층 절연막을 증착시키는 단계; 상기 다층 절연막에 비아홀을 형성시키는 단계; 상기 비아홀 내에 감광막을 잔존시키는 단계; 상기 비아홀 내에만 감광막을 잔존시킨 상태에서 상기 다층 절연막에 트렌치를 형성시키는 단계; 상기 비아홀 내의 감광막을 제거시킨 후 상기 하부 금속 배선을 노출시키는 단계; 및 상기 하부 금속 배선에 전기적으로 연결되도록 상기 비아홀과 상기 트렌치 내에 상부 금속 배선을 형성시키는 단계를 포함하며,
상기 비아홀 내에 잔존한 감광막의 상부면을 상기 트렌치의 저면보다 낮게 위치시킨 상태에서 상기 트렌치를 형성시킴으로써 상기 비아홀에 인접하는 트렌치의 저면 영역에서 라운드 형상의 식각 프로파일을 얻는 것을 특징으로 한다.
바람직하게는, 상기 비아홀 내의 감광막의 상부면을 상기 트렌치의 형성을 위한, 다층 절연막의 식각 정지막의 저면보다 낮게 형성시킬 수가 있다.
바람직하게는, 상기 상부 금속 배선을 형성시키는 단계는 상기 비아홀 및 상기 트렌치의 내면과 함께 상기 트렌치 외측의 다층 절연막 상에 장벽 금속층을 증착시키는 단계; 상기 비아홀 및 상기 트렌치 내에 채워지도록 상기 장벽 금속층 상에 상기 상부 금속 배선을 위한 도전층을 증착시키는 단계; 및 상기 도전층을 상기 다층 절연막에 평탄화시킴으로써 상기 비아홀 및 상기 트렌치 내에 상기 상부 금속 배선을 형성시키는 단계를 포함할 수 있다.
바람직하게는, 상기 장벽 금속층을 리플렉토리 메탈과 그 합금 중 하나의 단층 구조로 형성시키거나 상기 리플렉토리 메탈과 상기 합금의 다층 구조로 형성시킬 수가 있다.
바람직하게는, 상기 도전층을 화학적 기계적 연마 공정을 사용하여 평탄화시킬 수가 있다.
따라서, 본 발명은 구리 배선의 일렉트로마이그레이션 및 스트레스마이그레이션에 대한 신뢰성을 향상시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일 부호를 부여한다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자 제조 방법에 적용된 듀얼 다마신 공정을 나타낸 단면 공정도이다.
도 2a를 참조하면, 먼저, 반도체 기판(10)을 준비한다. 상기 반도체 기판(10)에는 도면에 도시하지 않았으나 소자 분리막, 게이트 절연막, 게이트 전극, 소스/드레인 영역, 커패시터, 금속 배선 등과 같은 반도체 소자를 위한 요소가 미리 형성될 수 있음은 자명한 사실이다.
그런 다음, 상기 반도체 기판(10) 상에 제 1 층간 절연막(11)을 증착시킨 후 상기 제 1 층간 절연막(11)의 표면을 화학적 기계적 연마(CMP) 공정에 의해 평탄화시킨다. 바람직하게는, 상기 제 1 층간 절연막(11)으로서 산화막을 증착시킨다. 더욱 바람직하게는, 상기 제 1 층간 절연막(11)으로서 저 유전율의 산화막을 증착시킨다. 또한, 상기 제 1 층간 절연막(11)으로서 플로린 실리케이트 글래스(Fluorine Silicate Glass: FSG)를 사용하거나, 상기 플로린 실리케이트 글래스보다 유전율이 낮은 탄소(C)가 함유된 물질, 예를 들어 블랙 다이아몬드(black diamond) 등을 사용하는 것도 가능하다.
이어서, 상기 제 1 층간 절연막(11)의 표면에 예를 들어 싱글 다마신(single damescene) 패턴의 홈부(12)를 형성시킨다. 그 다음에, 상기 제 1 층간 절연막(11) 상에 상기 홈부(12)를 충분히 채울 정도의 두꺼운 두께로 도전층, 예를 들어 구리층을 증착시키고, 상기 구리층을 화학적 기계적 연마(CMP) 공정에 의해 상기 제 1 층간 절연막(11)에 평탄화시킨다. 따라서, 상기 홈부(12)에 하부 금속 배선인 제 1 금속 배선(13)이 형성된다.
이후, 상기 제 1 금속 배선(13)과 함께 상기 제 1 층간 절연막(11) 상에 듀얼 다마신 패턴을 형성하기 위한 임의의 다층 절연막, 예를 들어 제 1 식각 정지막(21), 제 2 층간 절연막(23), 제 2 식각 정지막(25) 및 제 3 층간 절연막(27)을 순차적으로 증착시킨다.
여기서, 상기 제 2 층간 절연막(23)을 고밀도 플라즈마(high density plasma) 산화막, 티이오스(TEOS: tetra ethyl ortho silicate) 막, 피에스지(PSG: phospho silicate glass) 막 또는 비피에스(BPSG: borophospho silicate glass) 막 등으로 형성할 수 있다. 상기 제 3 층간 절연막(27)을 고밀도 플라즈마(high density plasma) 산화막, 티이오스(TEOS: tetra ethyl ortho silicate) 막, 피에스지(PSG: phospho silicate glass) 막 또는 비피에스(BPSG: borophospho silicate glass) 막 등으로 형성할 수 있다. 상기 제 2, 3 층간 절연막(23),(27)은 도면에서 단일층으로 형성된 것처럼 도시되어 있으나, 상기한 막들 중 선택된 복수층으로 형성될 수 있다.
또한, 상기 제 1 식각 정지막(21)은 후속의 비아홀 형성 단계에서 상기 제 2 층간 절연막(23)을 등방성 식각, 예를 들어 건식 식각할 때 상기 제 1 금속 배선(13)의 식각 손상을 방지하기 위한 막이다. 상기 제 2 식각 정지막(25)은 후속의 트렌치 형성 단계에서 상기 제 3 층간 절연막(27)을 등방성 식각, 예를 들어 건식 식각할 때에 상기 제 2 층간 절연막(23)의 식각 손상을 방지하기 위한 막이다. 상기 제 1, 2 식각 정지막(21),(25)은 상기 제 2, 3 층간 절연막(23),(27)과의 식각 선택비가 큰 재질의 막으로 형성하는 것이 바람직하다. 가령, 상기 제 2, 3 층간 절연막(23),(27)이 산화막이면, 상기 제 1, 2 식각 정지막(21),(25)은 질화막, 예를 들어 SiN막, SiON 막 등으로 형성될 수 있다.
이후, 상기 제 3 층간 절연막(27) 상에 비아홀 형성을 위한 제 1 감광막(31)의 패턴을 형성시킨다. 그 다음에, 상기 제 1 감광막(31)의 패턴을 식각 마스크로 이용하여 상기 제 3 층간 절연막(27), 제 2 식각 정지막(25) 및 제 2 층간 절연막(23)을 예를 들어 건식 식각 공정에 의해 식각시킴으로써 비아홀 형성 영역의 제 1 식각 정지막(21)을 노출시킨다. 따라서, 상기 비아홀 형성 영역에 비아홀(33)이 형성된다.
도 2b를 참조하면, 도 2a의 제 1 감광막(31)의 패턴을 제거시킨다. 물론, 상기 제 1 감광막(31)의 패턴을 상기 비아홀(33)을 형성하기 위한 건식 식각 공정을 진행하는 동안에 제거시키는 것도 가능하다.
이후, 상기 제 3 층간 절연막(27)의 표면 상에 제 2 감광막(55)을 두꺼운 두께로 코팅시킴과 아울러 상기 비아홀(33) 내에 상기 제 2 감광막(55)을 채운다. 그 다음에, 예를 들어 에치백(etch-back) 공정을 이용하여 상기 제 3 층간 절연막(27) 상의 제 2 감광막(55)을 제거시킴으로써 상기 비아홀(33) 내에 상기 제 2 감광막(55)을 원하는 두께만큼 잔존시킨다.
여기서, 상기 비아홀(33) 내에 상기 제 2 감광막(55)을 잔존시키는 것은 후속의 트렌치 형성 단계에서 상기 제 3 층간 절연막(27)과 상기 제 2 식각 정지막(25)을 건식 식각할 때에 상기 제 1 식각 정지막(21)이 식각되는 것을 방지함으로써 후속의 세정 단계에서 제 1 금속 배선(13)의 부식을 방지하기 위함이다.
바람직하게는, 상기 제 2 감광막(55)의 상부면을 상기 제 2 식각 정지막(25)의 저면보다 h2의 높이만큼 낮게 위치시켜준다. 즉, 상기 제 2 감광막(55)의 상부면을 도 2d에 도시된 바와 같이, 트렌치(139)의 저면에 해당하는 제 2 층간 절연막(23)의 식각된 표면(24)보다 h3의 높이만큼 낮게 위치시켜준다. 이는 도 2d에 도시된 바와 같이, 상기 트렌치(139)를 형성하였을 때 상기 비아홀(33)의 상측부에 인접한 트렌치(139)의 저면 일부 영역(R)에서 테라스 형상의 식각 프로파일이 발생하는 것을 방지하고 라운드(round) 형상의 식각 프로파일을 얻기 위함이다.
도 2c를 참조하면, 상기 비아홀(33)에 제 2 감광막(55)이 잔존하는 상태에서 상기 제 3 층간 절연막(27) 상에 트렌치 형성을 위한 제 3 감광막(57)의 패턴을 형성시킨다. 이후, 상기 제 3 감광막(57)의 패턴을 식각 마스크로 이용하여 상기 제 3 층간 절연막(27) 및 제 2 식각 정지막(25)을 예를 들어 건식 식각 공정에 의해 식각시킴으로써 트렌치 형성 영역의 제 2 층간 절연막(23)을 노출시킨다. 따라서, 상기 트렌치 형성 영역에 트렌치(139)가 형성된다.
여기서, 상기 비아홀(33) 내의 제 2 감광막(55)은 상기 제 3 층간 절연막(27)과 상기 제 2 식각 정지막(25)을 건식 식각하는 동안에 상기 제 1 식각 정지막(21)이 식각되는 것을 방지함으로써 후속의 세정 단계에서 제 1 금속 배선(13)의 부식을 방지할 수 있다.
도 2d를 참조하면, 상기 트렌치(139)의 저면 상에 상기 제 2 식각 정지막(25)이 잔존하지 않도록 하기 위해 상기 제 2 식각 정지막(25)을 과식각(over etch)시킨다. 따라서, 상기 트렌치(139) 내의 제 2 층간 절연막(23)의 표면(24)이 상기 제 2 식각 정지막(25)의 저면보다 낮아진다.
이때, 상기 제 2 감광막(55)의 상부면은 상기 제 2 식각 정지막(25)의 저면보다 h2의 높이만큼 낮게 위치하고, 또한 상기 트렌치(139)의 저면에 해당하는 제 2 층간 절연막(25)의 식각된 표면(24)보다 h3의 높이만큼 낮게 위치한다. 따라서, 본 발명은 상기 비아홀(33)의 상측부에 인접한 트렌치(139)의 저면 일부 영역(R)에서 테라스 형상의 식각 프로파일을 발생시키지 않고 라운드(round) 형상의 식각 프로파일을 얻을 수가 있다. 이는 도 2e의 장벽 금속층 증착 단계에서 상기 영역(R) 상에 증착되는 장벽 금속층(41)의 단차를 개선시켜준다.
도 2e를 참조하면, 도 2d의 제 2 감광막(55)과 함께 제 3 감광막(57)을 제거시킴으로써 상기 비아홀(33) 내의 제 1 식각 정지막(21)을 노출시킴과 아울러 상기 트렌치(139) 외측의 제 3 층간 절연막(27)을 노출시킨다. 이후, 세정공정을 이용하여 상기 비아홀(33)과 상기 트렌치(139) 내의 노출된 표면과 함께 상기 트렌치(139) 외측의 노출된 표면을 세정시킨다.
그런 다음, 상기 비아홀(33) 내의 제 1 식각 정지막(21)을 식각시킴으로써 상기 비아홀(33) 내의 제 1 금속 배선(13)을 노출시킨다. 이때, 상기 제 1, 2 층간 절연막(23),(27)과 상기 제 1 식각 정지막(21)의 식각 선택비가 크기 때문에 별도의 식각 마스크를 사용하지 않으면서도 상기 비아홀(33) 내의 제 1 식각 정지막(21)을 식각시킬 수가 있다.
이어서, 상기 비아홀(33) 내의 제 1 금속 배선(13)을 비롯하여 상기 비아홀(33)의 내부 표면과 상기 트렌치(139)의 내, 외부 표면 상에 장벽 금속층(141)을 예를 들어 스퍼터링 공정에 의해 증착시킨다. 바람직하게는, 상기 장벽 금속층(141)으로서 리플렉토리 메탈(refractory metal) 혹은 그 합금(alloy), 예를 들어 Ti, Ta, W, TaN, TiN, WN, TiW 등 중 어느 하나의 단층을 증착시키거나 하나 이상의 다층 구조로 증착시킬 수가 있다.
그런 다음, 상기 비아홀(33) 및 상기 트렌치(139)의 내면 전체와 함께 상기 트렌치(139) 외측의 제 3 층간 절연막(27)의 표면 상에 도전층(143)을 상기 비아홀(33) 및 상기 트렌치(139)을 채우기에 충분한 두께로 증착시킨다.
따라서, 상기 비아홀(33)의 상측부에 인접한 트렌치(139)의 저면 일부 영역(R)이 라운드 형상의 식각 프로파일을 가지므로 상기 영역(R) 상의 장벽 금속층(141)의 단차가 도 1e의 영역(T) 상의 장벽 금속층(41)의 단차보다 개선될 수 있다. 이는 상기 장벽 금속층(141)의 균일성을 향상시키고 나아가 상기 장벽 금속층(141) 상에 형성되는 도 2f의 제 2 금속 배선(145)의 일렉트로마이그레이션(electromigration)과 스트레스마이그레이션(stress migration)에 대한 신뢰성을 향상시키고, 또한, 구리 배선을 갖는 반도체 소자의 수율을 향상시킬 수 있다.
도 2f를 참조하면, 그런 다음, 평탄화 공정, 예를 들어 화학적 기계적 연마(CMP) 공정을 이용하여 도 2e의 도전층(143)을 상기 제 3 층간 절연막(27)에 평탄화시킨다. 따라서, 상기 트렌치(139) 내에 상부 금속 배선인 제 2 금속 배선(145)이 형성된다. 이때, 상기 트렌치(139) 외측의 제 3 층간 절연막(27) 상에 상기 도전층(143) 및 장벽 금속층(141)이 잔존하지 않도록 하는 것이 바람직하다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자 제조 방법은 반도체 기판 상에 듀얼 다마신 패턴 형성을 위한 다층 절연막을 증착시키고, 상기 다층 절연막에 비아홀을 형성시킨다. 그 다음에, 상기 비아홀 내에만 감광막을 잔존시키되, 상기 감광막의 상부면을 후속 공정에서 형성할 트렌치의 저면보다 낮게 위치시킨 상태에서 상기 다층 절연막에 상기 트렌치를 형성시킨다. 이어서, 상기 비아홀 내의 감광막을 제거시킨 후 상기 비아홀 내의 하부 금속 배선을 노출시킨다. 그런 다음, 상기 비아홀 및 상기 트렌치의 내부와 함께 상기 트렌치 외측의 다층 절연막 상에 장벽 금속층을 증착시키고, 상기 장벽 금속층 상에 상부 금속 배선을 위한 도전층을 두껍게 증착시키고, 상기 도전층을 평탄화 공정을 이용하여 상기 다층 절연막에 평탄화시킴으로써 상기 트렌치 내에 상부 금속 배선을 형성시킨다.
따라서, 본 발명은 상기 비아홀 내의 잔존하는 감광막의 상부면을 상기 트렌치의 저면보다 낮게 위치시킨 상태에서 상기 트렌치를 형성시키므로 상기 비아홀의 상측부에 인접한 트렌치의 저면 영역에서 라운드(round) 형상의 개선된 식각 프로파일을 얻을 수가 있다. 따라서, 본 발명은 상기 비아홀의 상측부에 인접한 트렌치의 저면 영역에서의 장벽 금속층의 단차를 향상시키고, 상기 장벽 금속층의 균일성을 향상시킬 수 있다. 그 결과, 구리 배선의 일렉트로마이그레이션과 스트레스마이그레이션에 대한 신뢰성을 향상시킬 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
도 1a 내지 도 1f는 종래의 듀얼 다마신(Dual Damascene) 공정을 나타낸 단면 공정도.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자 제조 방법에 적용된 듀얼 다마신 공정을 나타낸 단면 공정도.

Claims (5)

  1. 하부 금속 배선을 갖는 반도체 기판 상에 듀얼 다마신 패턴을 위한 다층 절연막을 증착시키는 단계;
    상기 다층 절연막에 비아홀을 형성시키는 단계;
    상기 비아홀 내에만 감광막을 잔존시키는 단계;
    상기 비아홀 내에만 감광막을 잔존시킨 상태에서 상기 다층 절연막에 트렌치를 형성시키는 단계;
    상기 비아홀 내의 감광막을 제거시킨 후 상기 하부 금속 배선을 노출시키는 단계; 및
    상기 하부 금속 배선에 전기적으로 연결되도록 상기 비아홀과 상기 트렌치 내에 상부 금속 배선을 형성시키는 단계를 포함하며,
    상기 비아홀 내에 잔존한 감광막의 상부면을 상기 트렌치의 저면보다 낮게 위치시킨 상태에서 상기 트렌치를 형성시킴으로써 상기 비아홀에 인접하는 트렌치의 저면 영역에서 라운드 형상의 식각 프로파일을 얻는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서, 상기 비아홀 내의 감광막의 상부면을 상기 트렌치의 형성을 위한, 다층 절연막의 식각 정지막의 저면보다 낮게 형성시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서, 상기 상부 금속 배선을 형성시키는 단계는
    상기 비아홀 및 상기 트렌치의 내면과 함께 상기 트렌치 외측의 다층 절연막 상에 장벽 금속층을 증착시키는 단계;
    상기 비아홀 및 상기 트렌치 내에 채워지도록 상기 장벽 금속층 상에 상기 상부 금속 배선을 위한 도전층을 증착시키는 단계; 및
    상기 도전층을 상기 다층 절연막에 평탄화시킴으로써 상기 비아홀 및 상기 트렌치 내에 상기 상부 금속 배선을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 3 항에 있어서, 상기 장벽 금속층을 리플렉토리 메탈과 그 합금 중 하나의 단층 구조로 형성시키거나 상기 리플렉토리 메탈과 상기 합금의 다층 구조로 형성시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 3 항에 있어서, 상기 도전층을 화학적 기계적 연마 공정을 사용하여 평탄화시키는 것을 특징으로 하는 반도체 소자 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100724271B1 (ko) * 2005-12-29 2007-05-31 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100737155B1 (ko) * 2006-08-28 2007-07-06 동부일렉트로닉스 주식회사 반도체 소자의 고주파 인덕터 제조 방법
KR100840665B1 (ko) * 2007-05-18 2008-06-24 주식회사 동부하이텍 반도체 소자의 제조방법 및 이를 이용한 시스템 인 패키지
TWI512895B (zh) * 2012-12-26 2015-12-11 Cheil Ind Inc 形成半導體裝置的雙鑲嵌結構的方法以及由其製造的半導體裝置

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